數據處理電路及方法

2023-09-20 01:14:45 6

專利名稱：數據處理電路及方法
技術領域：
本發明是有關於一種數據處理電路及方法，且特別是有關於一種可以 降低硬體成本的存儲器模塊的數據處理電路及方法。
背景技術：
存儲器是應用於現今的多種數據儲存的用途。請參照圖1，其繪示傳
統存儲器的一例的示意圖。存儲器100包括多條字線WL、多條位線BL 以及多個存儲單元區塊，例如為第一存儲單元區塊110及第二存儲單元區 塊120。每一個存儲單元區塊包括多個存儲單元，該多個存儲單元是以陣 列形式排列，每一個存儲單元包括一電晶體。此外，單一存儲單元區塊包 括多個Y型多任務器，每一個Y型多任務器均耦接至感測放大器(sense amplifier) 130。
若存儲器是一預編程存儲器(pre-programmed memory),則在存儲器 送交至客戶之前，須先將所預期的數據編程於存儲器中。此時，若存儲器 的操作區間不足，則存儲器可能於對存儲單元進行編程的過程中產生錯 誤。因此，存儲器通常於製造出後會進行一邊緣閾值電壓測試(margin VT test),以找出產生編程錯誤的行(column)存儲單元，並利用修復(repair) 單元區塊140內的行修復單元進行行修復(column repair)的動作，以取 代產生編程錯誤的行存儲單元。然而，如此一來，存儲器100必須準備額 外的修復單元區塊140，使得存儲器100的硬體成本上升。

發明內容
有鑑於此，本發明的主要目的在於提供一種數據處理電路及方法，且 特別是存儲器模塊的數據處理電路及方法，利用多位錯誤校正碼以節省行 修改單元，使得存儲器可利用容量增加，並降低存儲器的硬體成本。
根據本發明的第一方面，提出一種存儲器模塊的數據處理電路，包括一分頁緩衝器(pagebuffer)、 一第一特徵群(syndrome)計算器及一第二 特徵群計算器、 一鍵方程式(key equation)裝置、一Chien搜尋裝置、一 地址計數器、 一閂鎖器、 一切換裝置以及一校正單元。分頁緩衝器用以儲 存一 目標頁數據。第一特徵群計算器及一第二特徵群計算器用以依據目標 頁數據得到一第一特徵群多項式及一第二特徵群多項式，並分別儲存目標 頁數據為一第一字碼(codeword)及一第二字碼。鍵方程式裝置用以依據 第一特徵群多項式及第二特徵群多項式得到一錯誤位置(erratalocator)多 項式，並依據錯誤位置多項式、第一字碼及第二字碼得到一第一錯誤計數 (error count)及一第二錯誤計數。Chien搜尋裝置用以依據錯誤位置多項 式得到一組參考碼。地址計數器用以儲存多個編程錯誤位的地址。閂鎖器 耦接至地址計數器，並用以暫存該多個編程錯誤位的地址。切換裝置耦接 至鍵方程式裝置、閂鎖器及分頁緩衝器，用以依據該多個編程錯誤位的地 址、第一錯誤計數及第二錯誤計數，輸出一讀取頁數據。校正單元用以依 據此組參考碼校正讀取頁數據以得到一校正後的讀取頁數據。
根據本發明的第二方面，提出一種數據處理方法。從一存儲單元陣列 讀取並儲存多個編程錯誤位的地址。依據目標頁數據得到一第一特徵群多 項式及一第二特徵群多項式，並分別儲存目標頁數據為一第一字碼及一第 二字碼。依據第一特徵群多項式及第二特徵群多項式得到一錯誤位置多項 式，並依據錯誤位置多項式、第一字碼及第二字碼得到一第一錯誤計數及 一第二錯誤計數。依據錯誤位置多項式得到一組參考碼。依據該多個編程 錯誤位的地址、第一錯誤計數及第二錯誤計數，輸出一讀取頁數據。依據 此組參考碼校正讀取頁數據以得到一校正後的讀取頁數據。
為讓本發明的上述內容能更明顯易懂，下文特舉一較佳實施例，並配 合所附圖式，作詳細說明如下


圖1繪示傳統存儲器的一例的示意圖。
圖2繪示依照本發明較佳實施例的存儲器模塊的數據處理電路的方塊圖。
圖3繪示依照本發明較佳實施例的第一錯誤計數及第二錯誤計數的部份示意圖。
圖4繪示依照本發明較佳實施例的存儲器模塊的數據處理方法的流程圖。
主要元件符號說明
100:存儲器
110:第一存儲單元區塊
120:第二存儲單元區塊
130:感測放大器
140:修復單元區塊
200:數據處理電路
210:感測放大器
220:分頁緩衝器
230:第一特徵群計算器
240:第二特徵群計算器
250:鍵方程式裝置
260:Chien搜尋裝置
270:地址計數器
280:閂鎖器
290:切換裝置
295:校正單元
具體實施例方式
本發明提供一種數據處理電路及方法，且特別是一種存儲器模塊的數
據處理電路及方法，利用多位(multi-bit)錯誤校正碼(ECC)以節省行 修改單元，增加存儲器的整體可利用容量，使得存儲器的硬體成本降低。 存儲器是應用於現今的多種數據儲存的用途。其中，確保儲存於存儲 器中的數據的完整性是存儲器設計上很重要的一環，通常使用錯誤校正碼 (Error Correction Code, ECC)來達成此項要求。然而，由於存儲器的容 量越來越大，傳統用以檢測並校正l位錯誤的錯誤校正碼，例如漢明碼，已經不再使用，而被可以檢測並校正多位錯誤的錯誤校正碼所取代。
請參照圖2，其繪示依照本發明較佳實施例的存儲器模塊的數據處理
電路的方塊圖。數據處理電路200包括一感測放大器210 (非必要元件， 可在數據處理電路200之內，也可在數據處理電路200之外)、 一分頁緩 衝器(page buffer) 220、 一第一特徵群計算器(syndrome calculator) 230 及一第二特徵群計算器240、 一鍵方程式(key叫uation)裝置250、 一 Chien 搜尋裝置260、 一地址計數器(address counter) 270、 一閂鎖器(latch) 280、 一切換裝置290以及一校正單元295。數據處理電路200實質上是位 於存儲器模塊內，且存儲器模塊實質上更包括一存儲單元陣列(未繪示於 圖)。
感測放大器210用以從存儲單元陣列讀取一 目標頁數據(page data), 此目標頁數據實質上包括多個錯誤校正碼。感測放大器210將此目標頁數 據儲存至分頁緩衝器220，其中，分頁緩衝器220例如為一靜態隨機存取 存儲器(SRAM)。此外，存儲器模塊通常於製造出後會進行一邊緣閾值電 壓測試，以找出產生編程錯誤的行存儲單元。若邊緣閾值電壓測試找到產 生編程錯誤的存儲單元，則目標頁數據實質上包括多個編程正確位及多個 編程錯誤位，該多個編程錯誤位的地址會被儲存於地址計數器270內。閂 鎖器280耦接至地址計數器270，用以暫存該多個編程錯誤位的地址。
接下來以目標頁數據包括"10X0......0X11"及三位的錯誤校正碼為例
做說明，其中，"X"是表示編程錯誤位，其它位為編程正確位。感測放大 器210將目標頁數據送至第一特徵群計算器230及第二特徵群計算器240。 第一特徵群計算器230及第二特徵群計算器240依據目標頁數據會分別得 到一第一特徵群多項式(syndrome polynomial)及一第二特徵群多項式， 此第一特徵群多項式及第二特徵群多項式是被傳送至鍵方程式裝置250。 此外，第一特徵群計算器230將目標頁數據中的多個編程錯誤位設置為 "1"，以儲存目標頁數據為第一字碼(codeword),第一字碼例如為 "1010......0111"。第二特徵群計算器240將目標頁數據中的多個編程錯誤
位設置為"0"，以儲存目標頁數據為第二字碼，第二字碼例如為 "1000......0011"。
鍵方程式裝置250依據所接收的第一特徵群多項式及第二特徵群多項式得到一錯誤位置(errata locator)多項式，並將錯誤位置多項式傳送到 Chien搜尋裝置260。 Chien搜尋裝置260依據錯誤位置多項式得到一組參 考碼。此外，鍵方程式裝置250更依據錯誤位置多項式對第一字碼
"ioio......oiir及第二字碼"iooo......ooir，進行判斷，以分別得到一第一
錯誤計數(error count)及一第二錯誤計數。
請參照圖3，其繪示依照本發明較佳實施例的第一錯誤計數及第二錯 誤計數的部份示意圖。茲以目標頁數據包括六個編程錯誤位為例做說明。 因為目標頁數據包括三位的錯誤校正碼，故鍵方程式裝置250可以得到錯 誤位置多項式，且可以判斷第一字碼"IOIO......Olll"及第二字碼
"誦......ooir，是否正確。若六個編程錯誤位的正確數據例如為"iiiiir，
則第一特徵群計算器230所得到的第一字碼對於此六個位而言是完全正 確，鍵方程式裝置250得到第一錯誤計數為"0"。同時，第二特徵群計算 器240所得到的第二字碼對於此六個位而言是完全錯誤，且因為錯誤校正 碼只有三位，故鍵方程式裝置250得到第二錯誤計數為"3"。
若六個編程錯誤位的正確數據例如為"111110"，則第一特徵群計算器 230所得到的第一字碼對於此六個位而言具有一位錯誤，鍵方程式裝置250 得到第一錯誤計數為'T'。同時，第二特徵群計算器240所得到的第二字 碼對於此六個位而言具有五位錯誤，且因為錯誤校正碼只有三位，故鍵方 程式裝置250得到第二錯誤計數為"3"。
若六個編程錯誤位的正確數據例如為"111100"，則第一特徵群計算器 230所得到的第一字碼對於此六個位而言具有二位錯誤，鍵方程式裝置250 得到第一錯誤計數為"2"。同時，第二特徵群計算器240所得到的第二字 碼對於此六個位而言具有四位錯誤，且因為錯誤校正碼只有三位，故鍵方 程式裝置250得到第二錯誤計數為"3"。
若六個編程錯誤位的正確數據例如為"111000"，則第一特徵群計算器 230所得到的第一字碼對於此六個位而言具有三位錯誤，鍵方程式裝置250 得到第一錯誤計數為"3"。同時，第二特徵群計算器240所得到的第二字 碼對於此六個位而言具有三位錯誤，鍵方程式裝置250得到第二錯誤計數 為"3"。
若六個編程錯誤位的正確數據例如為"110000"，則第一特徵群計算器230所得到的第一字碼對於此六個位而言具有四位錯誤，且因為錯誤校正
碼只有三位，故鍵方程式裝置250得到第一錯誤計數為"3"。同時，第二 特徵群計算器240所得到的第二字碼對於此六個位而言具有二位錯誤，鍵 方程式裝置250得到第二錯誤計數為"2"。
若六個編程錯誤位的正確數據為"100000"，則第一特徵群計算器230 所得到的第一字碼對於此六個位而言具有五位錯誤，且因為錯誤校正碼只 有三位，故鍵方程式裝置250得到第一錯誤計數為"3"。同時，第二特徵 群計算器240所得到的第二字碼對於此六個位而言具有一位錯誤，鍵方程 式裝置250得到第二錯誤計數為"l"。
若六個編程錯誤位的正摘數據例如為"000000"，則第一特徵群計算器 230所得到的第一字碼對於此六個位而言是完全錯誤，且因為錯誤校正碼 只有三位，故鍵方程式裝置250得到第一錯誤計數為"3"。同時，第二特 徵群計算器240所得到的第二字碼對於此六個位而言是完全正確，鍵方程 式裝置250得到第二錯誤計數為"0"。此外，鍵方程式裝置250於得到第 一錯誤計數及第二錯誤計數之後，更對第一錯誤計數及第二錯誤計數進行 比較。
切換裝置290例如為一多任務器，耦接至鍵方程式裝置250及分頁緩 衝器220，並受控於閂鎖器280，用以依據編程錯誤位的地址、第一錯誤 計數及第二錯誤計數，輸出一讀取頁數據。當輸出地址不是編程錯誤位的 地址時，閂鎖器280使得切換裝置290輸出儲存於分頁緩衝器220中相對 應的編程正確位。當輸出地址為編程錯誤位的地址，且第一錯誤計數小於 第二錯誤計數時，代表較多的編程錯誤位的正確數值為"l"，故閂鎖器280 使得切換裝置290依據第一錯誤計數輸出"l"以取代編程錯誤位。
當輸出地址為編程錯誤位的地址，且第一錯誤計數大於第二錯誤計數 時，代表較多的編程錯誤位的正確數值為"O"，故閂鎖器280使得切換裝 置290依據第二錯誤計數輸出"O，，以取代編程錯誤位。當輸出地址為編程 錯誤位的地址，且第一錯誤計數等於第二錯誤計數時，代表編程錯誤位的 正確數值為'T，或"O"的數目相等，故閂鎖器280使得切換裝置290輸出"l" 或"O"以取代編程錯誤位。
切換裝置2卯輸出讀取頁數據至校正單元295。校正單元295例如為一互斥或門，用以將此組參考碼及讀取頁數據中相對應的位進行互斥或的 運算，以得到一校正後的讀取頁數據。
本發明還提供一種存儲器模塊的數據處理方法。請參照圖4，其繪示 依照本發明較佳實施例的存儲器模塊的數據處理方法的流程圖。於步驟
S400中，從一存儲單元陣列讀取並儲存一目標頁數據，且當目標頁數據包 括多個編程錯誤位時，儲存該多個編程錯誤位的地址。於步驟S410中， 依據目標頁數據得到一第一特徵群多項式及一第二特徵群多項式，並分別 儲存目標頁數據為一第一字碼及一第二字碼。
於步驟S420中，依據第一特徵群多項式及第二特徵群多項式得到一 錯誤位置多項式，並依據錯誤位置多項式、第一字碼及第二字碼得到一第 一錯誤計數及一第二錯誤計數。於步驟S430中，依據錯誤位置多項式得 到一組參考碼。於步驟S440中，依據該多個編程錯誤位的地址、第一錯 誤計數及第二錯誤計數，輸出一讀取頁數據。於步驟S450中，依據此組 參考碼校正該讀取頁數據以得到一校正後的讀取頁數據。
上述的存儲器模塊的數據處理方法，其操作原理已詳述於存儲器模塊 的數據處理電路200中，故於此不再詳述。
本發明上述實施例所揭露的存儲器模塊的數據處理電路及方法，是利 用多位的錯誤校正碼對編程錯誤位進行校正的動作，故得以節省行修改單 元，增加存儲器的整體可利用容量，使得存儲器的硬體成本降低。此外， 於上述的實施例中，是利用第一錯誤計數及第二錯誤計數選擇較多的編程 錯誤位的正確數值並輸出該正確數值。如此一來，對於m位的錯誤校正碼 而言，即可以修正2m位的編程錯誤位，更是大幅節省行修改單元的需求
綜上所述，雖然本發明已以一較佳實施例揭露如上，然其並非用以限 定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明的精 神和範圍內，當可作各種的更動與潤飾。因此，本發明的保護範圍當視權 利要求所界定的範圍為準。
權利要求
1、一種數據處理電路，其特徵在於，包括一分頁緩衝器，用以儲存一目標頁數據；一第一特徵群計算器及一第二特徵群計算器，用以依據該目標頁數據分別得到一第一特徵群多項式及一第二特徵群多項式，並分別儲存該目標頁數據為一第一字碼及一第二字碼；一鍵方程式裝置，用以依據該第一特徵群多項式及該第二特徵群多項式得到一錯誤位置多項式，並依據該錯誤位置多項式、該第一字碼及該第二字碼得到一第一錯誤計數及一第二錯誤計數；一Chien搜尋裝置，用以依據該錯誤位置多項式得到一組參考碼；一地址計數器，用以儲存多個編程錯誤位的地址；一閂鎖器，耦接至該地址計數器，並用以暫存該多個編程錯誤位的地址；一切換裝置，耦接至該鍵方程式裝置、該閂鎖器及該分頁緩衝器，用以依據該多個編程錯誤位的地址、該第一錯誤計數及該第二錯誤計數，輸出一讀取頁數據；以及一校正單元，用以依據該組參考碼校正該讀取頁數據以得到一校正後的讀取頁數據。
2、 根據權利要求1所述的數據處理電路，其特徵在於，該目標頁數 據包括多個編程正確位及該多個編程錯誤位，該分頁緩衝器儲存該多個編 程正確位及該多個編程錯誤位，該第一特徵群計算器將該多個編程錯誤位 設置為"l"以儲存該目標頁數據為該第一字碼，該第二特徵群計算器將該 多個編程錯誤位設置為"O"以儲存該目標頁數據為該第二字碼。
3、 根據權利要求2所述的數據處理電路，其特徵在於，該鍵方程式 裝置依據該錯誤位置多項式對該第一字碼及該第二字碼進行判斷，以分別 得到該第一錯誤計數及該第二錯誤計數，並對該第一錯誤計數及該第二錯 誤計數進行比較。
4、 根據權利要求3所述的數據處理電路，其特徵在於，該切換裝置 耦接至該分頁緩衝器及該鍵方程式裝置，並受控於該閂鎖器，當輸出地址不是該多個編程錯誤位的地址時，該閂鎖器使得該切換裝置輸出儲存於該 分頁緩衝器中相對應的該多個編程正確位。
5、 根據權利要求4所述的數據處理電路，其特徵在於，當輸出地址 為該多個編程錯誤位的地址，且該第一錯誤計數小於該第二錯誤計數時，該閂鎖器使得該切換裝置依據該第一錯誤計數輸出"r以取代該多個編程錯誤位。
6、 根據權利要求4所述的數據處理電路，其特徵在於，當輸出地址為該多個編程錯誤位的地址，且該第一錯誤計數大於該第二錯誤計數時，該閂鎖器使得該切換裝置依據該第二錯誤計數輸出"o"以取代該多個編程錯誤位。
7、 根據權利要求4所述的數據處理電路，其特徵在於，當輸出地址 為該多個編程錯誤位的地址，且該第一錯誤計數等於該第二錯誤計數時， 該閂鎖器使得該切換裝置輸出"1"或"0"以取代該多個編程錯誤位。
8、 根據權利要求1所述的數據處理電路，其特徵在於，該校正單元 為一互斥或門，用以將該組參考碼及該讀取頁數據中相對應的位進行互斥 或的運算，以得到該校正後的讀取頁數據。
9、 一種數據處理方法，其特徵在於，包括 從一存儲單元陣列讀取並儲存多個編程錯誤位的地址；依據一目標頁數據得到一第一特徵群多項式及一第二特徵群多項式， 並分別儲存該目標頁數據為一第一字碼及一第二字碼；依據該第一特徵群多項式及該第二特徵群多項式得到一錯誤位置多 項式，並依據該錯誤位置多項式、該第一字碼及該第二字碼得到一第一錯 誤計數及一第二錯誤計數；依據該錯誤位置多項式得到一組參考碼；依據該多個編程錯誤位的地址、該第一錯誤計數及該第二錯誤計數， 輸出一讀取頁數據；以及依據該組參考碼校正該讀取頁數據以得到一校正後的讀取頁數據。
10、 根據權利要求9所述的數據處理方法，其特徵在於，該目標頁數 據包括多個編程正確位及該多個編程錯誤位，該儲存該目標頁數據為該第 一字碼及該第二字碼的步驟包括將該多個編程錯誤位設置為"l"以儲存該目標頁數據為該第一字碼；以及'將該多個編程錯誤位設置為"o"以儲存該目標頁數據為該第二字碼。
11、 根據權利要求10所述的數據處理方法，其特徵在於，更包括 依據該錯誤位置多項式對該第一字碼及該第二字碼進行判斷，以分別得到該第一錯誤計數及該第二錯誤計數；以及對該第一錯誤計數及該第二錯誤計數進行比較。
12、 根據權利要求11所述的數據處理方法，其特徵在於，該輸出該 讀取頁數據的步驟包括當輸出地址不是該多個編程錯誤位的地址時，輸出相對應的該多個編程正確位；當輸出地址為該多個編程錯誤位的地址，且該第一錯誤計數小於該第二錯誤計數時，輸出'T'以取代該多個編程錯誤位；當輸出地址為該多個編程錯誤位的地址，且該第一錯誤計數大於該第 二錯誤計數時，輸出"O"以取代該多個編程錯誤位；以及當輸出地址為該多個編程錯誤位的地址，且該第一錯誤計數等於該第 二錯誤計數時，輸出'T'或"O"以取代該多個編程錯誤位。
13、 根據權利要求9所述的數據處理方法，其特徵在於，該得到該校 正後的讀取頁數據的步驟是將該組參考碼及該讀取頁數據中相對應的位 進行互斥或的運算，以得到該校正後的讀取頁數據。
全文摘要
本發明公開了一種數據處理電路及方法。從一存儲單元陣列讀取並儲存多個編程錯誤位的地址。依據目標頁數據得到一第一特徵群多項式及一第二特徵群多項式，並分別儲存目標頁數據為一第一字碼及一第二字碼。依據第一特徵群多項式及第二特徵群多項式得到一錯誤位置多項式，並依據錯誤位置多項式、第一字碼及第二字碼得到一第一錯誤計數及一第二錯誤計數。依據錯誤位置多項式得到一組參考碼。依據該多個編程錯誤位的地址、第一錯誤計數及第二錯誤計數，輸出一讀取頁數據。依據此組參考碼校正讀取頁數據以得到一校正後的讀取頁數據。
文檔編號G11C29/44GK101630535SQ20081017637
公開日2010年1月20日 申請日期2008年11月25日 優先權日2008年7月15日
發明者黃世昌 申請人:旺宏電子股份有限公司