測試非易失性存儲設備的方法

2023-09-20 01:14:15

專利名稱：：測試非易失性存儲設備的方法
技術領域：
：本發明涉及非易失性存儲設備的擦除方法。具體地，本發明涉及測試非易失性存儲設備的方法，用於在對多級單元(MLC)存^(ti更^L行擦除操作後增強閾值電壓分布特性。
背景技術：
：通常，將作為非易失性存儲設備的閃速存^i殳備分為NAND閃速存儲設備及N0R閃速存^f^i殳備。在N0R閃速存儲器中，存儲單元中的每一個被獨立地連接至位線和字線，因此N0R閃速存儲器具極好的隨機存取時間。而在NAND閃速存儲器中，由於存儲單元是串聯連接的，一個單元串(cellstring)僅需一個接觸，由此NAND閃速存儲器具有極好的集成特徵。因此，在高密度閃速存儲器中，NAND閃速存儲器已被廣泛使用。眾所周知的NAND閃速存^i殳備包括存儲單元陣列、W碼器及頁緩衝器。存儲單元陣列具有沿行設置的字線、沿列設置的位線以;M目應於每條位線的單元串。最近，已經積極研究用於將多個數據位存儲於一個存儲單元中的多位單元，以便增加上述閃速存儲器的集成度。此存儲單元被稱為多級單元(以下稱為"MLC")。用以存儲一個數據位的存儲單元被稱為單級單元(SLC)。MLC具有多個閾值電壓分布，以便存儲多個數據。這意味著根據每一單元分布電壓不同地存儲可能的數據值。閃速存^i殳備被製造在晶片上。這裡，在晶片上對根據測試過程具有故障的存儲單元(也就是故障存儲單元)進行屏蔽，然後通過使用雷射關於該故障存儲單元執行修復處理。圖l為示出對晶片上的存儲單元進行測試的通常處理的流程圖。在圖1中，開始在晶片上進行測試的情況下，在步驟SIOI中執行電源測試，用以確認是否將電源正常施加至每一存儲晶片。在步驟S103中，在完成電源測試後，對晶片上的每一存儲單元進行擦除操作。在製造過程期間，晶片上的存儲單元可具有不同的閾值電壓。相應地，對每一存儲單元進行擦除，使得所述存儲單元的閾值電壓小於OV,在步驟S105中，根據以上擦除過程，執行硬擦除確認，以便確認每一存儲單元的閣值電壓是否小於0V。根據在步驟S107中硬擦除確認的結果，在特定存儲單元發生故障的情況下，在步驟S109中停止測試IMt。在步驟S111中，讀取該故障存儲單元中的數據，並將與所讀取的數據相關的信息存儲在相應的頁緩衝器中。在步驟S113中，根據所存儲的數據確定故障頁緩衝器，將屏蔽數據輸入至連接到該存儲單元的頁緩衝器，使得所述故障頁緩衝器中的鎖存器在後續操作中輸出通過信號。在步驟S115中，在將所ii^蔽數據輸入至頁緩衝器後，再次對每一存儲單元進行擦除，且通過硬擦除確認來確認是否正常執行了屏蔽.通常，因在步驟S111及S113中正常執行屏蔽，因此能夠通過硬擦除確認。在步驟S117中，執行軟程序，使得在完成硬擦除確認的情況下，所述存儲單元的閾值電壓接近於0V。具體地，在對存儲單元進行編程時，在該存儲單元的閾值電壓遠遠小於OV的情況下，編程時間長且該存儲單元會影響其它存儲單元。因此，對這些存儲單元進行預編程，以便所述存儲單元的閾值電壓接近於0V。在步驟S119中，通過使用軟確認電壓SEV對所述軟程序進行確認。如上所述，在測試過程期間已出現故障存儲單元的情況下，停止所述測試處理，存儲有關該故障存儲單元的信息，以;5L^"該故障存儲單元進行屏蔽。然後，對每一存儲單元進行擦除，並執行硬擦除確認。結果，測試時間變得較長。圖2A至2C為示出根據圖1中的操作，所述存儲單元的閾值電壓偏移的i兌明圖。晶片上的存儲單元在初始時間可具各種閾值電壓。在圖2A中，在步驟S103中對每一存儲單元進行擦除，使得所述存儲單元的閾值電壓小於0V。這裡，通過使用硬確認電壓EV執行硬擦除確認。圖2A至2C示出使具有寬閾值電壓分布的存儲單元的閾值電壓偏移，使得所述存儲單元可具有接近於0V的窄閾值電壓分布的過程。在圖2B與2C中，執行軟程序，使得所述存儲單元的閾值電壓接近於0V。然後，通過使用軟確認電壓SEV進行確認，以確定所述存儲單元閾值電壓是否接近於軟確認電壓SEV。在測試過程中執行擦除每一存儲單元及硬擦除確認的處理的情況下，經常會產生故障存儲單元。因此，在之後的軟程序之前需要將屏蔽數據輸入至相應的頁緩衝器的過程，且執行確認過程，使得通過硬確認。相應地，由於輸入屏蔽數據的過程，測試晶片的時間被增加。
發明內容本發明涉及測試非易失性存^i殳備的方法，其中當在晶片上測試存儲設備時，不執行針對故障位線的屏蔽步驟。根據本發明一種實施方式，一種測試晶片上非易失性存^i殳備的方法包括關於非易失性存^i殳備中的每一存儲單元進行擦除操作及第一確認操作；將用於存儲根據第一確i^操作的結果的頁緩衝器中的第一鎖存器的數據存儲在第二鎖存器中，將第一鎖存器的數據設定為指示所述確認操作通過的數據；以及關於每一存儲單元執行軟程序及第二確認操作。用於所述第一確認操作的第一確認電壓小於用於所述第二確認操作的第二確認電壓。在進行擦除操作之前，執行測試電源的操作。所述設定步驟包括將用於存儲根據第一確認操作的結果的第一鎖存器的數據提供至第二鎖存器；以及將該第一鎖存器的數據轉換成指示所述確認操作通過的數據。使提供給第二鎖存器的數據反轉，並將該反轉數據傳送至相應頁緩衝器的感測節點，以便將第一鎖存器的數據轉換成指示確認操作通過的數據，所述第一鎖存器的數據根據感測節點的電壓電平被轉換。在所述存儲單元中的至少之一通過的情況下，停止所述第二確認操作。根據本發明另一種實施方式，一種測試晶片上非易失性存^i殳備的方法包括關於非易失性存^i殳備中的每一存儲單元執行擦除操作以及使用相應頁緩衝器中的第一鎖存器進行第一確認操作；通過頁緩衝器中的感測節點，將存儲在該第一鎖存器中的數據傳送至該頁緩衝器中的第二鎖存器；將第二鎖存器的數據設定為指示確認通過結果的數據；以及關於所述存儲單元執行軟程序及第二確認操作.在執行擦除操作之前，執行測試電源的處理。通過所述感測節點，將第二鎖存器的數據傳送至第一鎖存器，以便將指示所述確認通過結果的數據設定至第二鎖存器。用於第一確認操作的第一確認電壓小於用於第二確認操作的第二確認電壓。通過使用根據所述傳送步驟的第一鎖存器的數據執行修復操作。在所述存儲單元中的至少一個通過的情況下，停止所述第二確i人操作。如上所述，當在晶片上測試存^i殳備時，測試本發明非易失性存儲設備的方法不執行關於故障位線的屏蔽操作，因此縮減了測試時間.圖l為示出對晶片上的存儲單元進行測試的普通過程的流程圖2A至2C為根據圖1中的操作所述存儲單元的閾值電壓偏移的說明圖；圖3A為示出閃速存^i更備的框圖3B為示出圖3A中頁緩衝器的電路的視圖4A為示出根據本發明一實施方式的閃速存^lti更備中的測試過程的流禾呈圖；以及圖4B為示出在圖4A中的硬擦除確i/c^設定頁緩衝器操作的流程圖。具體實施例方式此下將參考附圖，更加詳細地描述本發明的實施方式。圖3A為示出閃速存^i殳備的框圖。在圖3A中，閃速存^i殳備300包括存儲單元陣列310、頁緩衝器電路320、Y解碼器330、X譯，碼器340、電壓供應電路350及控制器360。存儲單元陣列310具有多個單元串，其中用於存儲數據的存儲單元被串^合.這裡，所述單元串中的每一個被耦接至相應的位線BL。此外，垂直於位線BL的存儲單元的柵極被耦接至字線WL。在一種實施方式中，存儲單元陣列具有多個存儲單元塊，這裡，每個存儲單元塊具有多個單元串。頁緩衝器電路320包括多個頁緩沖器321。每一個頁緩衝器321^接至存儲單元陣列310中的給定數目的位線.在一項實施中，頁緩沖器321被耦接至一對位線。在另一項實施中，頁緩衝器321可被耦接至僅一條位線或三條或更多條位線。頁緩衝器321被配置用於臨時存儲待被編程到選取的存儲單元中的數據，然後通過相應的位線BL將所述數據提供給所選取的存儲單元，或讀取存儲單元中存儲的數據及臨時存儲待被輸出至外部節點的所讀取的lgt據。頁緩衝器321具有鎖存器電路。這裡，在一個鎖存器電^#收待被高速緩存編程(cache-programme)的數據的同時，可通過4吏用另一鎖存器電脅械序操作。Y解碼器330根據輸入地址提供輸入/輸出i^給頁緩衝器電路320的頁緩衝器321。Xi^碼器3404IL據輸入地址選M儲單元陣列310的字線。電壓供應電路350根據控制器360的控制，產生待提供給由X解碼器340選取的字線的操作電壓。控制器360根據操作命令輸出控制信號，並控制電壓供應電路350，使得根據存儲單元陣列310的數據程序步驟提供預設的通過電壓。以下，將詳細描述頁緩衝器電路320中包括的頁緩衝器321。圖3B為圖3A中頁緩衝器的電路的示圖。在圖3B中，頁緩衝器321包括感測電路322、預充電電路323、鎖存器電路324、確認電路328及數據輸入電路329。頁緩衝器321與給定數目(例如2個)的位線相關聯。位線選取電路(未示出)將頁緩衝器321連接至被選取用於操作的位線。感測電路322被耦接至選取的位線，並根據所述位線的電壓電平及感測節點SO的電壓電平被開啟或關閉。預充電電路323對感測節點SO進行預充電。具有第一至第三子鎖存器電路325至327的鎖存器電路324存儲待編程的數據，通過感測節點SO將所存儲的數據提供給所述位線，或根據該位線的電壓電平，從所述存儲單元讀取數據，並存儲所讀取的數據。確認電路328被耦接在第一子鎖存器電路325與笫二子鎖存器電路326之間，並輸出與程序確iM目關的確認信號PBVER。數據輸入電路329被耦接至第一子鎖存器電路325，且根據控制信號將數據輸入至第一子鎖存器電路325中。感測電路322包括第一N-MOS電晶體Nl。預充電電路323具有P-MOS電晶體P。笫一子鎖存器電路325包括第二N-MOS電晶體N2至第六N-MOS電晶體N6、及第一反相器IN1至第三反相器IN3。第二子鎖存器電路326具有第七N-MOS電晶體N7至第九N-MOS電晶體N9、笫四反相器IN4及笫五反相器IN5。笫三子鎖存器電路327包括第十N-MOS電晶體N10至笫十三N-MOS電晶體N13、第六反相器IN6及笫七反相器IN7。鎖存器電路324進一步包括第十四N-MOS電晶體N14及第二十N-MOS電晶體N20。確認電路328具有第十五N-M0S電晶體N15至第十七N-M0S電晶體N17。數據輸入電路329包含第十八N-MOS電晶體N18及第十九N-M0S電晶體N19'第一N-MOS電晶體Nl被耦接在位線(或位線選取電路)與感測節點SO之間。這裡，將感測控制信號PBSENSE傳送至第一N-MOS電晶體Nl的柵極。P-MOS電晶體P被耦接在電源與感測節點SO之間。這裡，將預充電控制信號PRECHSO-N傳送至P-MOS電晶體P的柵極。第二N-MOS電晶體N2^L耦接在感測節點SO與節點K4之間。這裡，將數據傳送控制信號DATTRAN傳送至第二N-MOS電晶體N2的柵極。第三N-MOS電晶體N3被耦接在節點MSB與節點Kl之間，第四N-MOS電晶體N4被耦接在節點MSB_N與節點Kl之間。這裡，將第一重置信號MS肌ST提供給第三N-MOS電晶體N3的柵極，將第一設置信號MSBSET傳送至第四N-MOS電晶體N4的柵極。第五N-MOS電晶體N5被耦接在節點Kl與接地節點之間。這裡，感測節點SO被耦接至第五N-MOS電晶體N5的柵極。耦接在節點K4與節點MSB之間的笫一反相器INI使節點MSB的狀態反轉，且將該反轉結果輸出至節點K4。第二反相器IN2與笫三反相器IN3在節點MSB與節點MSB-N之間形成第一鎖存器。笫六N-MOS電晶體N6被耦接在節點K4與節點K5之間。這裡，將數據輸出控制信號MSBPASS輸入至第六N-MOS電晶體N6的柵極。第七N-MOS電晶體N7被耦接在感測節點SO與節點LSB-N之間。這裡，將MLC程序控制信號MLCPROG輸入至第七N-MOS電晶體N7的柵極。第四反相器IN4與笫五反相器IN5在節點LSB與節點LSB-N之間形成第二鎖存器L2。第八N-MOS電晶體N8被耦接在節點LSB與節點K2之間，第九N-MOS電晶體N9^j&^在節點LSB-N與節點K2之間。這裡，將第二重置信號LS肌ST傳送至笫八N-MOS電晶體N8的柵極，且將第二設置信號LSBSET輸入至第九N-M0S電晶體N9的柵極。第十N-M0S電晶體N10被耦接在感測節點SO與節點TDL之間，第十一N-MOS電晶體Nil被耦接在感測節點SO與節點TDL_N之間。這裡，將控制信號TDLTRAN輸入至第十N-MOS電晶體NIO的柵極，將控制信號TDLPROG提供給第十一N-MOS電晶體Nil的柵極。第六反相器IN6與第七反相器IN7在節點TDL與節點TDL-N之間形成第三鎖存器L3。第十二N-MOS電晶體N12被耦接在節點TDL與節點K2之間，第十三N-MOS電晶體N13被耦接在節點TDL—N與節點K2之間。這裡，將第三重置信號RDLRST輸入至第十二N-MOS電晶體N12的柵極，將第三設置信號TDLSET傳送至第十三N-MOS電晶體N13的柵極。第十四N-MOS電晶體N14被耦接在節點K2與接地電壓之間。這裡，感測節點SO被耦接至第十四N-MOS電晶體N14的柵極。第十五N-MOS電晶體N15與第十六N-MOS電晶體N16串^接在接地節點以及與確認信號PBVER相關的節點之間。第十七N-MOS電晶體N17被耦接至第十六N-MOS電晶體N6的公共漏極和源極。第十五N-MOS電晶體N15的柵極被耦接至節點LSB，第十六N-MOS電晶體N16的柵極被耦接至節點K4。將頁緩沖器檢驗信號PBCHECK輸入至第十七N-MOS電晶體N17的柵極。第二十N-MOS電晶體N20被耦接在感測節點SO與節點K5之間。這裡，將控制信號CELLIV輸入至第二十N-MOS電晶體N20的柵極。第十八N-MOS電晶體N18被耦接在節點MSB與節點K5之間，第十九N-MOS電晶體N19被耦接在節點MSB-N與節點K5之間。這裡，將數據輸入控制信號DATLOAD輸入至第十八N-MOS電晶體N18的柵極，將所述數據輸入控制信號DATLOAD的反轉信號DATLOAD-N傳送至第十九N-MOS電晶體N19的柵極。以下，將詳細描述具有上述頁緩衝器321的閃速存^i殳備的測試方法。圖4A為示出根據本發明一種實施方式的閃速存^i殳備中測試過程的流程圖。在圖4A中，在晶片上開始測試的情況下，在步驟S410中執行針對晶片上閃速存^i殳備300的電源測試。即，在本實施方式中，在將晶片切割成多個棵片或晶片之前先進行該測試。在另一實施方式中，可在已對晶片進行切割之後進行該測試。在步驟S430中，不只是對存儲單元陣列310中的給定分區或塊，而是對閃速存^i殳備300中的所有存儲單元旨全晶片範圍的擦除^Mt。由於製造過程的變化，存儲單元陣列310中包括的存儲單元可具有不同的閾值電壓。所述存儲單元被擦除，使得它們全部被提供為具有小於OV的閾值電壓。然而，部分由於製造過程的變化，一個或多個單元可能未被適當地擦除，即，它們的閾值電壓未被降低至小於0V。在步驟S450中，通過使用硬確認電壓EV，執行針對擦除操作的擦除確認。將在硬確認步驟期間獲得的數據存儲在頁緩衝器321中，以確定是否已對與頁緩衝器321相關聯的所有存儲單元進行擦除。通過掃描耦接至所述存儲單元的位線執行所述硬擦除確認。若一個或多個存儲單元的閾值電壓大於硬確認電壓EV，則確定相應位線(或單元串)是否出現故障。這將參考頁緩衝器321的電路詳細地加以描述o將硬確認電壓EV施加至與存儲單元塊相關聯的所有字線，以便一次針對一個存儲單元塊進行硬擦除確認。所述硬擦除確認可以以多種不同方式完成，例如，一次針對一個塊，或同時針對整個單元陣列.然後，通過經由感測電路322讀取施加至第二鎖存器L2的節點LSB-N的電壓，執行硬擦除確i人。為了執行硬擦除確認，對頁緩衝器321進行初始化，使得節點LSB-N處於"1"，且根據預充電控制信號PRECHSO-N將感測節點SO預充電至高電平，隨後，通過施加具有高電平的感測控制信號PBSENSE使第一N-MOS電晶體N1導通。此時將所述硬確認電壓EV施加至與該位線相關聯的字線。如果耦接至連到頁緩衝器321的位線的所有存儲單元的閾值電壓小於硬確認電壓EV(即，如果已成功地執行擦除操作)，則在將該硬確認電壓EV施加至存儲單元的柵極時，所有的存儲單元被開啟，由此到公共源極的路徑被打開。於是，感測節點SO的預充電的高電平電壓被釋放給公共源極線。相應地，感測節點so從高電壓電平("r)變為低電壓電平("O，，)。由於第十四N-MOS電晶體的柵極被耦接至感測節點SO，因此使該電晶體截止。節點LSB一N保持在"1"。然而，如果耦接至連到頁緩衝器321的位線的存儲單元中的至少一個的閾值電壓高於硬確認電壓EV，則該存儲單元保持關閉，由此到公共源極的路徑被阻擋。相應地，感測節點SO的預充電的高電平電壓未被釋放。該感測節點SO保持在高電平，由此^f吏第十四N-M0S電晶體N14導通。這裡，在通過使用第二設置信號LSBSET將感測節點SO的狀態讀取到節點LSB一N的情況下，節點LSB-N轉變成數據"0"。i^示到感測電路322的位線具有尚未被適當擦除的存儲單元，即，具有故障單元。在將感測節點S0的狀態讀取到節點LSB_N後，所述故障被傳送至第一鎖存器Ll。在頁緩衝器電路320中的其它頁緩衝器321並行地執行上述步驟。通過將節點LSB-N再次設為數據"1"，指令所有這些頁緩衝器321輸出通過信號。參考圖4B，將詳述設定頁緩衝器321的過程。因為在步驟S450中每一頁緩衝器321均輸出通過信號，在步驟S470中，執行軟程序及擦除確認操作。在步驟S490中，執行針對軟程序的確認操作。然後，完成該測試過程。以下，將詳述以上步驟S450。圖4B為示出在圖4A中的硬擦除確iULi殳定頁緩衝器的IMt的流程圖。如圖4A的步驟S450中所述，在圖4B的步驟S451中，將關於單元串是否具有故障單元的數據傳送至頁緩衝器321的節點LSB一N。如上所述，當單元串(或位線)具有故障單元時，頁緩衝器321的節點LSB一N具有數據"0"。若單元串不具有故障單元，則頁緩衝器321的節點LSB-N具有數據"1"。在步驟S453中，將節點LSB-N及第二鎖存器L2的數據傳送至第一鎖存器Ll的節點MSB-N。更具體地，第一鎖存器L1的節點MSB—N被初始化為具有lt據"1"，並將具有高電平的MLC程序控制信號MLCPR0G傳送至第七N-M0S電晶體N7。結果，第七N-M0S電晶體N7導通，於是感測節點SO的電壓電平才艮據節點LSB—N的電壓電平而改變。即，若節點LSB-N具有"1"(或高電壓電平)，則感測節點SO具有T,若節點LSB—N具有"0"(或低電壓電平)，則感測節點SO具有"0"。第五N-M0S電晶體N5的柵極被耦接至感測節點S0。因此，若感測節點S0具有"1"，則第五N-M0S電晶體N5導通，或若感測節點S0具有"0"，則第五N-M0S電晶體N5截止。將具有高電平的第一設置信號MSBSET傳送至第四N-MOS電晶體N4，則第四N-M0S電晶體N4導通。在此情況下，節點LSB-N的反轉數據被輸入至節點MSB—N。換言之，若節點LSB—N具有數據"1"(即，通過)，則節點MSB-N具有數據"0"，若節點LSB一N具有數據"0"(即，故障)，則節點MSB-N具有數據"1"。在步驟S455中，在將數據從第二鎖存器傳送至第一鎖存器後，第一鎖存器Ll中的節點MSB-N的數據被傳送至第二鎖存器L2的節點LSB-N。在此情況下，第一鎖存器Ll中的節點K4的數據被傳送至第二鎖存器L2中的節點LSB-N。即，所述數據從第一鎖存器被傳送至第二鎖存器。例如，如果頁緩衝器321被耦接至具有故障單元(即，感測節點S0為"1")的位線，則才艮據步驟S453的結果，節點LSB-N及節點MSB均具有數據"0",在節點MSB具有數據"0"的情況下，節點K4具有數據"1"。因此，在通過將具有高電平的數據傳送控制信號DATTRAN傳送至第二N-MOS電晶體N2使第二N-MOS電晶體N2導通的情況下，使得該感測節點具有高電平(數據"1")。感測節點S0相繼地將高電壓施加至第十四N-MOS電晶體N14的初f極，使該N-MOS電晶體N14導通。此外，將具有高電平的第二重置信號LS肌ST提供至第八N-M0S電晶體N8，使第八N-M0S電晶體N8導通。結果，節點LSB被耦接至接地節點。相應地，節點LSB被轉換至低狀態"0"，節點LSB-N被轉換至數據"l"。在節點LSB-N具有數據'T，的情況下，確定相應的頁緩沖器321為故障。以下，將描述針對頁緩衝器321的步驟S455的結果，所述頁緩衝器321耦接至不具有任何故障單元的位線。感測節點S0的預充電電壓電平被釋放至公共源極。該感測節點具有"0"。根據步猓S453,節點LSB—N與節點MSB均具有數據"1"。若節點MSB具有數據"1"，則節點K4具有數據"0"。結果，感測節點S0保持在低電平，第十四N-M0S電晶體N14未導通。因此，雖然具有高電平的第二重置信號LSBRST被傳送，節點LSB及節點LSB_N分別保持數據"0"及數據"1"。結果，確定此頁緩衝器321為通過。以上過程被概述於表1中如下.tableseeoriginaldocumentpage15如表l中所示，與耦接至正常位線的頁緩衝器321中的情況不同，耦接至故障位線的頁緩衝器321中的節點LSB-N^轉。將有關故障的信息存儲在第一鎖存器Ll的節點MSB中。因此，本實施方式的測試方法控制晶片上的閃速存^i殳備，使得在執行硬擦除確"使每一頁緩衝器321通過。可使用存儲在第一鎖存器Ll中的信息作為用於後續修復過程等的故障信息。在本說明書中提到"一種實施方式"、"實施方式"、"實施例"等是指結合該實施方式描述的特定特性、結構或特徵包括在本發明的至少一個實施方式中。在本說明書各處中出現這些用語並非均指同一實施方式。此外，當結M—實施方式描述特定的特性、構造或特徵時，所述領域技術人員200810176503.9說明書第13/13頁能夠想到可結合其他實施方式來改變這些特性、構造或特徵。雖然已經參考多個示例性實施方式對實施方式進行了說明，應了解的是，本領域技術人員能夠設計出落入>^^開的原理的精神和範圍內的多個其他的修改及實施方式。更具體地，在本公開的說明書、附圖及附加權利要求的範圍內，可對主題組合結構的組成部分及/或設置進行多種變化及修正。對於所述領域技術人員而言，除所述組成部分/或設置中的變化及修正之外，其他可選的使用也是明顯的。主要組件符號說明300閃速存艦備310存儲單元陣列320頁緩衝器電路321頁緩衝器322感測電路323預充電電路324鎖存器電路325,326,327子鎖存器電路328確認電路329數據輸入電路330Y解碼器340x解碼器350電壓供應電路360控制器。權利要求1.一種測試非易失性存儲設備的方法，所述方法包括對所述設備的存儲單元陣列中的所有存儲單元執行擦除操作；對所有存儲單元執行第一確認操作；將頁緩衝器中的用於存儲根據所述第一確認操作的結果的第一鎖存器的數據存儲在第二鎖存器中，並將所述第一鎖存器的數據設定為指示確認操作通過的數據；以及關於每一存儲單元執行軟程序及第二確認操作。2.如權利要求1所述的方法，其中用於所述第一確認操作的第一確認電壓小於用於所述第二確認操作的第二確認電壓。3.如權利要求1所述的方法，其中在執行所述擦除操作之前執行測試電源的IMt。4.如權利要求l所述的方法，其中，所述設定步驟包括將用於存儲根據第一確認操作的結果的第一鎖存器的數據提供給第二鎖存器；以及將第一鎖存器的數據轉換成指示確認操作通過的數據。5.如權利要求4所述的方法，其中對被提供給第二鎖存器的數據進行反轉，且將反轉數據傳送至相應頁緩衝器的感測節點，以便將第一鎖存器的數據轉換成指示確認操作通過的數據，所述第一鎖存器的數據根據所述感測節點的電壓電平被轉換。6.如權利要求1所述的方法，其中在所述存儲單元中的至少一個通過的情況下停止第二確認操作。7.—種測試晶片上非易失性存^i殳備的方法，包括關於非易失性存儲設備中的每一存儲單元執行擦除操作以及使用相應頁緩衝器中的第一鎖存器進行第一確認^Mt;通過頁緩衝器中的感測節點，將存儲在第一鎖存器中的數據傳送至頁緩衝器中的第二鎖存器；將第二鎖存器的數據設定為指示確認通過結果的數據；以及關於所述存儲單元執行軟程序及執行第二確認操作。8.如權利要求7所述的方法，其中在執行所述擦除操作前，執行測試電源的過程。9.如權利要求7所述的方法，其中通過所述感測節點，將第二鎖存器的數據傳送至第一鎖存器，以便將指示所述確認通過結果的數據設定至第二鎖存器。10.如權利要求7所述的方法，其中用於所述第一確認^Mt的第一確認電壓小於用於所述第二確i/JMt的第二確認電壓。11.如權利要求7所述的方法，其中根據所述傳送的步驟，使用第一鎖存器的數據執行修復操作。12.如權利要求7所述的方法，其中在所述存儲單元中的至少一個通過的情況下，停止所述第二確認操作。全文摘要公開了一種測試晶片上非易失性存儲設備的方法。所述方法包括關於非易失性存儲設備中的每一個存儲單元執行擦除操作及第一確認操作，將頁緩衝器中用於存儲根據所述第一確認操作的結果的第一鎖存器的數據存儲在第二鎖存器中，將第一鎖存器的數據設置為指示所述確認通過的數據，以及關於每一存儲單元執行軟程序及執行第二確認操作。文檔編號G11C16/14GK101533673SQ20081017650公開日2009年9月16日申請日期2008年11月7日優先權日2008年3月14日發明者車載元,金德柱申請人:海力士半導體有限公司