具有分段行修復的半導體存儲器的製作方法

2023-09-20 01:11:05 1

專利名稱：具有分段行修復的半導體存儲器的製作方法
技術領域：
本發明總體上涉及集成電路存儲器件，確切地說涉及具有分段行修復的半導 體存儲器件。
背景技術：
對諸如隨機訪問存儲(RAM)集成電路(例如，DRAM、 SRAM等)之類半導體器件的 測試，通常由製造者在生產和製造過程中完成，以找出在生產半導體器件的過程中 會發生在這種器件中的缺陷和故障。缺陷可能由一些因素引起，包括諸如行和列的 斷路或短路之類的粒子缺陷、顆粒汙染或位缺陷。測試通常由存儲控制器或處理器 (或採用多處理器機指定的處理器)完成，它們經常在含半導體器件的管芯被封裝成 晶片之前運行測試程序。
隨機訪問存儲器通常經過數據駐留測試和/或數據跨步測試。在數據駐留測試 中，對存儲的每個單元寫入並在預先確定的時間間隔後檢査，以確定是否發生影響 存儲狀態的漏電流。在跨步測試中，以增加或減少地址的次序的方法，對每個單元 施加讀和/或寫操作序列。這樣的測試保證使隱藏著的缺陷不會在操作使用中被首 先發現，從而使最終的產品不可靠。
許多半導體器件，特別是存儲器件，都包括一些在半導體器件上的冗餘電路， 可應用這些電路以代替在測試當中所發現的不正常工作電路。在存儲器的初始測試 中，有缺陷的元件通過用被稱為冗餘元件的無缺陷元件的代替得到修復。通過使能 這樣的冗餘電路，該器件即使無法完成特定的測試也不會被丟棄。
圖1以框圖的形式描繪了 256Mbit的DR認20。 DRAM20包括標號為組〈0〉到 組〈7〉的八個存儲組或陣列22a-22h。每個存儲器組22a-h都是一個如圖2所展
5示的32Mbit陣列映像。圖2所示的陣列映像24的結構將陣列映像24分成多個256K 的塊30(為了清楚只標一個)。如圖所示，陣列映像24包括標號為DQ 〈0〉到DQ〈7〉 的八個256K的塊30的垂直條26a-26h，而且陣列映像24的高度為十六條256K的 塊30。每個256K的塊30中的存儲單元(未顯示)以多個主要行和冗餘行進行設置。 例如，通常設置512個主要行和4個冗餘行。在每個256K的塊30之間設置讀出放 大器32以讀出存儲在其中存儲單元之中的數據。在每個256K的塊30的垂直條的 每一側設置字線驅動器34，用以在與特定行地址相關的每個256K的塊30中燒制 字線。因此，對於每行在256K的塊30中的存儲單元都將有相關的字線和字線驅動 器。於是，應該理解的是，字線驅動器34實際上包含多個字線驅動器，每個字線
都有一個字線驅動器。
在每一個256K的塊30中，行被指定為奇數行或偶數行。因此，每個字線驅 動器34都將燒制與奇數行相關或偶數行相關的字線。圖3描繪了圖2中256K的塊 30的單獨水平條。字線驅動器34a、 34c、 34e、 34g和34i都將燒制偶數行字線， 而驅動器34b、 34d、 34f和34h都將燒制奇數行字線。因此，字線驅動器34a將燒 制塊26a中的偶數行40，字線驅動器34c將燒制塊26b和26c中的偶數行40，字 線驅動器34e將燒制塊26d和26e中的偶數行40，字線驅動器34g將燒制塊26f 和26g中的偶數行40，而字線驅動器34i將燒制塊26h中的偶數行40。相反，字 線驅動器34b將燒制塊26a和26b中的奇數行42，字線驅動器34d將燒制塊26c 和26d中的奇數行42，字線驅動器34f將燒制塊26e和26f中的奇數行42，而字 線驅動器34h將燒制塊26g和26h中的奇數行42。
通過向字線驅動器34施加指定的行地址來訪問存儲單元。通過施加從全局的 字線驅動器(未顯示)獲得的地址和相位項來驅動局部的字線驅動器，從而通過一個 行線束激活被選中的單元行，同時列解碼器(未顯示)將激活列所選擇的電路以訪問 在斷開行上所指定存儲單元。因此，選中的行將在所有八個垂直的條26a-26h上被 激活。
如以上所指出的，存儲器通常應用存儲單元的冗餘行和列，以便於如果在主 存儲陣列的行或列中的存儲單元存在缺陷部分的話，則可以冗餘存儲單元的整個行 或列來替換。傳統上，通過在管芯上斷開熔絲的特定組合(未顯示)或閉合幾個熔絲 組之一中的反熔絲(未顯示)來完成一個或更多備用行或列的替換。燒斷所選的熔絲
6組合以提供與存儲缺陷單元的地址等效的地址。例如，如果缺陷單元有一個八位的 二進位地址11011011，則在幾個熔絲組之一的一組八熔絲中的第三和第六熔絲將 被燒斷，從而存儲該地址。比較電路(未顯示)將每個輸入地址與存儲在熔絲組中的 燒斷熔絲地址進行比較，從而判定輸入地址是否與一個燒斷熔絲地址匹配。如果比 較電路判定下來是匹配的，則它輸出匹配信號(通常為一位)。為了響應它，冗餘行
的字線驅動器34將被激活，以訪問替代具有缺陷存儲單元行的冗餘行。
但是，在上述用冗餘行替代的方法中，存在缺點。存儲單元的冗餘行佔據管 芯上的空間。因此，需要通過應用單獨位修複方法來獲得使用最小數目備用行的最 大數目的修復。這是不太可能的，因為，當必須用完整的冗餘行來替代只有一個存 在缺陷存儲單元的主要行時，大量的無缺陷存儲單元也必須用冗餘行來替代。比如，
如果圖3的垂直條26d只有一個存在缺陷的存儲單元，則當使用冗餘行來替代缺陷 存儲單元所處的行時，條26a-26h的整個冗餘行都將被使用，即使在其它七條 26a-26c和26e-26h中的對應行中沒有缺陷。
因此，就需要一種存儲器件，它可有效使用冗餘行來替代缺陷的主要行，從 而將所需冗餘行的管芯空間降到最小。

發明內容
本發明克服了與現有技術相關的問題，並提供了一種具有分段行修復結構的 存儲器件，它可提供定位或單獨位修復的優點，從而有效地利用了存儲器件的冗餘 行。
根據本發明，存儲器組的行被分成四段，而且通過選擇性地只禁止一個段的 字線驅動器來提供分段行修復，其中，有缺陷的存儲單元被定位並用由冗餘匹配電 路提供的冗餘項信號來使能冗餘字線驅動器，從而只選擇整個行長度特定部分的冗 餘行段。通過選擇性地只禁止與缺陷的存儲單元相關的字線驅動器並將主要行和冗 餘行分成四段，可完成定位或單獨位的修復，從而有效地利用存儲器的冗餘行。
根據本發明的第一方面，提供一種修復存儲器件中的缺陷存儲單元的方 法，所述的方法包含定位所述存儲器件中的所述缺陷的存儲單元；驗證所述 缺陷存儲單元所處的存儲器塊行的段；禁止只在所述驗證段中與所述缺陷存儲
單元所處的主要存儲單元行的一部分相關的驅動器；使能只在所述驗證段中與冗餘存儲單元行相關的驅動器；以及只在位於所述驗證的段中的主要存儲單元 行的所述部分中用所述的冗餘存儲單元行修復所述的缺陷存儲單元。
根據本發明的第二方面，提供一種存儲器件，包括多個存儲器塊，該存 儲器塊包括多行主要存儲單元和至少一行冗餘存儲單元，每個塊被設置成多個
段，每個段分別包含單行主要存儲單元的一部分；用於將存儲單元的輸入地址 與至少一個缺陷存儲單元的地址進行比較，且如果所述輸入地址與所述至少一
個缺陷存儲單元的所述地址相匹配，則提供第一控制信號的裝置；以及用於響 應於所述第一控制信號、用所述的至少一個冗餘存儲單元行來修復只在所述至 少一個缺陷存儲單元所處的所述段中的至少一個主要存儲單元行的裝置。
根據本發明的第三方面，提供一種修復存儲器件中的缺陷存儲單元的電 路，所述的電路包含用於定位所述存儲器件中的所述缺陷存儲單元的裝置； 用於驗證所述缺陷存儲單元所處的存儲器塊行的段的裝置；用於禁止只在所述 驗證段中與所述缺陷存儲單元所處的主要存儲單元行的一部分相關的驅動器 的裝置；用於使能只在所述驗證段中與冗餘存儲單元行相關的驅動器的裝置； 以及用於只在位於所述驗證的段中的主要存儲單元行的所述部分中用所述冗 餘存儲單元行來修復所述缺陷存儲單元的裝置。
根據本發明的第四方面，提供一種存儲器件，包含第一存儲器組，它包 括設置在水平條和垂直條中的多個存儲器塊，每個存儲器塊的所述水平條被分 成多個段，所述多個存儲器塊中的每一個都包括多行主要存儲單元和至少一行 冗餘存儲單元，每個段包括單行主要存儲單元的一部分；以及用於選擇性禁止 與主要存儲單元行相關的一個字線驅動器的裝置，其中，缺陷的存儲單元位於 所述的一個段之中，且所述裝置使能與冗餘存儲單元行相關的一個字線驅動 器，從而用所述冗餘存儲單元行的一部分來代替只在所述缺陷存儲單元所處的 所述一個段中的所述主要存儲單元行的一部分。
根據本發明的第五方面，提供一種處理器系統，包含中央處理單元；以 及根據上述幾個方面所述的存儲器件，其連接於所述處理單元，以從所述中央 處理單元接收數據並向該中央處理單元提供數據。
從以下對發明的詳細描述中，本發明的這些和其它優點和特徵將變得更加明 顯，以下的描述結合附圖提供。


圖1以框圖的形式描繪了傳統的存儲器件；
圖2描繪了圖1的一組存儲器件；
圖3描繪了圖2存儲器組的一個部分；
圖4描繪了根據本發明的存儲器件的一部分；
圖5描繪了根據本發明的存儲器組；
圖6描繪了根據本發明的行的分段；以及
圖7以框圖的形式描繪了處理器系統，其中可使用根據本發明的存儲器件。
具體實施例方式
將如圖4-7中描繪的較佳實施例中闡述地描述本發明。可使用其它的實施例，
而且可以在不脫離本發明精神或範圍的前提下作出結構或邏輯的變化。相同的部分 將用相同的標號來表示。
根據本發明，所提供的分段行的修復是通過選擇性地禁止包含缺陷存儲單元 行段的字線驅動器並用由冗餘匹配電路提供的冗餘項信號使能冗餘行段的冗餘字 線驅動器，從而用冗餘行的段來只代替整個行長度中只包含缺陷存儲單元的特定 段。
圖4描繪了根據本發明的具有分段行修復的存儲器件的一部分D特別地，圖4 描繪了字線驅動器34所位於的256K塊30的兩根垂直條之間的區域。根據本發明， 可禁止包括缺陷存儲單元行的段的字線驅動器34，並禁止一個冗餘的字線驅動器 34，以代替缺陷的存儲單元，這將如以下所描述的。
全局的字線驅動器52通過提供地址項和四個相位信號來激活所需的行，這是 技術中所公知的。對四個相位信號的使用可減少每個256K塊30所需要的地址項的 數目。由此，例如，如果在256K的塊30中有512行，則通過使用四個相位信號(128 X4二512)可將地址項的數目減少到128。四個相位信號是全局的相位信號(GPH)
〈0〉 60、 Gffl 〈1〉 62、 Gra 〈2〉 64以及GPH 〈3〉 66。也可提供類似的信號以激活 包括在每個256K塊30中的冗餘行。特別地，冗餘行的信號包括冗餘的相位信號(RPH)
〈0〉 70、 RPH 〈1〉 72、 RPH 〈2〉 74以及RPH 〈3〉 76。根據本發明，提供多個AND(與)門50a-50h。每個與門50a-50d的第一輸入都與來自全局的驅動器52的四個全局 相位(Gra)信號60-66中的一個相連接，而每個與門50e-50h中的第一輸入都連接 於四個冗餘相位(RPH)信號70-76中的一個。特別地，與門50a具有連接於信號G冊 〈1〉 62的第一輸入，與門50b具有連接於信號GPH 〈0〉 60的第一輸入，與門50c 具有連接於信號GPH 〈3〉 66的第一輸入，與門50d具有連接於信號GPH 〈2〉 64 的第一輸入，與門50e具有連接於信號(RPH) 〈1〉 72的第一輸入，與門50f具有 連接於信號(RPH) 〈0〉 70的第一輸入，與門50g具有連接於信號RPH 〈3〉 76的第 一輸入，而與門50h具有連接於信號RPH 〈2〉 74的第一輸入。每個與門50a-50d 的輸出與256K塊30的主要行的字線驅動器34連接，同時每個與門50e-50h的輸 出與256K塊30的冗餘行的冗餘字線驅動器34進行連接。從而，與門50a-50h的 輸出，與來自總線80上的全局驅動器52的地址項結合，將驅動所需的字線驅動器 34或冗餘字線驅動器34以激活在256K塊30中選中的主要行(標號為WL〈0:256〉) 或冗餘行(標號為RWL〈0: 1〉和RWL<2: 3〉)。
根據本發明選擇性地禁止字線驅動器和使能冗餘字線驅動器如下。根據本發 明，由匹配電路82提供一對互補的冗餘匹配信號，RED58和RED*56。信號RED58 被輸入到每個與門50e-50h的第二輸入。信號RED*56被輸入到每個與門50a-50d 的第二輸入。匹配電路82將每個輸入地址與有缺陷存儲單元的地址進行比較，後 者的地址通常由存儲在熔絲組(未顯示)中的燒斷熔絲地址指定(這在本技術中是公 知的並參考圖1和圖2進行了描述)，從而判定輸入地址是否匹配燒斷熔絲地址中 的一個，即有缺陷的存儲單元。如果匹配電路82判定沒有一個匹配，即所需存儲 單元的地址不與有缺陷存儲單元的地址匹配，則不必代替一個冗餘字線，而且可激 活合適的主要字線。從匹配電路82輸出的冗餘匹配信號RED58將為低，而因此信 號RED*56將為高。不管輸入到與門50e-50h的RPH信號70-76的狀態如何，到與 門50e-50h的低輸入的信號RED58都將引起來自與門50e-50h的低輸出。來自與門 50e-50h的低輸出將通過不驅動冗餘的字線驅動器34來有效地禁止冗餘字線驅動 器34。
相反，從匹配電路82輸出的高信號RED*56被輸入到與門50a-50d的第二輸 入，將根據GPH信號60-66的狀態使與門50a-50d之一的輸出為高。全局驅動器 52將分別根據被選中訪問的存儲單元地址和通過線83由匹配電路82規定的地址，在信號GPH60-66的一個相位上輸出高信號，在對應的信號RPH70-76上輸出高信號， 並在其它三個全局和其它三個冗餘相位信號上輸出低信號。例如，如果訪問單元的 地址要求相位〈1〉為高，則比如GPH〈1〉62和RPH〈1〉72都為高，而冗餘的相位信號 將為低。但是應該指出的是，根據所編程的熔絲組匹配哪一個輸入地址，任何一個 冗餘相位信號RPH70-76都可以為高。輸入到與門50a的高信號GPH62和高信號 RED*56將使與門50a的輸出為高，該信號與總線80上的地址項將激活合適的字線 驅動器34，從而驅動與它連接的與字線驅動器34相關的256K塊30的主要行的字 線。
現在假設，比如，匹配電路82判定被訪問單元的地址與缺陷的地址匹配，則 需要冗餘元件的替代。匹配電路82將輸出高匹配信號KED58，相應地，信號RED*56 將為低。不管輸入到與門50a-50d的GPH信號60-66的狀態如何，到與門50a-50d 的低輸入的信號RED*56都將引起來自與門50a-50d的低輸出。來自與門50a-50d 的低輸出將有效地禁止256K塊30的主要行的字線驅動器34。
相反，從匹配電路82輸出的高信號RED58被輸入到與門50e-50h的第二輸入， 將根據RPH信號70-76的狀態使與門50e-50h中一個的輸出為高。如上所指出的， 全局驅動器52將分別根據被選中訪問的存儲單元地址和通過線83由匹配電路82 規定的地址，在信號GPH60-66的一個相位上輸出高信號，在對應的信號RPH70-76
上輸出高信號，並在其它三個全局和其它三個冗餘相位信號上輸出低信號。例如， 如果訪問單元的地址要求相位〈1〉為高，則比如GPH〈1〉62和RPH〈1〉72都為高，而
冗餘的相位信號RPH70-76將為低。但是應該指出的是，根據所編程的熔絲組匹配 哪一個輸入地址，任何一個冗餘相位信號RPH70-76都可以為高。輸入到與門50e 的高信號RPH〈1〉72和高信號RED58將使與門50e的輸出為高，該信號與線80上的 地址項將激活合適的冗餘字線驅動器34，從而驅動與256K的塊30相連的冗餘行 的相連冗餘字線，諸如例子RWL〈0〉。
由此，通過結合相位信號GTO60-66和RPH70-76,以及冗餘匹配信號RED58 和RED*56來使用與門50a-50h，可以禁止只與256K塊主要行一部分中的缺陷單元 相關的字線驅動器34，並使能與冗餘行一部分相關的冗餘字線驅動器34來代替缺 陷的單元。
圖5描繪了根據本發明，怎樣使主要行的一部分可被選擇性地禁止並用冗餘
11行的對應部分進行代替。圖5以框圖的形式描繪了根據本發明的32Mbit的組124。 如圖5所示，匹配電路82包括邏輯部分84。另外，邏輯部分84可與匹配電路82 分開。匹配信號RED58和RED*56在組124的每個垂直條26a_26h和垂直條26a及 26h的外邊緣之間運行。相位信號GP朋0-66以及RPH70-76在每個水平條和水平條 的外邊緣(為了清楚圖5中未顯示)之間運行。圖4所示的包括字線和冗餘字線驅動 器34以及與門50a-50h的電路，也可設置在每個垂直條26a-26h以及條26a和26h 的外邊緣之間，即設置在每個垂直條26a-26h和每個水平條之間的字線驅動器34 和讀出放大器32交叉的區域中。邏輯84根據所訪問單元的地址來選擇性地控制匹 配信號RED58和RED*56施加到垂直條26a-26h上。
舉例來說，在位於垂直條26d中第一水平條中的256K塊30的奇數行中有缺 陷的元件90。將輸入單元地址與缺陷的單元地址進行比較，並作出匹配的判定。 相應地，缺陷的元件必須用冗餘元件代替。匹配電路82將向邏輯84提供高匹配信 號RED58和低匹配信號1^0*56。邏輯84根據單元地址將只在位於垂直條26c和26d 之間的信號線56和58上提供這些信號，以禁止主要的字線驅動器34並使能冗餘 的字線驅動器34，如參考圖4所描述的，只有垂直條26c和26d中的256K塊30。 其它的垂直條將接收低的匹配信號RED58，從而使能與其它垂直條中主要行相關的 字線驅動器34。
因此，只有單獨的段將被冗餘段替代。在圖6中示出了根據本發明的行的分 段。如圖6所示， 一組存儲器的每個行被分成標號為段〈0〉到段〈3〉的四段。對於奇 數行42，段〈0〉包括256K的塊30DQ〈0〉和DQ〈1〉，段〈1〉包括256K的塊30DQ〈2〉和 DQ，段〈2〉包括256K的塊30DQ〈4〉和DQ〈5〉，而段〈3〉包括256K的塊30DQ〈6〉和 DQ<7〉。對於偶數行40，段〈0〉包括256K的塊30DQ〈0〉和DQ，段〈1〉包括256K 的塊30DQ〈1〉和DQ〈2>，段〈2〉包括256K的塊30DQ〈3〉和DQ〈4〉，而段〈3〉包括256K 的塊30DQ〈5〉和DQ。
由此，當只有單獨的段，諸如上例中包括垂直條26d(DQ〈3〉)中奇數行的段〈1〉 被禁止時，可仍舊使用冗餘行的其餘段來修復在該條中其它256K塊30中的其它缺 陷單元。應該理解的是，在每行中可修復超過一個的段，即如果需要，邏輯84可 向超過一個的段提供高的匹配信號RED58。在串故障的情況中，即其中幾個缺陷的 元件位於一個區域中，如果需要，仍然可以利用同一水平條上的冗餘行來代替整個
12行，或從其它的水平條借整個一冗餘行以代替整個行，或通過選擇性地向一個或更
多段施加高的冗餘匹配信號RED58來代替整個一行的一部分。
由此，根據本發明，存儲器組的行被分成四段，而且通過選擇性地禁止字線 驅動器的僅僅一個段來提供分段行修復，其中缺陷的存儲單元被定位並用冗餘項信 號使能冗餘的字線驅動器，從而只選擇冗餘行分段的整個行長度的特定部分。通過 選擇性地只禁止與缺陷存儲單元相關的字線驅動器並將主要及冗餘行分成四個段， 可完成定位或單獨位的修復，從而有效地使用存儲器的冗餘行。
在圖7中的200總地描繪了包括根據本發明的存儲器的典型的基於處理器的 系統。計算機系統是一種具有包括存儲器的數字電路的典型系統。多數傳統的計算 機包括允許存儲大量數據的存儲器。該數據在計算機的操作中被訪問。其它類型的 專用處理系統，比如無線電系統、電視系統、GPS接收系統、電話和電話系統也包 含了可利用本發明的存儲器。
基於處理器的系統，比如計算機系統，通常包含中央處理單元(CPU)210，比 如，通過總線270與一個或更多個輸入/輸出(1/0)設備240通訊的微處理器。計算 機系統200還包括諸如DRAM260的隨機訪問存儲器(RAM)，而且在該情況下，計算 機系統可包括諸如通過總線270與CPU210通訊的軟盤驅動器220和壓縮磁碟 (CD)ROM驅動器230之類的外圍設備。RAM260最好以集成電路構成，該電路包括允 許如先前參考圖4-6所描述的分段行修復的電路。在單片的IC晶片上集成存儲器 210和處理器260也是可以的。
應該指出的是，雖然描述本發明的較佳實施例是應用於具有典型的可尋址結 構行的256Mbit存儲DR細器件，但本發明並不局限於此，它可以應用於具有其它 結構或大小的存儲器。另外，雖然本發明是參考將行分成四段進行描述的，但本發 明並不局限於此，它可使用任何數目的行。
雖然以上已經描述並展示了本發明的較佳實施例，但應該理解的是，這些是 本發明的示例，並不能被當作是本發明的限制。可在不脫離本發明的精神和範圍的 前提下作出添加、刪除、替換和其它修改。相應地，本發明並不能被當作是受了上 述描述的限制，本發明只受所附權利要求範圍的限制。
1權利要求
1. 一種修復存儲器件中的缺陷存儲單元的方法，所述的方法包含定位所述存儲器件中的所述缺陷的存儲單元；驗證所述缺陷存儲單元所處的存儲器塊行的段；禁止只在所述驗證段中與所述缺陷存儲單元所處的主要存儲單元行的一部分相關的驅動器；使能只在所述驗證段中與冗餘存儲單元行相關的驅動器；以及只在位於所述驗證的段中的主要存儲單元行的所述部分中用所述的冗餘存儲單元行修復所述的缺陷存儲單元。
2. —種存儲器件，包括多個存儲器塊，該存儲器塊包括多行主要存儲單元和至少一行冗餘存儲單 元，每個塊被設置成多個段，每個段分別包含單行主要存儲單元的一部分；用於將存儲單元的輸入地址與至少一個缺陷存儲單元的地址進行比較，且 如果所述輸入地址與所述至少一個缺陷存儲單元的所述地址相匹配，則提供第 一控制信號的裝置；以及用於響應於所述第一控制信號、用所述的至少一個冗餘存儲單元行來修復 只在所述至少一個缺陷存儲單元所處的所述段中的至少一個主要存儲單元行 的裝置。
3. 根據權利要求2所述的存儲器件，其特徵在於，所述用於修復的裝置 包括用於禁止只在所述至少一個缺陷存儲單元所處的所述段中的所述主要存 儲單元行的裝置；和用於使能在所述至少一個缺陷存儲單元所處的所述段中的所述至少一個 冗餘存儲單元行的裝置。
4. 根據權利要求2所述的存儲器件，其特徵在於，所述多行主要存儲單 元和所述至少一行冗餘存儲單元被分成多個段，使得每個段對應於所述存儲器 件的至少兩個鄰近的行塊。
5. —種修復存儲器件中的缺陷存儲單元的電路，所述的電路包含用於定位所述存儲器件中的所述缺陷存儲單元的裝置；用於驗證所述缺陷存儲單元所處的存儲器塊行的段的裝置；用於禁止只在所述驗證段中與所述缺陷存儲單元所處的主要存儲單元行的一部分相關的驅動器的裝置；用於使能只在所述驗證段中與冗餘存儲單元行相關的驅動器的裝置；以及 用於只在位於所述驗證的段中的主要存儲單元行的所述部分中用所述冗餘存儲單元行來修復所述缺陷存儲單元的裝置。
6. —種存儲器件，包含第一存儲器組，它包括設置在水平條和垂直條中的多個存儲器塊，每個存 儲器塊的所述水平條被分成多個段，所述多個存儲器塊中的每一個都包括多行 主要存儲單元和至少一行冗餘存儲單元，每個段包括單行主要存儲單元的一部分；以及用於選擇性禁止與主要存儲單元行相關的一個字線驅動器的裝置，其中， 缺陷的存儲單元位於所述的一個段之中，且所述裝置使能與冗餘存儲單元行相關的一個字線驅動器，從而用所述冗餘存儲單元行的一部分來代替只在所述缺 陷存儲單元所處的所述一個段中的所述主要存儲單元行的一部分。
7. 根據權利要求6所述的存儲器件，其特徵在於，至少一個所述的段跨 過所述存儲器塊的至少兩個鄰近的垂直條。
8. 根據權利要求6所述的存儲器件，其特徵在於，所述用於選擇性禁止 的裝置包括多個邏輯門，所述多個邏輯門中的每一個都具有耦連於相關字線驅 動器的輸出，且其中，所述的與主要存儲單元行相關的各個字線驅動器根據所 述多個邏輯門中的一個的所述輸出被禁止，且所述的與冗餘存儲單元行相關的 各個字線驅動器根據所述多個邏輯門的另一個的所述輸出被使能。
9. 根據權利要求8所述的存儲器件，其特徵在於，還根據所述缺陷存儲 單元地址的一部分，使能所述的與所述冗餘存儲單元行相關的各個字線驅動 器，並禁止與所述缺陷存儲單元所處的所述主要存儲單元行相關的各個所述字 線驅動器。
10. 根據權利要求8所述的存儲器件，其特徵在於，所述的多個邏輯門中 的每一個都是與門，該門具有與多個第一控制信號中的一個耦連的第一輸入以及與多個第二控制信號中的一個耦連的第二輸入。
11. 根據權利要求10所述的存儲器件，其特徵在於，所述的多個第一控 制信號是各個相位信號。
12. 根據權利要求10所述的存儲器件，其特徵在於，還包含提供所述 各個相位信號的全局驅動電路。
13. 根據權利要求10所述的存儲器件，其特徵在於，所述的多個第二控 制信號包括冗餘匹配信號和與所述冗餘匹配信號互補的信號。
14. 根據權利要求13所述的存儲器件，其特徵在於，還包括用於將輸 入存儲單元地址與所述缺陷存儲單元的地址進行比較，且如果所述輸入存儲單元地址與所述缺陷存儲單元的所述地址相匹配，則為所述冗餘匹配信號輸出高 信號，而為與所述冗餘匹配信號互補的所述信號輸出低信號的裝置。
15. 根據權利要求6所述的存儲器件，其特徵在於，所述用於選擇性禁止的裝置還選擇性地禁止與第二缺陷存儲單元在第二所述段中所處的主要單元 行相關的各個字線驅動器，並使能與所述第二段中冗餘存儲單元行相關的各個 字線驅動器，從而用所述第二段中所述冗餘存儲單元行的一部分來代替所述第 二缺陷存儲單元所處的所述第二段中的所述主要存儲單元行。
16. —種處理器系統，包含中央處理單元；以及根據權利要求2或6所述的存儲器件，其連接於所述處理單元，以從所述中央處理單元接收數據並向該中央處理單元提供數據。
全文摘要
披露了一種具有分段行修復結構的存儲器件，它提供了單獨位修復的優點，從而有效地使用了存儲器件的冗餘行。存儲器件的行被分成四段，並且通過選擇性地禁止缺陷存儲單元所處的主要行的僅一個段的字線驅動器並用由冗餘匹配電路提供的冗餘項信號來使能冗餘字線驅動器，從而用冗餘行的段來代替整個行長度的特定段，以提供分段行修復。通過選擇性地禁止只與缺陷存儲單元相關的字線驅動器並將主要及冗餘行分成四個段，可完成定位或單獨位的修復，從而有效地利用存儲器件的冗餘行。
文檔編號G11C29/04GK101471140SQ200810176690
公開日2009年7月1日 申請日期2001年6月7日 優先權日2000年6月14日
發明者B·基斯 申請人:微米技術股份有限公司