一種基於憶阻器件的神經元電路的製作方法

2023-09-19 20:51:20 1

本發明屬於半導體信息領域，具體涉及一種基於憶阻器件的神經元電路。該電路為一種用於人工神經網絡的神經元與突觸基本單元，其與生物學上神經元與突觸在信息存儲、傳遞與處理方面有極大相似性，可用以構建類大腦的神經計算網絡。

背景技術：

人的大腦在認知功能、語言理解、抽象推理等方面勝於當代大多數計算機，同時具有體積小、功耗低、效率高、可容錯並行運算等特點。傳統的計算機是基於馮·諾伊曼結構的，信息處理與存儲分開執行，並行運算能力不強。與計算機不同，在大腦內，信息的處理與存儲是同時同地進行的。人類大腦由約1011個神經元通過約1015個突觸相互連接，形成一個龐大的神經網絡，可並行快速處理大量信息。

神經元在大腦信息處理過程中起到了關鍵作用，神經元的主要功能是處理並傳遞信息，而完成這一功能主要依賴神經元細胞的細胞膜。在大腦中，神經元接受來自樹突的興奮性或抑制性突觸電位，產生具有一定時效性的局部分級電位，並進行整合。脂質雙分子層細胞膜的電位則會相應發生變化，當達到一定值，神經元則會產生動作電位，發出信號，並將信號通過軸突經由突觸傳遞到下一個神經元。整合放電是神經元最基本的功能之一。神經突觸(兩個神經元的連接部位)也起著關鍵作用，其可塑性，即突觸的形態和功能受外界刺激的影響而發生改變的特性，是大腦學習與記憶、信息處理與存儲的生理學基礎。因此，從硬體上構建人工神經網絡的關鍵是研製具有類神經功能的人工神經元，並具有突觸的功能。

採用傳統的CMOS電路實現的神經元，需要用到複雜的電晶體與電容，並難以和高密度突觸陣列集成，並且，目前傳統矽基電晶體神經元主要用於數字邏輯電路，其脈衝神經功能並未實現。而模擬一個突觸功能的專用電路就需要幾十個三極體，而人腦的神經網絡中約有1015個突觸。因此，基於傳統的CMOS電路在硬體上建立與人腦相當的龐大神經網絡是不現實的。

近些年來關於憶阻器的研究表明，具有簡單三明治結構的憶阻器，在電脈衝的作用下可以實現導電的連續增強與減小，用於模擬神經元及突觸基本功能，因而受到了廣泛地關注。首先，憶阻器逐漸變化的導電性與生物學突觸的可塑性有著極大相似性。憶阻器件導電性增強可以模擬生物學突觸連接強度的增強；憶阻器件導電性減小可以模擬突觸連接強度的抑制。而神經元在處理和傳遞電信號時，細胞膜電位也是連續累積的，即整合過程。因而憶阻器可以作為關鍵元件模擬膜電位的變化，結合其他元件，實現神經元的整合放電功能。

目前用於模擬神經突觸的憶阻器的電阻態均是完全非易失性的，即其導電性在外加電場撤去以後保持在一定的數值，不隨時間變化。然而，生物學中突觸的連接強度在電信號作用後，會先增強，然後隨著時間逐漸衰減到一定程度。突觸可塑性的這種隨時間動態變化的過程，能夠實現對脈衝活動的時間編碼，對實現大腦學習、記憶、遺忘等功能具有重要的意義。

而基於憶阻器構建的神經元電路報導甚少，是急需要克服的問題。

憶阻器結構簡單，通過交叉線設計，可高密度集成。因而，通過憶阻器構建神經元電路，並具有突觸功能，意義重大。同時，表達突觸可塑性的器件採用部分易失性憶阻器，更加接近生物學突觸特性，這種神經元將在人工智慧電路中有重大應用前景。

技術實現要素：

本發明提出一種基於憶阻器件構建的神經元電路，用以實現神經元突觸的可塑性和神經元膜電位整合放電特性的模擬，克服現有技術存在的神經元放電時間延遲，難以實現高密度集成等技術問題。

神經元電路包括突觸陣列、樹突、神經元胞體和軸突。突觸用來接收並調整上一級神經元電路發生的動作電位，經樹突傳遞到神經元胞體，在整合放電後又經軸突傳遞到下一級神經元電路。樹突，由連接導線實現；軸突，由連接導線實現；突觸部分，由具有部分易失性的憶阻器實現；神經元胞體，由完全易失性或部分易失性的表達神經元膜電位的憶阻器和其他相應電子器件器件實現。

基於以上構思，本發明具體技術方案如下：

一種基於憶阻器件的神經元電路，包括突觸陣列、開關管、加法器、表達神經元膜電位的憶阻器、比較器、Spike信號發生器；其中：

所述突觸陣列用於接受上一級神經元電路傳來的動作電位，其包括若干個並列的部分易失性憶阻器，各憶阻器一端與上一級神經元電路的各個軸突(本發明中，軸突均由導線實現)相連，另一端匯接為一路，經開關與加法器輸入端相連；

所述加法器用於整合突觸陣列各輸入端的動作電位，用於調節表達神經元膜電位的憶阻器的電阻，從而實現對神經元膜電位的模擬；

所述表達神經元膜電位的憶阻器為完全易失性憶阻器，用於模擬神經元細胞膜的局部分級電位；其一端接所述加法器的輸出端，另一端分為兩路，一路接分壓電阻接地；另一路接比較器，將獲取的整合後動作電位分壓後送至比較器輸入端；

所述比較器另一輸入端接參比電壓VR，用於比較分壓電阻對地電壓與參比電壓VR大小；當分壓電阻對地電壓大於VR時，輸出導通電平，否則輸出截止電平；

所述Spike信號發生器輸入端與比較器輸出端相連，Spike信號發生器輸出三路信號，一路與與所述開關管的控制極相連，用於控制開關管的動作；第二路信號連突觸陣列的匯接端，用於調節突觸陣列的傳輸效能；第三路信號連下一級神經元電路，作為下一級神經元電路輸入信號。平時比較器輸出截止電平時，Spike信號發生器停止工作，使開關管導通；當比較器輸出導通電平時，Spike信號發生器輸出一個關斷信號，使開關管斷開；

工作時，經由突觸陣列輸入的上一級神經元信號通過加法器相加，進行電信號實時整合，當整合後電信號幅值上升到閾值(這個值取決於所用表達神經元膜電位的憶阻器的電阻轉變性能，本領域人員知道電阻轉變器件會有相應的閾值)時，使表達神經元膜電位的憶阻器的阻值減小，使得分壓電阻對地電壓增大；當分壓電阻對地電壓超過參比電壓VR時，比較器輸出導通電平，Spike信號發生器根據預先存儲的模擬生物的電信號放電，實現動作電位的發出，完成神經元的整合放電功能；所述參比電壓VR是根據表達神經元膜電位的憶阻器的阻值和分壓電阻的阻值大小以及神經元動作電位的幅值相互權衡而定設置的一個恆壓。

進一步的，所述突觸陣列中的各個突觸，採用部分易失性憶阻器實現。

進一步的，所述加法器採用的運算放大器。

進一步的，所述表達神經元膜電位的憶阻器選用部分易失性器件或完全非易失性器件，Spike信號發生器輸出端與表達神經元膜電位的憶阻器和加法器的輸出端相連，用於在神經元電路放電時，重置表達神經元膜電位的憶阻器電阻，使其恢復到高阻態，實現細胞膜初始電位的表達。

進一步的，所述放電單元對突觸陣列傳輸效能的調節，是按照神經元活動時序相關的可塑性STDP原則對各個突觸電阻分別進行：

當放電單元發出電信號後，發現上一級神經元在一小段時間後也發了一個動作電位，與之相連的突觸電阻變大，傳輸效能變小；當放電單元發出電信號後，發現上一級神經元在一小段時間前也發了一個動作電位，與之相連的突觸電阻變小，傳輸效能變大。

進一步的，所述參比電壓VR大小選取準則是確保當只有少數輸入信號輸入時，整合後電信號幅值小於參比電壓VR，而當較多輸入信號或者突觸效能較高時，整合後電信號幅值大於參比電壓VR

本發明中，突觸陣列的憶阻器選用部分易失性雙極性電阻轉變器件，表達神經元膜電位的憶阻器的憶阻器選用易失性電阻轉變器件，MOS電晶體T選用p型電晶體或其他壓控開關，反相求和運算器，反相器，電阻，比較器，Spike信號發生器等均為成熟商業器件或設備。通過對所選器件和構建的神經元電路進行仿真完成，並具有突觸基本單元。該神經元電路能夠實現生物神經元中的整合放電功能，表達出局部分級電位，突觸具有部分易失性，可以表達活動時序相關的可塑性。

本發明能夠實現生物神經元中的整合放電功能，表達出局部分級電位，對其他神經元傳遞來的電信號進行時空整合，同時，產生的動作電位與其他神經元傳遞的電信號可以通過活動時序相關的可塑性(Spike-timing-dependent plasticity，STDP)規則來調節突觸的可塑性，實現對脈衝活動的時間編碼。該突觸具有部分易失性，更加接近生物真實性。這種神經元可以為硬體模擬大腦神經網絡結構提供基本單元，克服現有技術存在的神經元放電時間延遲，難以實現高密度集成等技術問題。這種神經元電路用以構造類大腦的信息處理系統，可並行快速處理大量信息，克服傳統基於馮·諾伊曼結構的計算機在圖像識別，自適應控制、學習、推理、決策等智能方面的不足。

附圖說明

圖1是本發明提出的神經元電路；

圖2是本發明憶阻器陣列的電性能；

圖3是本發明憶阻器2的電性能；

圖4是神經元電路的一種實施方案；

圖5是神經元電路仿真的三種情況以及活動時序相關的可塑性的調節；

圖6是本發明提出的基於部分易失性雙極性電阻轉變器件的神經元電路。

具體實施方式

下面結合附圖通過實例對本發明的實質性特點作進一步說明。在此需要說明的是，對於這些實施方式的說明用於幫助理解本發明，但並不構成對本發明的限定。

實施例：

本方案中，突觸陣列為憶阻器陣列，加法器通過運算放大器結合電阻構成反相求和器，並隨後連接一個反相器將恢復電壓極性，整合輸入的信號。所述表達神經元膜電位的憶阻器為憶阻器2，連接在反相器輸出端。本發明中神經元樹突、軸突用導線表達。憶阻器2另一端分兩路，一路接分壓電阻Rc，另一路接比較器，比較器輸出端接Spike信號發生器。相應器件的選用要和憶阻器陣列和憶阻器2的電阻相匹配，在相似的數量級，具體見圖4。

突觸陣列為憶阻器陣列，採用Ni/Nb-SrTiO3/Ti(鎳/鈮摻雜的鈦酸鍶/鈦)器件，性能如圖2。這裡包含該器件脈衝刺激時電阻變化特性與電阻保持性的仿真結果。當施加正向掃描電壓時，器件轉變到低阻態；當施加負向掃描電壓時，器件轉變到高阻態；當施加連續的正向脈衝信號時，器件的電阻逐漸減小；當會施加連續的負向脈衝信號時，器件的電阻逐漸增加；同時，器件的阻態會隨著時間慢慢變化，由低阻自發部分恢復到一個較高阻態。在磁控濺射設備中，以Nb-SrTiO3單晶為基體，採用磁控濺射在其底部鍍上Ti電極，頂部鍍上Ni電極，製備出具有類突觸功能的半易失性Ni/Nb-SrTiO3/Ti憶阻器件。

所述表達神經元膜電位的憶阻器為憶阻器2，其採用Pt/WO3/Pt(鉑/氧化鎢/鉑)完全易失性雙極性電阻轉變器件，性能如圖3。當施加正向掃描電壓到2V時，器件電阻可降到1MΩ，進一步增加正向掃描電壓時，器件電阻會降低到更小阻值；當施加負向掃描電壓到-1.5V時，器件電阻轉變到100MΩ，器件低阻態保持不住，會自發恢復到高阻態。該憶阻器的製作為：在磁控濺射設備中，以覆有一定厚度的氧化層的單晶矽片作為基體，以Ti為黏附層，Pt為底電極和頂電極，WO3為功能層，製備具有完全易失性的Pt/WO3/Pt憶阻器件。

通過對神經元電路進行仿真，實現了神經元對電信號的整合與放電功能。圖4給出神經元電路的一種實施方案，由憶阻器陣列構成的突觸陣列，加法器，憶阻器2以及放電單元等構成。憶阻器陣列由MEMRISTOR-1表示，憶阻器2由MEMRISTOR-2表示。其他均為常用電子器件。

圖4中的神經元電路是這樣工作的：憶阻器陣列作為神經突觸，Spike信號(這些信號來自於上一級神經元產生的動作電位)經由3個突觸，通過樹突進入反相求和運算器後經反相器，進行實時整合，並改變憶阻器2的電阻。這裡，反相求和運算放大器將信號的放大倍數取決於電阻R2和突觸陣列的阻值比，MOS電晶體IRF450因一直施加-5V信號，源極與漏極之間為導通狀態。當憶阻器2電阻減小到一定程度，整合信號在電阻R6的分壓較高時，促使後面Spike信號發生器發出和上一級神經元電路一樣的動作電位，分三路信號，一路作為整合放電發出的動作電位傳遞到下一級神經元電路，一路控制電晶體開關IRF450，使其源極與漏極斷開，另一路反饋到樹突處的突觸，並與輸入信號相互作用，調節突觸的傳輸效能Win(突觸的輸入信號與該神經元產生的動作電位分別作用在憶阻器陣列兩端，根據憶阻器1陣列中各憶阻器電阻轉變機理，改變器件的阻值，這兩個信號的施加時間差會影響器件的阻值變化，很好的反映活動時序相關的可塑性，即STDP)。憶阻器2為完全易失性二階憶阻器，即該器件在電脈衝作用後轉變低阻態，該低阻態保持不住，會隨著時間而自發恢復到原來高阻態，如同神經元中局部分級電位。這裡實現比較器作用的器件包含於Spike信號發生器，如圖4虛線框部分。當電阻R6的分壓較高時，Spike信號發生器可發射動作電位，否則不行。

在圖5中給出三種神經元電路對上一級神經元電路動作電位經突觸陣列由加法器實時相加進行整合的實例，其中圖中PLUS表示正端，MINUS表示負端:設定當接受信號的突觸較多，如3個，則神經元細胞膜電壓會超過閾值，發生放電(圖5a，其中電路表示有3個突觸信號輸入的仿真電路，下方三個放電圖中，第一個表示整合後電信號大小，第二個表示憶阻器2阻值變化情況，第三個表示分壓電阻(RC)對地電壓變化情況)；當接受信號的突觸較少，如2個，則神經元細胞膜電壓不會超過閾值，並不發生放電(圖5b，其中電路表示有2個突觸信號輸入的仿真電路，下方三個放電圖中，第一個表示整合後電信號大小，第二個表示憶阻器2阻值變化情況，第三個表示分壓電阻(RC)對地電壓變化情況)；當接受信號的突觸較少，如2個，但突觸連接強度或傳輸效能較高，則神經元細胞膜電壓會超過閾值，並發生放電(圖5c，其中電路表示有2個突觸信號輸入的仿真電路，下方三個放電圖中，第一個表示整合後電信號大小，第二個表示憶阻器2阻值變化情況，第三個表示分壓電阻(RC)對地電壓變化情況)。圖5d則給出的神經元發生動作電位後對突觸的連接強度的影響，即活動時序相關的可塑性。圖5d左圖三個電脈衝分別為表示上一級神經元電路動作電位，該神經元電路放電的動作電位，兩者因有時間差異而疊加後的實際施加在突觸陣列中憶阻器兩端的電壓，圖5d右圖為上一級神經元電路動作電位和該神經元電路放電的動作電位在不同的時間差時對突觸陣列中憶阻器的傳輸效能的影響。

圖6是本發明提出的基於部分易失性雙極性電阻轉變器件的神經元電路。和圖1不同，該電路的憶阻器2採用部分易失性雙極性電阻轉變器件或完全非易失性雙極性電阻轉變器件時，由於器件電阻不能自發恢復到高阻態，所以在整合信號Vout和憶阻器2之間增加重置信號，當神經元電路放電時用於將器件電阻重置到高阻態，完成神經元的功能的神經元電路。

本實施例結合實際憶阻器件電阻轉變性能，通過對設計的神經元電路進行仿真，證明了該神經元電路設計的各個基本特徵包括突觸的個數、神經元傳輸效能對神經元整合放電的影響等均得以成功實現。說明該神經元電路設計是合理的，是可以通過實際物理器件實現的。

以上所述為本發明的較佳實施例而已，但本發明不應該局限於該實施例和附圖所公開的內容。所以凡是不脫離本發明所公開的精神下完成的等效或修改，都落入本發明保護的範圍。