數字視頻信息監控裝置的製作方法

2023-09-11 07:15:45

專利名稱：數字視頻信息監控裝置的製作方法
技術領域：
本實用新型涉及一種視頻監控裝置，特別涉及一種高實時性、高清晰度的智能數 字視頻信息監控裝置。
背景技術：
隨著科技的發展，工業信息採集、監控系統和視頻信息監控系統的應用更加廣泛， 需求不斷增加，對信息的流量、處理的實時性和高速性也提出更高的要求。以前視頻監控應 用的通道數不多，對圖像質量和實時性等也要求不高，但是隨著監控由標清轉向高清，從單 通道轉到八通道，從非實時轉到對實時的要求，外加人臉識別和運動估計等分析功能，普通 電通信網絡的帶寬無法應對所需的帶寬，容易造成網絡阻塞，數據傳輸效率低下，甚至引發 系統的局部崩潰。而在處理與傳輸的單個視頻和圖像方面，數位訊號處理器(DSP)也已經 不能以可接受的數據速率完成某些計算密集的分析運算了，也沒有強大可靠的解決方案能 夠在全視頻幀速率下處理高解析度。如果需要面對多個視頻或者圖像信號的處理時，將有 可能引發數據處理系統的癱瘓。因此，需要重新考慮系統硬體的設計。

實用新型內容針對現在數字視頻信息監控系統的不足，本實用新型提出了一種基於FPGA的數 字視頻信息監控裝置，以滿足低成本、低功耗、小體積、多功能及較為強大的數據處理能力 的需求，提高系統的靈活性和性能。本實用新型採用如下技術方案一種數字視頻信息監控裝置，包括FPGA處理模塊和與所述FPGA處理模塊相連接的CMOS圖像傳感器、SDRAM存儲模 塊和LCD顯示模塊，所述CMOS圖像傳感器用於視頻數據採集並將採集到的視頻數據傳給所 述FPGA處理模塊，所述FPGA處理模塊用於通過SCCB通信設置所述CMOS圖像傳感器的工 作狀態並通過兩個交替運行的FIFO將採集到的數據進行處理並且存儲於所述SDRAM存儲 模塊中，所述FPGA處理模塊從所述SDRAM存儲模塊中讀出數據並輸出至所述LCD顯示模塊 顯不。進一步地，所述CMOS圖像傳感器的型號為0V7620。進一步地，所述FPGA處理模塊的型號為EP1C12Q240C8。進一步地，所述SDRAM存儲模塊的型號為HY57V461620。進一步地，所述IXD顯示模塊為400X240解析度的IXD顯示屏。與DSP相比，本實用新型的有益效果在於FPGA是一個並行處理結構，能進行大量 的並行處理，所以在進行複雜計算時性能遠遠超過傳統DSP晶片。因此FPGA可以通過編程 靈活實現任意多路視頻信號的採集和控制，並同時進行實時、高速的處理，從而達到最優效 果。本裝置可清晰的顯示所監控的視頻信息，適合於對功耗、體積要求較嚴格，且對實時性 要求較高的工業信息測控和視頻監控領域。
圖1為本實用新型數字視頻信息監控裝置實施例結構示意圖；圖2為本實用新型數字視頻信息監控裝置實施例中0V7620與FPGA的連接圖；圖3為本實用新型數字視頻信息監控裝置實施例中SDRAM存儲模塊與FPGA的連 接圖；圖4為本實用新型數字視頻信息監控裝置實施例中LCD顯示屏模塊框圖；圖5為本實用新型數字視頻信息監控裝置實施例中SCCB通信協議數據傳輸時序 圖；圖6為本實用新型數字視頻信息監控裝置實施例中FPGA接收控制局部流程簡 圖；圖7為本實用新型數字視頻信息監控裝置實施例中FPGA存儲控制局部流程簡 圖；圖8為本實用新型數字視頻信息監控裝置中視頻圖像顯示局部流程簡圖。
具體實施方式
如圖1所示，一種數字視頻信息監控裝置，包括FPGA處理模塊(簡稱「FPGA」 )和與所述FPGA處理模塊相連接的CMOS圖像傳感 器SDRAM存儲模塊和LCD顯示模塊，所述CMOS圖像傳感器用於視頻數據採集並將採集到的 視頻數據傳給所述FPGA處理模塊，所述FPGA處理模塊用於通過SCCB通信設置所述CMOS 圖像傳感器的工作狀態並通過兩個交替運行的FIFO將採集到的數據進行處理並且存儲於 所述SDRAM存儲模塊中，所述FPGA處理模塊從所述SDRAM存儲模塊中讀出數據並輸出至所 述LCD顯示模塊顯示。其中，所述CMOS圖像採集傳感器模塊Omnivision公司的CMOS圖像傳感器 0V7620 (以下簡稱 「0V7620」)。其中，所述FPGA處理模塊選用Altera公司的Cyclone系列的EP1C12Q240C8。其中，所述SDRAM存儲模塊為現代的SDRAM，其型號為HY57V461620。其中，所述IXD顯示模塊為400 X 240解析度的IXD顯示屏。圖2為0V7620與FPGA處理模塊的連接圖。FPGA處理模塊通過SCCB通信設定 0V7620的功能寄存器數值。圖5所示為SCCB通信協議數據傳輸時序圖。SCCB控制總線功能的實現完全是依靠SCCB_SCL、SCCB_SDA線上電平的狀態以及 兩者之間的相互配合實現的。SCCB_SCL為高電平時，SCCB_SDA出現一個下降沿，此時傳輸 啟動。在啟動條件滿足後，SCCB_SDA為穩定數據狀態，SCCB_SCL產生一個正脈衝，將傳送一 位數據。當SCCB_SCL為高電平時，SCCB_SDA出現一個上升沿，傳輸停止。0V7620上電後，先 對其進行復位操作，使整個晶片處於復位狀態，即置C0MS_RST為高電平，此時所有寄存器 也被復位。在此過程中，通過CM0S_Y_CS [2. . 0]設置0V7620在SCCB通信中的地址。復位結 束後，FPGA通過SCCB通信協議設置0V7620的地址slavelD，SCCB寄存器的地址subaddress 和需要發送的寄存器數值dataN。在SCCB通信中，由於每次發送的字節數較多，所以把要發 送的數據先存儲在寄存器data內，然後再從該寄存器取數值。假設需要設置η個寄存器，則數據寬度是WIDTH = (n+2) X (8位數據+1位無關位)。對於不同的需求，可以重新進行 寄存器值和數據寬度的設定，而且只需要修改程序最開始的參數設置，大大的提高了裝置 的靈活性。當以上數據傳輸成功以後，即0V7620的寄存器值被成功設置以後，0V7620被驅 動，並按照設置情況進行工作，獲取視頻信息。FPGA處理模塊接收來自0V7620的圖像數據和自身產生控制信CM0S_Y[0. . 7]， CM0S_PCLK, CM0S_VSYNC, CM0S_HERF。圖6為FPGA處理模塊接收控制的局部流程簡圖。0V7620以PCLK的速率輸出亮 度信號CM0S_Y[0. . 7]，FPGA以相同的速率讀入數據，但是由於讀取速率和SDRAM存儲速率 不匹配，所以本裝置採用先入先出(FIFO)進行時鐘域轉換，兩個FIFO進行「桌球操作」，每 個FIFO —次只接收一行數據，一個FIFO接收0V7620輸出數據的同時，從另一個FIFO讀出 前一行的數據，送入SDRAM存儲。為了保證數據全部讀出，FIFO的讀數據時鐘頻率要求高 於圖像像素時鐘頻率，每次讀取結束，都要清空當前一個FIFO，然後準備接收下一行數據。 接收控制模塊實現接收0V7620所輸出的行列同步信號以及像素時鐘，產生FIFO和SDRAM 的寫入控制信號，包括FIF01和FIF02的寫使能信號fifowenl和fifowen2，SDRAM的寫使 能信號sdram_write_en和SDRAM的寫入行地址sdram_write_RA。為了保證兩個FIFO在 同一時刻分別進行讀、寫操作，程序中使fifowen 1和fif0Wen2交替為高電平，其時序與 CM0SHSYNC同步。當CM0SHSYNC為低電平時，一行數據採集結束，將sdram_write_RA加1， 直至CM0SVSYNC為高電平時，一幀視頻圖片採集結束。圖3為SDRAM與FPGA的連接圖。FPGA存儲控制部分將圖像數據按行列順序 存儲在SDRAM中，並在需要顯示的時候能夠按行列順序讀出數據。本裝置使用了現代的 SDRAM :HY57V461620，存儲容量為4MX 16bit,分為4個庫(Bank)，每個Bank的尋址空間是 lMX16bit。圖7為FPGA存儲控制的局部流程簡圖。FPGA以一定速率讀取FIFO中存儲的數據， 並將讀取的數據存入sdram_Write_RA起始地址中。當該FIFO讀取結束，則清除該FIFO的 值，並讀取下一個FIFO。FPGA將FIFO中的數據讀出，存儲到SDRAM中，產生相應控制信號。 該模塊的輸入主要有SDRAM讀取數據時鐘sdram_readClk，FIFO輸出的數據q，SDRAM讀寫 使能禾口地址信號 sdram—write—erusdram—read—erusdram—write—RA 禾口 sdram—read—RA。輸 出主要有SDRAM中存儲的數據信號sdram_DATA0UT，FIFO的讀使能和清除信號fiforenl、 fiforen2> fifoelrl 禾口 fifoclr2。兩個FIFO進行「桌球操作」，fifowenl有效時，輸出fiforen2有效，並在FIF02讀 取結束時，輸出f ifoclr2有效。設計FIFO的讀取速率為10MHZ，大於寫入的速率6. 75MHZ， 使fifoclr2有效時，保證FIF02中的數據已經被完全讀取。當sdram_write_en有效時， FIFO中的數據被寫入SDRAM，此時以10MHZ的速率將FIFO中整行數據依次寫入從sdram_ write_RA開始的地址中。當sdram_read_en有效時，以sdram_readClk的速率從sdram_ read_RA開始的位置依次讀取整行數據，並將其傳送到sdram_DATA0UT。0V7620的輸出信號不穩定，必須經過FPGA採集、處理和整形，實現在IXD顯示屏的 穩定輸出，IXD顯示屏的驅動信號均由FPGA產生。圖4為IXD顯示屏系統框圖，其中IRD， I⑶，IBD分別為RGB格式的輸入信號(均為6位)，DOTCLK為像素時鐘，HSYNC為行同步信 號，VSYNC為場同步信號。一定頻率的場同步信號保證LCD顯示屏不間斷的顯示，一定頻率的行同步信號保證數據逐行顯示。DE為數據使能信號，當DE為高電平的時候，LCD顯示屏 顯示有效。圖8為視頻圖像顯示的局部流程簡圖。本裝置以sdram_readClk的速率從SDRAM 中的sdram_read_RA地址中讀取圖像數據。由於存儲的圖像和顯示的圖像解析度不一致， 需要判斷該數據是否在LCD顯示屏的顯示範圍內。若在顯示範圍內，則LCD顯示使能DE 有效，並將讀取的數據賦給IXD圖像分量I⑶，IRD和IBD，否則DE無效。該模塊的輸入有 SDRAM讀取時鐘sdram_readClk以及從SDRAM讀取的數據sdramdataout。輸出為LCD顯示 屏的行列同步信號、RGB信號、數據使能信號DE，SDRAM讀取行地址和使能信號sdramjeacL RA和Sdram_read_en。讀取每行數據時將HSYNC置低電平，讀取結束後將HSYNC置高電平， 讀取每幀數據時將VSYNC置低電平，讀取結束後將HSYNC置高電平，使LCD顯示屏的行列同 步信號和SDRAM讀取信號保持同步。其中DE控制需要顯示的數據區域，本裝置的LCD顯示 屏的解析度為400X240，在需要顯示的區域將DE置高電平，故在讀取每行數據的30列至 430列時將DE置高電平，此時IXD屏顯示從SDRAM中讀到的圖像數據。由於SDRAM中的數 據都是按行存儲的，所以sdram_read_RA在每讀取一行新的數據時加1。本實用新型可清晰的顯示所監控的視頻信息。通過FPGA實現了視頻信息的採集、 存儲和顯示的控制，解決了各個器件的接口時序問題，包括0V7620的SCCB通信的數據傳輸 時序，SDRAM晶片的讀寫控制時序，液晶顯示屏顯示的驅動時序。並且通過數據存儲緩衝， 使0V7620的視頻數據輸出速率與LCD的顯示速率匹配，提高了視頻信息監控的實時性和高 速性。以上所述的實施例僅用於說明本實用新型的技術思想及特點，其目的在於使本領 域內的技術人員能夠了解本實用新型的內容並據以實施，不能僅以本實施例來限定本實用 新型的專利範圍，即凡依本實用新型所揭示的精神所作的同等變化或修飾，仍落在本實用 新型的專利範圍內。
權利要求一種數字視頻信息監控裝置，其特徵在於包括FPGA處理模塊和與所述FPGA處理模塊相連接的CMOS圖像傳感器、SDRAM存儲模塊和LCD顯示模塊，所述CMOS圖像傳感器用於視頻數據採集並將採集到的視頻數據傳給所述FPGA處理模塊，所述FPGA處理模塊用於通過SCCB通信設置所述CMOS圖像傳感器的工作狀態並通過兩個交替運行的FIFO將採集到的數據進行處理並且存儲於所述SDRAM存儲模塊中，所述FPGA處理模塊從所述SDRAM存儲模塊中讀出數據並輸出至所述LCD顯示模塊顯示。
2.根據權利要求1所述的數字視頻信息監控裝置，其特徵在於 所述CMOS圖像傳感器的型號為0V7620。
3.根據權利要求2所述的數字視頻信息監控裝置，其特徵在於 所述FPGA處理模塊的型號為EP1C12Q240C8。
4.根據權利要求3所述的數字視頻信息監控裝置，其特徵在於 所述SDRAM存儲模塊的型號為HY57V461620。
5.根據權利要求1至4中任一權利要求所述的數字視頻信息監控裝置，其特徵在於 所述IXD顯示模塊為400X240解析度的IXD顯示屏。
專利摘要數字視頻信息監控裝置，包括FPGA處理模塊和與所述FPGA處理模塊相連接的CMOS圖像傳感器、SDRAM存儲模塊和LCD顯示模塊，所述CMOS圖像傳感器用於視頻數據採集並將採集到的視頻數據傳給所述FPGA處理模塊，所述FPGA處理模塊用於通過SCCB通信設置所述CMOS圖像傳感器的工作狀態並通過兩個交替運行的FIFO將採集到的數據進行處理並且存儲於所述SDRAM存儲模塊中，所述FPGA處理模塊從所述SDRAM存儲模塊中讀出數據並輸出至所述LCD顯示模塊顯示。本實用新型可清晰的顯示所監控的視頻信息，適合於對功耗、體積要求較嚴格，且對實時性要求較高的工業信息測控和視頻監控領域。
文檔編號H04N7/18GK201667699SQ201020103879

公開日2010年12月8日 申請日期2010年1月29日 優先權日2010年1月29日
發明者徐磊, 蘆薇 申請人:上海理工大學