採用用於邊緣終端元件的凹處的邊緣終端結構的製作方法

2023-08-13 16:40:51

採用用於邊緣終端元件的凹處的邊緣終端結構的製作方法
【專利摘要】一種邊緣終端結構的元件（諸如多個同心保護環）是漂移層中的有效摻雜區域。為了增大這些摻雜區域的深度，單獨凹處可以被形成其中將形成所述邊緣終端結構的元件的漂移層的表面中。一旦所述凹處被形成在所述漂移層中，在所述凹處附近和底部處的這些區域被摻雜以形成相應的邊緣終端元件。
【專利說明】採用用於邊緣終端元件的凹處的邊緣終端結構
[0001]對相關申請的交叉引用
本申請與同此同時提交的題為「SCHOTTKY DIODE」的美國實用新型專利申請號_相
關；並且與同此同時提交的題為「SCHOTTKY DIODE EMPLOYING RECESSES FOR ELEMENTS OF
JUNCTION BARRIER ARRAY」的美國實用新型專利申請號_相關，其公開通過引用以其全
部被結合於此。
【技術領域】
[0002]本公開涉及半導體設備。
【背景技術】
[0003]肖特基二極體利用金屬-半導體結，其提供肖特基勢壘並且被創建在金屬層和摻雜的半導體層之間。對於具有N型半導體層的肖特基二極體，金屬層充當正極，並且N型半導體層充當負極。通常，肖特基二極體通過容易地在正向偏置方向上通過電流和在反向偏置方向上阻斷電流而像傳統P-η 二極體一樣起作用。在金屬-半導體結處所提供的肖特基勢壘提供優於p-n 二極體的兩個獨特優點。首先，所述肖特基勢壘與較低勢壘高度相關聯，所述較低勢壘高度與較低正向電壓降相互關聯。因而，需要較小的正向電壓來導通設備以及允許電流在正向偏置方向上流動。其次，所述肖特基勢壘通常具有比可比的P-n 二極體更小的電容。所述更低電容轉化成比P-n 二極體更高的開關速度。肖特基二極體是多數載流子設備並且不顯出導致開關損耗的少數載流子行為。
[0004]不幸地，肖特基二極體傳統上一直遭受相對低的反向偏置額定電壓和高反向偏置漏電流。近年來，北卡羅萊納、達勒姆的Cree公司已經引入一系列由碳化矽襯底和外延層所形成的肖特基二極體。這些設備已經並且繼續通過增大反向偏置額定電壓、降低反向偏置漏電流和增大正向偏置電流操控來推進本領域的發展狀況。然而，仍然有進一步改進肖特基設備性能以及減少這些設備的成本的需要。

【發明內容】

[0005]本公開一般地涉及採用基本上與活性區域相鄰的邊緣終端結構的半導體設備，諸如肖特基二極體、絕緣柵雙極電晶體、柵極關斷電晶體等等。所述半導體設備具有襯底和在所述襯底之上所提供的漂移層。所述漂移層包括活性區域。在肖特基二極體示例中，肖特基層被提供在所述漂移層的一部分之上以形成活性區域。
[0006]所述漂移層具有與所述活性區域相關聯的第一表面並且提供邊緣終端區域。所述邊緣終端區域基本上與所述活性區域橫向相鄰，並且在某些實施例中可以完全或基本上圍繞所述活性區域。所述漂移層摻雜有第一電導率類型的摻雜材料，並且所述邊緣終端區域可以包括從所述第一表面延伸到所述漂移層中的邊緣終端凹處。所述邊緣終端結構的元件可以被形成在所述邊緣終端凹處的底面中。
[0007]所述邊緣終端結構的元件(諸如多個同心保護環)是漂移層中的有效摻雜區域。為了增大這些摻雜區域的深度，單獨凹處可以被形成其中將形成所述邊緣終端結構的元件的漂移層的表面中。一旦所述凹處被形成在所述漂移層中，在所述凹處附近和底部處的這些區域被摻雜以形成相應的邊緣終端元件。
[0008]還在其它實施例中，在正好在所述肖特基層和臺面保護環下方的漂移層中可以提供結勢壘陣列，所述臺面保護環可以被提供在所有或一部分活性區域附近的漂移層中。如同邊緣終端元件一樣，所述臺面保護環和結勢壘陣列的元件通常是漂移層中的摻雜區域。為了增大這些摻雜區域的深度，單獨凹處可以被形成在其中將形成所述臺面保護環和結勢壘陣列的元件的漂移層的表面中。一旦凹處被形成在所述漂移層中，在所述凹處附近和底部處的這些區域被摻雜以形成所述臺面保護環和結勢壘陣列的相應元件。
[0009]用於肖特基層的金屬和用於漂移層的半導體材料可以被選擇以在所述漂移層和所述肖特基層之間提供低勢壘高度的肖特基結。在一個實施例中，所述肖特基層由鉭(Ta)形成並且所述漂移層由碳化矽形成。因而，所述肖特基結的勢壘高度可以小於0.9電子伏特。其它材料也適合於形成所述肖特基層和所述漂移層。
[0010]在另一個實施例中，由於包括漂移層和肖特基層的上部外延結構被形成在襯底的頂面上，所以所述襯底是相對厚的。在所有或至少一部分上部外延結構被形成之後，襯底的底部被移除以有效地使所述襯底「變薄」。因而，作為結果的肖特基二極體具有變薄的襯底，其中在所述變薄襯底的底部上可以形成負極接觸。在所述肖特基層之上形成正極接觸。
【專利附圖】

【附圖說明】
[0011]被結合在本說明書中並且形成本說明書的一部分的附圖，並且與用來解釋本公開的原理的描述一起說明本公開的若干方面。
[0012]圖1是根據本公開的一個實施例的肖特基二極體的橫截面視圖。
[0013]圖2是根據本公開的一個實施例的沒有肖特基層和正極接觸的肖特基二極體的頂視圖。
[0014]圖3是根據本公開的第二實施例的沒有肖特基層和正極接觸的肖特基二極體的頂視圖。
[0015]圖4是根據本公開的第三實施例的沒有肖特基層和正極接觸的肖特基二極體的頂視圖。
[0016]圖5是根據本公開的第四實施例的沒有肖特基層和正極接觸的肖特基二極體的頂視圖。
[0017]圖6是根據本公開的一個實施例的具有均勻JB陣列的肖特基二極體的部分橫截面視圖。
[0018]圖7是根據本公開的另一個實施例的具有非均勻JB陣列的肖特基二極體的部分橫截面視圖。
[0019]圖8是根據本公開的一個實施例的為了 JB元件、保護環和臺面保護環中的每一個而在漂移層中採用凹處的肖特基二級管的部分橫截面視圖。
[0020]圖9是根據本公開的另一個實施例的為了 JB元件、保護環和臺面保護環中的每一個而在漂移層中採用凹處的肖特基二級管的部分橫截面視圖。
[0021]圖10直至25說明用於製造根據在圖1中所說明的實施例的肖特基二極體的選擇處理步驟。
【具體實施方式】
[0022]以下所闡明的實施例表示使得本領域技術人員能夠實行本公開的必要信息並且說明實行本公開的最佳方式。在鑑於附圖來閱讀以下描述時，本領域技術人員將理解本公開的概念並且將認識到沒有在此處特別提出的這些概念的應用。應當被理解的是，這些概念和應用落在本公開和所附權利要求的範圍內。
[0023]將被理解的是，當諸如層、區域或襯底的元件被稱作「在另一個元件上」或延伸「到另一個元件上」時，其可以是直接在所述另一個元件上或直接延伸到所述另一個元件上或也可以存在中間元件。相反地，當元件被稱作「直接在另一個元件上」或「直接延伸到另一個元件上」時，不存在中間元件。也將被理解的是，當元件被稱作被「連接」或「耦合」到另一個元件時，其可以被直接連接或耦合到所述另一個元件或可以存在中間元件。相反地，當元件被稱作被「直接連接」或「直接耦合」到另一個元件時，不存在中間元件。
[0024]在此處可以使用諸如「下方」或「上方」或「上部」或「下部」或「水平」或「豎直」之類的相對術語，用以描述如在圖中所說明的一個元件、層或區域與另一個元件、層或區域的關係。將被理解的是，這些術語和以上所討論的那些術語意圖包括除在圖中所描繪的定向之外的不同的設備定向。
[0025]最初，與圖1相關聯地提供示範性肖特基二極體10的總體結構的概觀。接著所述結構概觀的是肖特基二極體10的各種結構和功能方面的細節以及用於製備圖1的肖特基二極體10的示範性過程。特別地，此處所描述的實施例將各種半導體層或其中的元件參考為摻雜有N型或P型摻雜材料。摻雜有N型或P型材料指示所述層或元件分別具有N型或P型電導率。N型材料具有帶負電荷的電子的多數平衡濃度，並且P型材料具有帶正電荷的空穴的多數平衡濃度。用於各種層或元件的摻雜濃度可以被定義為是輕、正常或重摻雜。這些術語是相對術語，其意圖將用於一個層或元件的摻雜濃度與另一個層或元件聯繫起來。
[0026]此外，以下描述集中討論在肖特基二極體中所使用的N型襯底和漂移層；然而，此處所提供的概念同等地適用於具有P型襯底和漂移層的肖特基二極體。因而，用於所公開的實施例中的各層或元件的摻雜電荷可以被倒置以創建具有P型襯底和漂移層的肖特基二極體。此外，可以使用任何可用技術而由一個或多個外延層形成此處所描述的任何層，並且在不一定偏離本公開的概念的情況下，可以在此處所描述的那些層之間增加未被描述的附加層。
[0027]如所說明的，肖特基二極體10被形成在襯底12上並且具有居於邊緣終端區域16內的活性區域14，所述邊緣終端區域16可以但不需要完全或基本上圍繞所述活性區域14。沿著襯底12的底側，負極接觸18被形成並且可以在活性區域14和邊緣終端區域16這兩者下方延伸。在襯底12和負極接觸18之間可以提供負極歐姆層12，用以促進在其之間的低阻抗耦合。漂移層22沿襯底12的頂側延伸。所述漂移層22、負極接觸18和負極歐姆層20可以沿所述活性區域14和所述邊緣終端區域16這兩者延伸。
[0028]在活性區域14中，肖特基層24居於漂移層22的頂面之上，並且正極接觸26居於肖特基層24之上。如所描繪的，可以在肖特基層24和正極接觸26之間提供勢壘層28，用以防止來自肖特基層24和正極接觸26中之一的材料擴散到另一個中。特別地，活性區域14基本上對應於其中肖特基二極體10的肖特基層24居於漂移層22之上的區域。只為了說明，假定襯底12和漂移層22是碳化矽(SiC)。此外在以下討論用於這些和其它層的其它材料。
[0029]在所說明的實施例中，襯底12被重摻雜並且漂移層22被相對輕摻雜有N型材料。漂移層22可以被基本上均勻地摻雜或以梯度方式摻雜。例如，漂移層22的摻雜濃度可以從在襯底12近旁是相對更重摻雜過渡到在鄰近肖特基層24的漂移層22的頂面近旁是更輕摻雜。此外在以下提供摻雜細節。
[0030]在肖特基層24之下，沿漂移層22的頂面提供多個結勢壘(JB)元件30。摻雜在具有P型材料的漂移層22中的選擇區域形成這些JB元件30。因而，每個JB元件30從漂移層22的頂面延伸到漂移層22中。JB元件30 —起形成JB陣列。JB元件30可以採取各種形狀，如在圖2直至5中所說明的。如在圖2中所說明的，每個JB元件30是基本上跨活性區域14而延伸的單一、長的細長條，其中JB陣列是多個平行JB元件30。在圖3中，每個JB元件30是短的細長短劃線(dash)，其中所述JB陣列具有多個短劃線的平行排(row)短劃線，所述多個短劃線被線性排成一直線以跨所述活性區域14而延伸。在圖4中，JB元件30包括多個細長條(30 ')和多個島(30 ")。如此外在以下所描述的，所述細長條和所述島可以具有基本上相同或基本上不同的摻雜濃度。在圖5中，JB元件30包括較小圓形島的陣列，其中利用較小圓形島的陣列將多個較大矩形島均勻地分散開。JB元件30和由其所形成的最終JB陣列的其它形狀和配置將由本領域技術人員在閱讀此處所提供的公開之後意識到。
[0031]繼續參考與圖2直至5相關聯的圖1，邊緣終端區域16包括在漂移層22的頂面中所形成的並且基本上圍繞活性區域14的凹槽。該凹槽被稱作邊緣終端凹處32。所述邊緣終端凹處32的存在提供臺面，所述臺面由漂移層22中的邊緣終端凹處32圍繞。在選擇的實施例中，在邊緣終端凹處32的表面和臺面的底面之間的距離在大約0.2和0.5微米之間並且可能是大約0.3微米。
[0032]在居於邊緣終端凹處32的底面下方的一部分漂移層22中形成至少一個凹井(recess well) 34。通過利用P型材料來輕摻雜居於邊緣終端凹處32的底面下方的一部分漂移層22來形成所述凹井34。因而，所述凹井34是在漂移層22內的輕摻雜P型區域。沿著邊緣終端凹處32的底面和在凹井34內，形成多個同心保護環36。通過利用P型摻雜材料來重摻雜凹井34的對應部分來形成所述保護環36。在選擇的實施例中，所述保護環與彼此間隔開並且從邊緣終端凹處32的底面延伸到凹井34中。
[0033]除了居於邊緣終端凹處32中的保護環36之外，可以在由邊緣終端凹處32所形成的臺面的外圍周圍提供臺面保護環38。通過利用P型材料重摻雜所述臺面的頂面的外部來形成所述臺面保護環38，使得所述臺面保護環38在活性區域14的外圍附近形成並且延伸到所述臺面中。雖然在圖2直至5中被說明為基本上是矩形的，所述邊緣終端凹處32、保護環36和臺面保護環38可以是任何形狀的並且將通常對應於活性區域14的外圍的形狀，其在所說明的實施例中是矩形。這三個元件中的每一個可以在活性區域14附近提供連續或間斷(即虛線、有點線等等)的環路。
[0034]在第一實施例中，圖6提供活性區域14的一部分的放大視圖並且被用於幫助識別在肖特基二極體10的操作期間起作用的各種p-n結。對於該實施例，假定JB元件是細長條(如在圖2中所說明的)。在存在JB元件30的情況下，在活性區域14附近有至少兩種類型的結。第一個被稱作肖特基結J1，並且是在肖特基層24和漂移層22的頂面的不具有JB元件30的那些部分之間的任何金屬-半導體(m-s)結。換句話說，肖特基結Jl是在肖特基層24和漂移層的頂面的在兩個相鄰JB元件30或JB元件30和臺面保護環38 (未示出)之間的那些部分之間的結。第二個被稱作JB結J2，並且是在JB元件30和漂移層22之間的任何p-n結。
[0035]由於肖特基二極體10被正向偏置，所以肖特基結Jl在JB結J2導通之前導通。在低正向電壓處，肖特基二極體10中的電流輸送由在肖特基結Jl兩端所注入的多數載流子(電子)支配。因而，肖特基二極體10像傳統肖特基二極體一樣起作用。在該配置中，有很少的或沒有少數載流子注入，並且因而沒有少數電荷。結果，肖特基二極體10能夠在正常操作電壓處有快速開關速度。
[0036]當肖特基二極體10被反向偏置時，相鄰於JB結J2而形成的耗盡區域擴展，用以阻斷通過肖特基二極體10的反向電流。結果，所擴展的耗盡區域發揮作用，用以既保護肖特基結J1，又限制肖特基二極體10中的反向漏電流。在JB元件30的情況下，肖特基二極
管10像PIN 二極體一樣工作。
[0037]在另一個實施例中，圖7提供活性區域14的一部分的放大視圖並且被用於幫助識別在肖特基二極體10的操作期間起作用的各種p-n結。對於該實施例，假定有兩種類型的JB元件30:成條的較低摻雜JB元件30 』和島狀的較高摻雜JB元件30 "(如在圖4中所說明的)。再次，肖特基結Jl是在肖特基層24和在漂移層的頂面的在兩個相鄰JB元件30或JB元件30和臺面保護環38 (未示出)之間的那些部分之間的任何金屬-半導體結。初級JB結J2是在條JB元件30 』和漂移層22之間的任何p-n結。二級JB結J3是在島JB元件30 "和漂移層22之間的任何p-n結。在該實施例中，假定條JB元件30 '以相同於或低於島JB元件30 "的濃度摻雜有P型材料。
[0038]肖特基二極體10的活性區域14的由較低摻雜JB元件30』和較高摻雜JB元件30 "所佔據的表面面積與活性區域14的總表面面積的比可以影響肖特基二極體10的反向漏電流和正向電壓降這兩者。例如，如果由較低和較高摻雜JB元件30'、30 "所佔據的面積相對於活性區域14的總面積被增大，則反向漏電流可以被減小，但是肖特基二極體10的正向電壓降可能增大。因而，對活性區域14的由較低和較高摻雜JB元件30 '和30 "所佔據的表面面積的比的選擇可以帶來在反向漏電流和正向電壓降之間的權衡。在一些實施例中，活性區域14的由較低和較高摻雜JB元件30 '、30 "所佔據的表面面積與活性區域14的總表面面積的比可以在大約2%和40%之間。
[0039]由於肖特基二極體10被正向偏置超過第一閾，肖特基結Jl在初級JB結J2和次級JB結J3之前導通，並且所述肖特基二極體10在低正向偏置電壓處顯出傳統肖特基二極體行為。在低正向偏置電壓處，肖特基二極體10的操作由多數載流子在肖特基結Jl兩端的注入所支配。由於在正常操作條件下缺乏少數載流子注入，肖特基二極體10可以具有非常快的開關能力，其通常是肖特基二極體的特性。
[0040]如所指示的，對於肖特基結Jl的導通電壓低於對於初級和次級JB結J2、J3的導通電壓。所述較低和較高摻雜JB元件30 '、30 "可以被設計使得如果正向偏置電壓繼續增大超過第二閾，則二級JB結J3將開始導電。如果正向偏置電壓增大超過第二閾，諸如在通過肖特基二極體10的電流浪湧的情況下，則二級JB結J3將開始導電。一旦二級JB結J3開始導電，則肖特基二極體10的操作由少數載流子在二級結J3兩端的注入和重組所支配。在這種情況下，肖特基二極體10的導通電阻可以減小，其對於給定電流級又可以減小由肖特基二極體10所耗散的功率量，並且可以幫助防止熱逸散。
[0041]在反向偏置條件下，由初級和次級JB結J2和J3所形成的耗盡區域可以擴展以阻斷通過肖特基二極體10的反向電流，因而保護肖特基結Jl並且限制在肖特基二極體10中的反向漏電流。再次，當被反向偏置時，肖特基二極體10可以基本上像PIN 二極體一樣發揮作用。
[0042]特別地，根據本發明的一些實施例的肖特基二極體10的電壓阻斷能力由較低摻雜JB元件30丨的厚度和摻雜所確定。當充分大的反向電壓被施加到肖特基二極體10時，較低摻雜JB元件30'中的耗盡區域將穿通到與漂移層22相關聯的耗盡區域。結果，大的反向電流被準許流經肖特基二極體10。由於較低摻雜JB元件30丨跨活性區域14而被分布，該反向擊穿可以被均勻地分布和控制，使得其不損壞肖特基二極體10。基本上，肖特基二極體10的擊穿被定位於較低摻雜JB元件30 』的穿通，所述穿通導致跨活性區域14而被均勻分布的擊穿電流。結果，肖特基二極體10的擊穿特性可以被控制，使得大的反向電流可以在不損壞或破壞肖特基二極體10的情況下被耗散。在一些實施例中，較低摻雜JB元件30丨的摻雜可以被選擇，使得穿通電壓稍小於另外可以由肖特基二極體10的邊緣終端所支持的最大反向電壓。
[0043]在圖1中所示出的邊緣終端區域16的設計此外增強肖特基二極體10的正向和反向電流和電壓特性這兩者。特別地，尤其當反向電壓增大時，電場傾向於在肖特基層24的外圍附近構建。當電場增大時，反向漏電流增大，反向擊穿電壓減小，並且當超過擊穿電壓時控制雪崩電流的能力被減小。這些特性中的每一個與提供具有低反向漏電流、高反向擊穿電壓和被控制的雪崩電流的肖特基二極體10的需要背道而馳。
[0044]幸運地，在肖特基層24或活性區域14周圍提供保護環36通常傾向於減小電場在肖特基層24外圍附近的積聚(buildup)。在選擇的實施例中，諸如在圖1中所示出的，在居於邊緣終端凹處32的底部處的摻雜凹井34中提供保護環36已經被證明比僅僅在漂移層22的頂面中和在提供JB元件30的相同平面中提供保護環36多得多地減小這些電場的積聚。使用臺面保護環38甚至提供進一步的滅磁(field suppression)。雖然沒有特別說明，臺面保護環38可以包裹於在漂移層22中所形成的臺面的邊緣之上並且延伸到邊緣終端凹處32中。在這樣的實施例中，所述臺面保護環38可以或可以不與另一個保護環36組合，其通常與彼此間隔開。
[0045]因此，邊緣終端區域16和JB元件30的設計在確定肖特基二極體10的正向和反向電流和電壓特性中起重要作用。如以下進一步詳細描述的，使用離子植入來形成JB元件30、保護環36、臺面保護環38和凹井34，其中適當摻雜材料的離子被植入到漂移層22的暴露頂面中。申請者已經發現，使用更深的摻雜區域來形成所述JB元件30、保護環36、臺面保護環38和甚至凹井34已經被證明在肖特基層24附近提供極好的電場抑制以及甚至進一步被改進的電流和電壓特性。不幸地，當漂移層22由某種程度上抗離子植入的材料、諸如SiC形成時，創建以相對均勻和經控制的方式被摻雜的相對深的摻雜區域是有挑戰性的。
[0046]參考圖8，根據可替換實施例說明了肖特基二極體10的漂移層22和肖特基層24。如所說明的，在被蝕刻到漂移層22的頂面中的對應凹處附近的漂移層22中形成JB元件30、保護環36和臺面保護環38中的每個。在活性區域14中，多個JB元件凹處40和臺面保護環38被蝕刻到漂移層22中。在邊緣終端區域16中，邊緣終端凹處32被蝕刻在漂移層22中，並且然後，保護環凹處42在邊緣終端凹處32的底面中被蝕刻到漂移層22中。如果期望，可以通過選擇性摻雜邊緣終端凹處32來形成凹井34。一旦形成JB元件凹處40、保護環凹處42、臺面保護環凹處44和邊緣終端凹處32，沿所述凹處的側部以及在所述凹處底部處的區域被選擇性地摻雜以形成杯或溝(trough)狀的JB元件30、保護環36和臺面保護環38。通過將凹處蝕刻到漂移層22中，可以往漂移層22中更深地形成相應的JB元件30、保護環36和臺面保護環38。如所注意到的，這對於SiC設備是特別有益的。各種JB元件凹處40、保護環凹處42和臺面保護環凹處44的深度和寬度可以是相同或不同的。當描述特定凹處的寬度時，所述寬度指的是具有寬度、長度和深度的凹處的較窄橫向尺寸。在一個實施例中，任何凹處的深度至少是0.1微米，並且任何凹處的寬度至少是0.5微米。在另一個實施例中，凹處的深度至少是1.0微米，並且任何凹處的寬度至少是3.0微米。
[0047]參考圖9，另一個實施例被提供，其採用JB元件凹處40、保護環凹處42和臺面保護環凹處44。然而，在該實施例中，沒有邊緣終端凹處32、臺面保護環凹處44或臺面保護環38。代替地，在與JB元件凹處40相同的平面上形成保護環凹處42，並且沿這些凹處的側部和在這些凹處的底部處形成JB元件30和保護環36。在圖7和8的實施例的任一個中，凹井34是可選的。
[0048]雖然以上實施例的目的在於肖特基二極體10，但邊緣終端區域16的所有預期結構和設計，包括凹井34、保護環36和保護環凹處42的結構和設計，同等地適用於在活性區域外圍附近遭受不利場效應的其它半導體設備。可以受益於邊緣終端區域16的預期結構和設計的示範性設備包括所有類型的場效應電晶體(FET)、絕緣柵雙極電晶體(IGBT)和柵極關斷晶閘管(GT0)。
[0049]影響肖特基二極體10的正向和反向電流和電壓特性這兩者的另一個特性是與肖特基結(圖6和7)相關聯的勢壘高度，所述肖特基結Jl再次是在金屬肖特基層24和半導體漂移層22之間的金屬-半導體結。當諸如肖特基層24的金屬層與諸如漂移層22的半導體層極鄰近時，在所述兩個層之間產生本地電勢魚(native potential barrier)。與肖特基結JI相關聯的勢壘高度對應於本地電勢壘。由於不存在外部電壓的施加,該本地電勢壘防止大多數電荷載體(電子或空穴)從一層移動到另一層。當施加外部電壓時，從半導體層的角度，本地電勢壘將有效地增大或減小。特別地，當施加外部電壓時，從金屬層的角度，電勢壘將不改變。
[0050]當具有N型漂移層22的肖特基二極體10被正向偏置時，在肖特基層24處施加正電壓有效地減小本地電勢壘並且使電子從半導體流動跨越金屬-半導體結。本地電勢壘的大小並且因而勢壘高度對用以克服本地電勢壘並且使電子從半導體層向金屬層流動所必要的電壓量產生影響。事實上，當肖特基二極體被正向偏置時，電勢壘被減小。當肖特基二極體10被反向偏置時，電勢壘被大大增大並且發揮作用以阻斷電子流動。
[0051]被用以形成肖特基層24的材料很大程度地決定與肖特基結Jl相關聯的勢壘高度。在許多應用中，優選低勢壘高度。較低勢壘高度允許以下各項中之一。首先，具有較小活性區域14的較低勢壘高度設備可以被改進以具有與具有較大活性區域14和較高勢壘高度的設備相同的額定正嚮導通和操作電流和電壓。換句話說，具有較小活性區域14的較低勢壘高度設備可以在給定電流處與具有較高勢壘高度和較大活性區域14的設備支持相同的正向電壓。可替換地，當這兩個設備具有相同尺寸的活性區域14時，當與較高勢壘高度設備操控相同或相似的電流時，較低勢壘高度設備可以具有較低正嚮導通和操作電壓。較低勢壘高度也降低設備的正向偏置導通電阻，其幫助使得設備更高效並且生成較少熱，所述熱對於設備可能是破壞性的。與採用SiC漂移層22的肖特基應用中的低勢壘高度相關聯的示範性金屬(包括合金)包括但不限於鉭(Ta)、鈦(Ti)、鉻(Cr)和鋁(Al)，其中鉭與該組的最低勢壘高度相關聯。所述金屬被定義為低勢壘高度電纜(cable)金屬。雖然勢壘高度是用於肖特基層24的材料、用於漂移層22的材料、並且可能地漂移層22中的摻雜程度的函數，但利用某些實施例可以實現的示範性勢壘高度小於1.2電子伏特(eV)、小於1.leV、小於1.0eV、小於0.9eV並且小於大約0.8eV。
[0052]現在轉到圖10-24，提供了用於製造諸如在圖1中所說明的那個之類的肖特基二極體10的示範性過程。在該示例中，假定JB元件30是細長條，如在圖2中所說明的。貫穿所述過程的描述，概述了示範性材料、摻雜類型、摻雜級、結構尺寸和所選擇的可替換方案。這些方面僅僅是說明性的，並且此處所公開的概念和隨後的權利要求不被限制於這些方面。
[0053]如在圖10中所示出的，所述過程通過提供N摻雜、單晶、4H SiC襯底12而開始。襯底12可以具有各種晶體多型，諸如2H、4H、6H、3C等等。所述襯底也可以由諸如氮化鎵(GaN)、砷化鎵(GaAs)、矽(Si)、鍺(Ge)、SiGe等等的其它材料系統形成。N摻雜的SiC襯底12的電阻率在一個實施例中在大約10毫歐-釐米和30毫歐-釐米之間。初始襯底12可以具有在大約200微米和500微米之間的厚度。
[0054]漂移層22可以在襯底12之上逐漸形成並且在原處被摻雜，其中漂移層22在其逐漸形成時被摻雜有N型摻雜材料，如在圖11中所示出的。特別地，在形成漂移層22之前，可以在襯底12上形成一個或多個緩衝層(未示出)。所述緩衝層可以被用作成核層並且相對重地摻雜有N型摻雜材料。所述緩衝層在某些實施例中可以在從0.5至5微米的範圍內變化。
[0055]漂移層22可以貫穿地被相對均勻地摻雜或可以貫穿其全部或一部分而採用梯度摻雜。對於均勻摻雜的漂移層22，摻雜濃度在一個實施例中可以在大約2 X IO15CnT3和I X IO16CnT3之間。在梯度摻雜的情況下，摻雜濃度在襯底12近旁的漂移層22的底部處最高並且在肖特基層24近旁的漂移層22的頂部處最低。所述摻雜濃度通常以逐步或連續方式從在漂移層22的底部處或底部近旁的點至在其頂部處或頂部近旁的點減小。在採用梯度摻雜的一個實施例中，漂移層22的較低部分可以以大約I X IO15CnT3的濃度被摻雜並且漂移層22的較高部分可以以大約5 X IO16CnT3的濃度被摻雜。在採用梯度摻雜的另一個實施例中，漂移層22的較低部分可以以大約5X IO15CnT3的濃度被摻雜並且漂移層22的較高部分可以以大約I X IO16CnT3的濃度被摻雜。
[0056]在選擇的實施例中，取決於所期望的反向擊穿電壓，漂移層22可以在四和十微米厚之間。在一個實施例中，漂移層22是大約每100伏特的所期望反向擊穿電壓一微米厚。例如，具有600伏特的反向擊穿電壓的肖特基二極體10可以有具有大約六微米的厚度的漂移層22。[0057]—旦漂移層22被形成，則頂面被蝕刻以創建邊緣終端凹處32，如在圖12中所示出的。基於所期望的設備特性，邊緣終端凹處32將在深度和寬度上變化。在具有600V的反向擊穿電壓和可以操控持續的50A正向電流的肖特基二極體10的一個實施例中，邊緣終端凹處32具有在大約0.2和0.5微米之間的深度和在大約10和120之間的寬度，其將最終取決於在所述設備中採用了多少保護環36。
[0058]其次，通過利用P型材料選擇性地植入居於邊緣終端凹處32的底部處的一部分漂移層22來形成凹井34，如在圖13中所示出的。例如，具有600伏特的反向擊穿電壓並且能夠操控持續的50A正向電流的肖特基二極體10可以具有以在大約5 X IO16CnT3和2 X IO17CnT3之間的濃度被輕摻雜的凹井34。凹井34可以是在大約0.1和0.5微米深之間並且具有基本上對應於邊緣終端凹處32的寬度的寬度。
[0059]一旦凹井34被形成，則通過利用P型材料選擇性地植入漂移層22的頂面的對應部分(包括邊緣終端凹處32的底面)來形成JB元件30、臺面保護環38和保護環36，如在圖14中所示出的。JB元件30、臺面保護環38和保護環36是相對重摻雜的並且可以使用相同離子植入過程而被同時形成。在一個實施例中，具有600伏特的反向擊穿電壓和能夠操控持續的50A正向電流的肖特基二極體10可以具有都以在大約5 X IO17CnT3和5 X IO19CnT3之間的濃度被摻雜的JB元件30、臺面保護環38和保護環36。在其它實施例中，這些元件可以使用相同或不同的離子植入過程、以不同濃度被摻雜。例如，當JB元件30的JB陣列包括如在圖4和5中所提供的不同形狀或尺寸時，或在不同JB元件30具有不同深度的地方。在相鄰JB元件30之間、在臺面保護環38和JB元件30之間和在相鄰保護環36之間的深度和間隔可以基於所期望的設備特性而變化。例如，這些元件的深度可以在從0.2到大於
1.5微米的範圍內變化，並且相應元件可以與彼此間隔開大約一和四微米之間。
[0060]對於像在圖8和9中所說明的那些、採用JB元件凹處或臺面保護環凹處44或保護環凹處42的實施例，相應JB元件30、臺面保護環38和保護環36更容易往漂移層22中更深地形成。對於由SiC所形成的漂移層22，相應凹處的深度可以在大約0.1和1.0微米之間並且具有在大約1.0和5.0微米之間的寬度。因而，JB元件30、臺面保護環38和保護環36的總深度可以容易地延伸至如從漂移層22的頂面所測量的在0.5和1.5之間的深度。
[0061]如在圖15中所說明的，在漂移層22的頂面(包括邊緣終端凹處32的底面)之上形成熱氧化物層46。對於SiC漂移層22，氧化物是二氧化矽(Si02)。熱氧化物層46可以充當鈍化層，所述鈍化層為漂移層22和其中所形成的各種元件的保護或性能給予幫助。其次，如在圖16中所示出的，與活性區域14相關聯的熱氧化物層46的部分被移除以形成其中將形成肖特基層24的肖特基凹處48。
[0062]一旦肖特基凹處48被形成，則在由肖特基凹處48所暴露的部分漂移層22之上形成肖特基層24，如在圖17中所說明的。肖特基層24的厚度將基於所期望的設備特性和用以形成肖特基層24的金屬而變化，並且將通常在大約100和4500埃之間。對於參考的600V設備，由鉭(Ta)所形成的肖特基層24可以在大約200和1200埃之間；由鈦(Ti)所形成的肖特基層24可以在大約500和2500埃之間；並且由鋁(Al)所形成的肖特基層24可以在大約3500和4500埃之間。如以上所注意到的，特別是當連同SiC—起使用以形成肖特基結時，鉭(Ta)與非常低的勢壘高度相關聯。鉭(Ta)相對於SiC也是非常穩定的。
[0063]取決於用於肖特基層24和將被形成的正極接觸26的金屬，可以在肖特基層24之上形成一個或多個勢壘層28，如在圖18中所示出的。所述勢壘層28可以由鈦鎢合金(TiW)、鈦鎳合金(TiN)、鉭(Ta)和任何其它合適材料形成並且在選擇的實施例中可以在大約75和400埃厚之間。所述勢壘層28幫助防止在用以形成肖特基層24和將被形成的正極接觸26的金屬之間的擴散。特別地，在其中肖特基層24是鉭(Ta)並且將被形成的正極接觸26由鋁(Al)形成的某些實施例中不使用所述勢壘層28。所述勢壘層28通常在其中肖特基層是鈦(Ti)並且將被形成的正極接觸26由鋁(Al)形成的實施例中是有益的。
[0064]其次，在肖特基層24或(如果存在)勢壘層28之上形成正極接觸26，如在圖19中所示出的。正極接觸26通常相對厚、由金屬形成，並且充當用於肖特基二極體10的正極的接合焊盤。所述正極接觸26可以由鋁(Al)、金(Au)、銀(Ag)等等形成。
[0065]然後至少在正極接觸26和熱氧化物層46的暴露表面之上形成密封層50，如在圖20中所說明的。所述密封層50可以是諸如氮化矽(SiN)的氮化物並且充當保形塗層以保護下面的層不受不利環境條件。為了此外抵抗劃痕或類似機械損壞的保護，可以在所述密封層50之上提供聚醯亞胺層52，如在圖21中所說明的。所述聚醯亞胺層52的中央部分被移除以在所述密封層50之上提供正極開口 54。在該示例中，所述聚醯亞胺層52被用作蝕刻掩模，所述蝕刻掩模具有以正極接觸26為中心的正極開口 54。其次，由正極開口 54所暴露的密封層50的部分被移除以暴露正極接觸26的頂面，如在圖22中所說明的。最終，接合線等等可以通過密封層50中的正極開口 54而被焊接或用別的方式連接到正極接觸26的頂面。
[0066]在該點上，處理從肖特基二極體10的前側(頂部)轉換到肖特基二極體10的後側(底部)。如在圖23中所說明的，基本上通過經由磨削、蝕刻或類似的過程移除襯底12的底部來使襯底12變薄。對於600V參考肖特基二極體10，襯底12在第一實施例中可以被變薄至在大約50和200微米之間的厚度，並且在第二實施例中在大約75和125微米之間。使襯底12變薄或另外採用薄襯底12減小在肖特基二極體10的正極和負極之間的總的電和熱阻並且允許設備操控更高的電流密度而沒有過熱。
[0067]最後，利用諸如鎳(Ni)、矽化鎳(NiSi)和鋁化鎳(NiAl)之類的歐姆金屬在變薄的襯底12的底部上形成負極歐姆層20，如在圖24中所說明的。在採用聚醯亞胺層52的實施例中，所述負極歐姆層20可以被雷射退火，而不是以高溫烘烤整個設備以使所述歐姆金屬退火。雷射退火允許歐姆金屬被充分加熱用於退火，但是不將設備的其餘部分加熱至將會另外損壞或破壞聚醯亞胺層52的溫度。一旦負極歐姆層20被形成並且被退火，則在所述負極歐姆層20之上形成負極接觸18以提供用於肖特基二極體10的焊接或類似的接口，如在圖25中所說明的。
[0068]利用此處所公開的概念，非常高性能的肖特基二極體10可以被設計用於需要各種操作參數的各種應用。與DC正向偏置電流相關聯的電流密度在某些實施例中可以超過440安培/釐米，並且在其它實施例中可以超過500安培/釐米。此外，肖特基二極體10在各種實施例中可以被構造以具有大於0.275,0.3,0.325,0.35,0.375和0.4安培/皮可法拉(A/pF)的DC正向偏置電流密度與反向偏置正極負極電容的比，其中當肖特基二極體被反向偏置到活性區域基本上被全耗盡的點時，所述反向偏置正極負極電壓被確定。
[0069]本領域技術人員將意識到對本公開的實施例的改進和修改。所有這樣的改進和修改被認為是在此處所公開的概念和隨後的權利要求的範圍內。
【權利要求】
1.一種半導體設備，包括: 漂移層，其具有與活性區域和邊緣終端區域相關聯的第一表面，所述邊緣終端區域同所述活性區域基本上橫向相鄰，其中所述漂移層主要地摻雜有第一電導率類型的摻雜材料，並且所述邊緣終端區域包括延伸到所述漂移層中的多個邊緣終端元件凹處； 多個第一摻雜區域，其延伸到在所述多個邊緣終端元件凹處中對應多個的附近的漂移層中以形成多個邊緣終端元件，其中所述多個第一摻雜區域摻雜有第二電導率類型的摻雜材料，所述第二電導率類型與所述第一電導率類型相對；和 在所述第一表面的活性區域之上的用以形成肖特基結的肖特基層。
2.根據權利要求1所述的半導體設備，其中所述邊緣終端區域具有從所述第一表面延伸到所述漂移層中的邊緣終端凹處，並且所述多個邊緣終端元件凹處被形成在所述邊緣終端凹處的底面中。
3.根據權利要求2所述的半導體設備，其中凹井被形成在所述邊緣終端凹處的底面下方的漂移層中，並且所述凹井摻雜有第二電導率類型的摻雜材料。
4.根據權利要求2所述的半導體設備，其中所述邊緣終端凹處大於0.2微米深。
5.根據權利要求2所述的半導體設備，其中所述邊緣終端凹處在大約0.2和0.5微米深之間。
6.根據權利要求1所述的半導體設備，其中所述多個邊緣終端元件凹處中的每一個具有底部和至少一個側部，並且所述多個第一摻雜區域中的每一個延伸到在所述多個邊緣終端元件凹處中對應一個的所述底部和至少一個側部附近的漂移層中。
7.根據權利要求1所述的半導體設備，其中所述多個邊緣終端元件中的邊緣終端元件在所述漂移層之內與彼此分離。
8.根據權利要求1所述的半導體設備，其中所述多個邊緣終端元件凹處中至少之一的深度至少是0.1微米。
9.根據權利要求8所述的半導體設備，其中所述多個邊緣終端元件凹處中至少之一的寬度至少是0.5微米。
10.根據權利要求1所述的半導體設備，其中所述多個邊緣終端元件凹處中至少之一的寬度至少是0.5微米。
11.根據權利要求1所述的半導體設備，其中所述活性區域被提供在所述漂移層中的檯面上並且此外包括基本上在所述肖特基層附近延伸的臺面保護環，使得所述臺面保護環居於所述肖特基層和所述多個邊緣終端元件之間。
12.根據權利要求11所述的半導體設備，其中在所述活性區域附近的所述漂移層的第一表面包括臺面保護環凹處，使得所述臺面保護環是延伸到所述臺面保護環凹處附近的漂移層中的第二摻雜區域，並且所述第二摻雜區域摻雜有第二電導率類型的摻雜材料。
13.根據權利要求1所述的半導體設備，此外包括在所述肖特基結下方的漂移層中所形成的結勢壘元件的陣列。
14.根據權利要求13所述的半導體設備，其中所述漂移層包括碳化矽。
15.根據權利要求14所述的半導體設備，其中所述結勢壘元件陣列的每個結勢壘元件基本上等同於所述結勢壘元件陣列的其它結勢壘元件。
16.根據權利要求14所述的半導體設備，其中所述結勢壘元件陣列的至少第一結勢壘元件在尺寸或形狀上基本上不同於所述結勢魚元件陣列的至少第二結勢魚元件。
17.根據權利要求14所述的半導體設備，其中在所述結勢壘元件陣列中的至少某些結勢魚元件是細長條。
18.根據權利要求14所述的半導體設備，其中在所述結勢壘元件陣列中的至少某些結勢壘元件基本上是圓形的。
19.根據權利要求14所述的半導體設備，其中所述漂移層的第一表面在所述活性區域中包括多個結勢壘元件凹處，使得所述結勢壘元件陣列的至少某些結勢壘元件是第二摻雜區域，所述第二摻雜區域延伸到在所述多個結勢壘元件凹處中對應多個的附近的漂移層中，並且所述第二摻雜區域摻雜有第二電導率類型的摻雜材料。
20.根據權利要求1所述的半導體設備，其中所述肖特基結具有小於0.9電子伏特的勢壘高度。
21.根據權利要求1所述的半導體設備，其中所述肖特基層由具有低勢壘高度能力的金屬形成。
22.根據權利要求21所述的半導體設備，其中所述肖特基層的具有低勢壘高度能力的金屬包括鉭。
23.根據權利要求21所述的半導體設備，其中所述肖特基層的具有低勢壘高度能力的金屬包括由鈦、鉻和鋁構成的組中至少之一。
24.根據權利要求21所述的半導體設備，其中所述肖特基層的具有低勢壘高度能力的金屬基本上由鉭構成。
25.根據權利要求1所述的半導體設備，其中所述漂移層被形成在變薄的襯底之上，所述變薄的襯底是在形成所述漂移層之後`被變薄的，並且在所述變薄的襯底的底面之上形成負極接觸。
26.根據權利要求1所述的半導體設備，其中所述漂移層主要地以梯度方式摻雜有第一電導率類型的摻雜材料，其中所述漂移層在所述漂移層的第一表面近旁具有較低摻雜濃度並且在其第二表面近旁意圖較高的摻雜濃度，所述第二表面基本上與所述第一表面相對。
27.根據權利要求1所述的半導體設備，其中所述漂移層包括碳化矽。
28.根據權利要求1所述的半導體設備，其中所述漂移層和所述肖特基層是肖特基二極體的部分。
29.根據權利要求28所述的半導體設備，其中所述半導體設備當被反向偏置時，支持至少440安培/釐米的DC電流密度。
30.根據權利要求28所述的半導體設備，其中所述半導體設備當被反向偏置時，支持至少500安培/釐米的DC電流密度。
31.根據權利要求28所述的半導體設備，其中DC正向偏置電流密度與反向偏置正極負極電容的比至少是0.275安培/皮可法拉(A/pF)，其中當所述肖特基二極體被反向偏置到所述活性區域基本上被全耗盡的點時，反向偏置正極負極電壓被確定。
32.根據權利要求28所述的半導體設備，其中DC正向偏置電流密度與反向偏置正極負極電容的比至少是0.3安培/皮可法拉(A/pF)，其中當所述肖特基二極體被反向偏置到所述活性區域基本上被全耗盡的點時，反向偏置正極負極電壓被確定。
33.根據權利要求28所述的半導體設備，其中DC正向偏置電流密度與反向偏置正極負極電容的比至少是0.35安培/皮可法拉(A/pF)，其中當所述肖特基二極體被反向偏置到所述活性區域基本上被全耗盡的點時，反向偏置正極負極電壓被確定。
34.根據權利要求1所述的半導體設備，其中所述多個邊緣終端元件是多個保護環。
35.根據權利要求1所述的半導體設備，其中所述漂移層和所述肖特基層是碳化矽肖特基二極體的 部分。
【文檔編號】H01L29/872GK103765598SQ201280044076
【公開日】2014年4月30日 申請日期:2012年9月7日 優先權日:2011年9月11日
【發明者】J.P.亨寧, Q.張, S-H.劉, A.K.阿加瓦爾, J.W.帕爾莫爾, S.艾倫 申請人:科銳