半導體器件和用於通過動態通孔剪切進行的板式封裝的自適性圖案化方法與流程

2023-09-18 00:10:55 2

本公開總體涉及半導體器件，並且更具體地講，涉及用於包括動態剪切後的通孔的嵌入式半導體裸片封裝件的板式封裝的自適性圖案化。

背景技術：

半導體器件普遍存在於現代電子產品中。半導體器件在電子部件的數量和密度方面有差別。分立半導體器件一般包含一種類型的電子部件，例如發光二極體(LED)、小信號電晶體、電阻器、電容器、電感器以及功率金屬氧化物半導體場效應電晶體(MOSFET)。集成半導體器件通常包含幾百到幾百萬個電子部件。集成半導體器件的實例包括微控制器、微處理器、電荷耦合器件(CCD)、太陽能電池以及數字微鏡器件(DMD)。

半導體器件執行寬泛範圍的功能，諸如信號處理、高速計算、發射和接收電磁信號、控制電子設備、將太陽光轉換成電力以及為電視顯示器創建視覺投影。半導體器件存在於娛樂、通信、功率變換、網絡、計算機和消費品的領域中。半導體器件也存在於軍事應用、航空、汽車、工業控制器和辦公設備中。

半導體器件充分利用半導體材料的電氣性質。半導體材料的原子結構允許通過施加電場或基極電流或者通過摻雜工藝來操縱其電導率。摻雜的步驟將雜質引入到半導體材料中以操縱和控制半導體器件的電導率。

半導體器件包含有源和無源電氣結構。包括雙極型和場效應電晶體的有源結構控制電流的流動。通過改變摻雜水平和電場或基極電流的施加，電晶體促進或限制電流的流動。包括電阻器、電容器和電感器的無源結構產生執行各種電氣功能所必需的電壓與電流之間的關係。無源和有源結構被電連接以形成電路，所述電路使半導體器件能夠執行高速計算和其他有用功能。

半導體器件一般是使用兩個複雜的製造工藝(即，前端製造和後端製造)進行製造，每個製造工藝可能涉及幾百個步驟。前端製造涉及在半導體晶圓的表面上形成多個半導體裸片。每個半導體裸片通常完全相同並且包含通過電連接有源和無源部件而形成的電路。後端製造涉及從成品晶片中分割單獨的半導體晶片以及封裝該晶片以提供結構支承和環境隔離。如本文所用的術語「半導體裸片」指代單數和複數兩者形式的詞，並且因此可以指代單個半導體器件和多個半導體器件兩者。

半導體製造的一個目標是產生更小的半導體器件。更小的器件通常消耗更少的功率，具有更高的性能，並且可以被更高效地生產。另外，更小的半導體器件具有更小的佔位面積，這對於更小的終端產品而言是所期望的。更小的半導體裸片大小可以通過前端工藝改進來實現，從而使得半導體裸片具有更小的、更高密度的有源和無源部件。後端工藝可以通過電互連和封裝材料的改進而導致具有更小的佔位面積的半導體器件封裝。

更有效地生產封裝的半導體器件的後端處理的一種方法是使用板式封裝，其中許多半導體晶片形成到面板中並且在重組晶片或面板的水平下被同時處理。板式封裝可在後端製造中用於形成嵌入式裸片封裝件。用於封裝半導體晶片的一種形式的板式封裝是FOWLP。FOWLP涉及將多個半導體晶片「面朝下」放置或使半導體晶片的有源表面面向臨時載體或基板，諸如臨時膠帶載體。半導體晶片和基板或載體通過密封劑(諸如環氧模塑化合物)使用例如壓縮模塑工藝包覆模塑。在模塑後，移除載體膠帶，以暴露一起形成為重組晶片的多個半導體晶片的有源表面。隨後，在重組晶圓或面板的頂部形成晶圓級晶片規模封裝(WLCSP)堆積互連結構，該結構通常包括再分布層(RDL)。然後，在堆積互連結構上方形成導電凸塊作為球柵陣列(BGA)，BGA附接到重組晶片。在形成BGA後，分割重組晶片以形成單獨的半導體器件或封裝。有時，半導體晶片在安裝到基板的過程中被移位並且也在包覆模塑過程期間被移位。半導體晶片的移位(包括半導體晶片的旋轉)可能導致有缺陷的半導體封裝，所述有缺陷的半導體封裝降低封裝質量和可靠性並且還增加封裝成品率損失。

允許形成嵌入式裸片封裝件的後端製造的另一個領域是將半導體裸片嵌入基板中，諸如印刷電路板(PCB)式結構或印刷線路板面板中，其中將所述半導體裸片嵌入多層基板的內層中。嵌入式半導體裸片封裝件可通過將薄化半導體裸片和內埋半導體裸片引入到基板的內層中而形成。半導體裸片可被內埋在基板內層內的腔體中，並且還可添加到基板內層的表面，之後可使用堆積技術來構建板夾層，所述板夾層的層設置在所述半導體裸片的上方和下方。將半導體裸片包括在基板內可支持這樣的行業需要：減小佔位面積並改善信號性能，同時推行三維(3D)封裝作為封裝集成的一部分的概念。

技術實現要素：

因此，在一個方面，本發明是一種製備半導體器件的方法，所述方法可包括形成面板，所述面板包括圍繞多個半導體裸片設置的包封材料。可測量所述面板內的所述多個半導體裸片各自的實際位置。可形成導電RDL，所述導電RDL包括與所述多個半導體裸片各自的實際位置對準的第一捕獲焊盤。可形成多個第二捕獲焊盤，所述多個第二捕獲焊盤至少部分地設置在所述第一捕獲焊盤上，且與所述多個半導體封裝件各自的封裝輪廓對準。可調整多個導電通孔的標稱佔位面積，以彌補每個半導體裸片與其對應封裝輪廓之間的未對準，並將所述多個導電通孔中的每一者連接到所述多個第一捕獲焊盤之一和所述第二捕獲焊盤之一。

製備所述半導體器件的方法還可包括將所述多個第一捕獲焊盤形成為多個RDL捕獲焊盤。所述多個第二捕獲焊盤可形成為多個凸塊下金屬化(UBM)焊盤或從所述RDL捕獲焊盤偏離的岸面柵格陣列(LGA)焊盤。所述多個導電通孔的標稱佔位面積可從與RDL捕獲焊盤的形狀基本上等同的形狀調整為與重疊區域的形狀基本上等同的修改後形狀，所述重疊區域由所述RDL捕獲焊盤的佔位面積和UBM焊盤的佔位面積共用的佔位面積限定。所述方法還可包括調整重疊區域的尺寸，以使得重疊區域的尺寸與每個半導體裸片與其對應封裝輪廓之間的未對準度成反比。所述方法還可包括調整所述重疊區域的尺寸，以使得重疊區域的尺寸與距每個半導體裸片中心的距離成反比。所述方法還可包括形成所述導電RDL，所述導電RDL包括與所述第一捕獲焊盤相對的端，該端聯接至所述多個半導體裸片之一的銅柱或捕獲焊盤。所述方法還可包括形成所述多個半導體裸片中的第一半導體裸片的導電通孔的形狀或尺寸，其不同於所述多個半導體裸片中的第二半導體裸片的導電通孔的形狀或尺寸。所述方法還可包括使所述多個導電通孔形成為不延伸到所述第一捕獲焊盤或所述第二捕獲焊盤的佔位面積之外。所述方法還可包括限定最小通孔面積並使所述多個導電通孔各自形成為具有面積大於最小通孔面積的佔位面積。所述方法還可包括最小面積，所述最小面積限定每個半導體裸片與其對應封裝輪廓之間的最大未對準度。

在另一方面，本發明是這樣的方法：提供半導體裸片；形成第一導電層，該第一導電層具有相對於所述半導體裸片的固定位置；形成第二導電層，該第二導電層具有相對於所述半導體裸片的可變位置；以及形成導電通孔，該導電通孔具有調整後的尺寸或形狀，聯接至所述第一導電層和所述第二導電層。

所述方法還可包括形成這樣的第一導電層，該第一導電層包括與所述半導體裸片的實際位置對準的一部分。所述第二導電層可形成為包括與半導體封裝件的封裝輪廓對準且至少部分地設置在與所述半導體裸片的實際位置對準的所述第一導電層部分上方的一部分。可調所述整導電通孔的尺寸或形狀，以考慮所述第一導電層的所述部分與所述第二導電層的所述部分之間的未對準。所述方法還可包括調整所述導電通孔的尺寸，以使得所述導電通孔的尺寸與所述第一導電層的所述部分和所述第二導電層的所述部分之間的未對準度成反比。所述方法還可包括調整所述導電通孔的尺寸，以使得所述導電通孔的尺寸與距半導體裸片中心的距離成反比。所述方法還可包括：將所述第一導電層的所述部分形成為RDL捕獲焊盤；將所述第二導電層的所述部分形成為UBM或LGA焊盤；以及將所述第一導電層的所述部分的尺寸或形狀從與所述RDL捕獲焊盤的形狀基本上等同的形狀調整為與重疊區域的形狀基本上等同的修改後形狀，所述重疊區域由所述RDL捕獲焊盤的佔位面積和所述UBM焊盤的佔位面積共用的佔位面積限定。所述方法還可包括形成聯接至所述半導體裸片的銅柱。所述方法還可包括使所述導電通孔形成為不延伸到所述第一導電層和所述第二導電層的佔位面積之外。所述方法還可包括使所述導電通孔形成為具有面積大於最小通孔面積的佔位面積。所述方法還可包括最小面積，所述最小面積限定所述半導體裸片的最大未對準度。

在另一方面，本發明是一種製備半導體器件的方法，其可包括：提供半導體裸片，該半導體裸片具有不同於標稱對準的實際對準；調整導電通孔的標稱尺寸或形狀，以提供修改後通孔的尺寸和形狀；以及基於所述半導體裸片的標稱對準而形成聯接至所述半導體裸片的修改後通孔。

所述方法還可包括：形成與所述半導體裸片的實際對準對準的導電RDL；形成與半導體封裝件的封裝輪廓對準的UBM焊盤或LGA焊盤；以及調整導電通孔的標稱尺寸或形狀，以彌補所述半導體裸片與所述封裝輪廓之間的未對準。所述方法還可包括調整所述導電通孔的標稱尺寸，以使得修改後通孔的尺寸與所述半導體裸片和所述封裝輪廓之間的未對準度成反比。所述方法還可包括調整所述導電通孔的標稱尺寸，以使得修改後通孔的尺寸與距半導體裸片中心的距離成反比。所述方法還可包括形成修改後通孔，所述修改後通孔包括與重疊區域的形狀基本上等同的形狀，所述重疊區域由RDL捕獲焊盤的佔位面積和UBM焊盤的佔位面積共用的佔位面積限定。所述方法還可包括使所述修改後通孔形成為不延伸到RDL捕獲焊盤或UBM焊盤的佔位面積之外。所述方法還可包括使所述標稱通孔形成為具有面積大於最小面積的佔位面積。所述方法還可包括最小面積，所述最小面積限定所述半導體裸片與封裝輪廓之間的最大未對準度。

從說明書和附圖以及權利要求書來看，上述和其他方面、特徵和優點對於本領域的普通技術人員將是顯而易見的。

附圖說明

圖1A至圖1C示出根據本公開的實施例的用於半導體封裝件或嵌入式裸片封裝件中的多個半導體裸片。

圖2A至圖2K示出一種形成包括自適性圖案化導電通孔的半導體封裝件或嵌入式裸片封裝件的方法的視圖。

圖3示出包括自適性圖案化導電通孔的半導體封裝件的實施例的橫截面側視圖。

圖4示出包括自適性圖案化導電通孔的半導體封裝件的另一個實施例的橫截面側視圖。

圖5示出包括自適性圖案化導電通孔的半導體封裝件的另一個實施例的橫截面側視圖。

圖6示出設置在基板內的半導體封裝件的另一個實施例的橫截面側視圖。

具體實施方式

本公開包括在以下參考附圖的說明書中的一個或多個實施例，其中類似的數字表示相同或相似的元件。本領域技術人員應當理解，本說明書旨在涵蓋替代形式、修改形式和等同方式，這些替代形式、修改形式和等同方式可以包括在由隨後的公開及附圖所支持的所附權利要求及其等同方式所限定的本公開的精神和範圍之內。

在以下描述中，陳述了許多特定細節，諸如特定配置、組合物和工藝等，以便提供對本公開的全面理解。在其他實例中，尚未特別詳細地描述眾所周知的工藝和製造技術，以免不必要地混淆本公開。此外，附圖中所示的各種實施例是示例性的表示，並且未必按比例繪製。

如本文所使用的術語「在。。。上方」、「在。。。之間」、「在。。。上」是指一層相對於其他層的相對位置。沉積或布置在另一層上方或下方的一層可以直接與該另一層接觸或可以具有一個或多個中間層。沉積或布置在層間的一層可直接與該層接觸或可具有一個或多個中間層。相比而言，在第二層「上」的第一層與該第二層接觸。

半導體器件一般是使用兩個複雜的製造工藝(即，前端製造和後端製造)進行製造。前端製造涉及在半導體晶圓的表面上形成多個裸片。晶圓上的每個裸片包含有源和無源電子部件，這些電子部件電連接而形成功能電路。有源電子部件，諸如電晶體和二極體，具有控制電流流動的能力。無源電子部件，諸如電容器、電感器、電阻器和變壓器，產生在執行電路功能所必需的電壓和電流間的關係。

無源和有源部件在半導體晶圓表面上通過一系列工藝步驟，包括摻雜、沉積、光刻、蝕刻和平坦化而被形成。通過諸如離子注入或熱擴散的技術，摻雜向半導體材料中引入雜質。在有源器件中，摻雜工藝修改半導體材料的電導率，從而將半導體材料轉換成絕緣體、導體或響應於電場或基極電流來動態改變半導體材料電導率。電晶體包含摻雜的類型和程度有所不同的區域，所述區域按需要布置以使電晶體能在施加有電場或基極電流時提升或限制電流的流動。

由具有不同電性質的材料的層來形成有源和無源部件。可以通過部分地由被沉積材料的類型所確定的各種沉積技術來形成這些層。例如，薄膜沉積可涉及化學氣相沉積(CVD)、物理氣相沉積(PVD)、電解電鍍和無電鍍工藝。一般將每一層圖案化以形成有源部件、無源部件或部件間的電連接的部分。

這些層可使用光刻法來圖案化。圖案化是基本的操作，通過其來去除半導體晶圓表面上的頂層的部分。可使用光刻法、光掩模、掩模、氧化物或金屬去除、照相和模板印製、以及顯微光刻法來去除半導體晶圓的部分。光刻法包括在中間掩模(reticle)或光掩模中形成圖案、以及將圖案轉移到待圖案化的層諸如半導體晶圓的表面層中。在兩步工藝中光刻法在半導體晶圓的表面上形成有源和無源部件的水平尺寸。首先，在中間掩模或光掩模上的圖案被轉移到光致抗蝕劑層中。光致抗蝕劑是感光材料，該感光材料在暴露於光時會經歷結構和性質上的改變。改變光致抗蝕劑的結構和性質的工藝作為負性作用光致抗蝕劑或正性作用光致抗蝕劑而發生。其次，光致抗蝕劑層被轉移到晶圓表面中。該轉移發生在蝕刻去除半導體晶圓頂層未被光致抗蝕劑所覆蓋的部分時。或者，將一些類型的材料通過直接向區域或空隙中沉積材料來圖案化，該區域或空隙由光致抗蝕劑形成，或由使用諸如無電鍍和電解電鍍的技術的先前的沉積/蝕刻工藝形成。光致抗蝕劑的化學性質是使得光致抗蝕劑在半導體晶圓頂層未被光致抗蝕劑所覆蓋的部分被去除或通過電鍍添加的同時保持基本上完整且抵抗由化學蝕刻溶液或電鍍化學品進行去除。根據使用的特定抗蝕劑和期望的結果，可以修改成形、曝光和去除光致抗蝕劑的工藝，以及去除半導體晶圓的一部分或添加到晶圓的一部分的工藝。

在負性作用光致抗蝕劑中，光致抗蝕劑被暴露於光並且在稱為聚合作用的工藝中從可溶狀況改變為不可溶狀況。在聚合作用中，未聚合材料被暴露於光或能量源並且聚合物形成抗蝕刻的交聯材料。在大多數負性抗蝕劑中，聚合物是聚異戊二烯。用化學溶劑或顯影劑去除可溶部分(即未暴露於光的部分)在抗蝕劑層中留下與中間掩模上的不透明圖案相對應的孔。圖案存在於不透明區域中的掩模被稱為亮場(clear-field)掩模。

在正向作用光致抗蝕劑中，光致抗蝕劑被暴露於光下並且在稱為光溶液化的工藝中從相對不可溶狀況改變為更加可溶狀況。在光溶液化中，相對不可溶抗蝕劑被暴露於適當的光能量且被轉化為更可溶狀態。抗蝕劑的光溶液化部分可由顯影工藝中的溶劑所去除。基本的正性光致抗蝕劑聚合物是苯酚-甲醛聚合物，也稱為苯酚-甲醛酚醛清漆樹脂。用化學溶劑或顯影劑去除可溶部分(即暴露於光的部分)在抗蝕劑層中留下與中間掩模上的透明圖案相對應的孔。圖案存在於透明區域中的掩模被稱為暗場(dark-field)掩模。

在去除半導體晶圓未被光致抗蝕劑所覆蓋的頂部後，去除光致抗蝕劑的其餘部分，留下圖案化的層。

或者，當待圖案化的材料自身具有感光性時，可在不使用光致抗蝕劑的情況下完成光刻法。在這種情況下，使用旋塗、層合或其他合適的沉積技術將感光材料塗覆在器件表面上。然後在通常稱為暴露的操作中，使用光將圖案從光掩模轉移到感光材料。在一個實施例中，使用溶劑將感光材料中受光影響的部分去除或顯影，從而暴露下伏層的部分。或者，在另一個實施例中，使用溶劑將感光材料中未受光影響的部分去除或顯影，從而暴露下伏層的部分。感光膜的剩餘部分可變成器件結構的永久部分。

在現有的圖案上沉積材料的薄膜可以增大下伏圖案並建立不均勻平坦的表面。產生更小和更密集包裝的有源和無源部件需要均勻平坦的表面。平坦化可被用來從晶圓表面去除材料和產生均勻平坦的表面。平坦化涉及用拋光墊來拋光晶圓表面。研磨材料和腐蝕性化學品在拋光期間被添加到晶圓表面。或者，使用機械研磨而不使用腐蝕性化學品來進行平坦化。在一些實施例中，通過使用帶式磨床、標準晶圓背面研磨機、平面精研機或其他類似機器來實現純機械研磨。磨料的機械作用和化學品的腐蝕作用相組合，去除任何不規則的形貌，從而得到均勻平坦的表面。

後端製造涉及將成品晶圓切割或切單處理成單獨半導體裸片，然後封裝半導體裸片以用於結構支撐和環境隔離。為了切單處理半導體裸片，可沿著稱為鋸道或劃線的晶圓的非功能區切割晶圓。使用雷射切割工具或鋸條來切單處理晶圓。在切單後，將單獨半導體裸片安裝到包括用於與其他系統部件互連的引腳或接觸焊盤的封裝基板。半導體裸片上形成的接觸焊盤然後被連接到封裝中的接觸焊盤。可用焊料凸塊、柱形凸塊、導電漿料、再分布層或絲焊實現電連接。將密封劑或其他模製材料沉積在封裝上以提供物理支撐和電隔離。然後將成品封裝插入到電學系統中且使半導體器件的功能性對於其他系統部件是可用的。

電學系統可以是使用半導體器件來執行一個或多個電學功能的獨立系統。或者，電學系統可以是更大系統的子部件。例如，電學系統可以是蜂窩電話、個人數字助理(PDA)、數字視頻相機(DVC)或其他電子通信設備的一部分。或者，電學系統可以是顯卡、網絡接口卡或可以插入計算機的其他信號處理卡。半導體封裝可以包括微處理器、存儲器、專用集成電路(ASIC)、邏輯電路、模擬電路、RF電路、分立器件或其他半導體裸片或電子部件。為了使產品被市場所接受，小型化和輕量化是必要的。半導體器件間的距離必須被減小以實現更高的密度。

通過在單基板上組合一個或多個半導體封裝，製造商可將預製部件結合到電子器件和系統中。因為半導體封裝包括複雜的功能，可以使用更廉價的部件和流水線製造工藝來製造電子器件。所得到的器件不太可能出故障並且是更廉價製造的，從而降低了消費者的成本。

在以下討論中，參照單晶片FOWLP的形成來描述某些實施例，但是本公開的實施例不限於此。本公開的實施例可以用於任何板式封裝應用，包括單裸片應用、多裸片模塊、嵌入印刷線路板或PCB的裸片、模塊內裸片和無源部件的某種組合，或者模塊內器件單元和另外的部件的某種組合。在一個方面，本公開的實施例可以消除或降低因拼板過程中器件單元或其他部件的未對準而導致的封裝或模塊組合件的成品率損失。在另一方面，本公開的實施例可以維持與封裝或模塊輪廓一致，並且不需要改變UBM焊盤或BGA球的位置。在最終產品中可以始終實現保持與封裝或模塊輪廓吻合，例如，作為最終產品封裝、測試用插座等。在另一方面，本公開的實施例可允許在器件單元上的接合焊盤開口更小。

圖1A示出具有用於結構支承的基底基板材料22(諸如但不限於矽、鍺、砷化鎵、磷化銦或碳化矽)的半導體晶圓20的平面圖。多個半導體晶片或部件24形成在晶片20上，被穩定的、晶片間的晶片區域或劃片街區26分開，如上所述。劃片街區26提供切割區域以將半導體晶片20分割成單獨的半導體晶片24。

圖1B示出先前在圖1A的平面圖中所示的半導體晶圓20的一部分的截面圖。每個半導體晶片24具有背面或背表面28和與背面相反的有源表面30。有源表面30包含模擬或數字電路，所述電路以根據半導體裸片的電氣設計和功能形成在裸片內並且電互連的有源器件、無源器件、導電層和介質層的形式實現。例如，電路可以包括一個或多個電晶體、二極體和形成在有源表面30內的其他電路元件以實施模擬電路或數字電路，諸如DSP、ASIC、存儲器或其他信號處理電路。半導體晶片24也可以包含用於RF信號處理的集成無源器件(IPD)，諸如電感器、電容器和電阻器。

使用PVD、CVD、電解電鍍、無電極電鍍工藝或其他合適的金屬沉積工藝在有源表面30上方形成導電層32。導電層32可以是一層或多層鋁(Al)、銅(Cu)、錫(Sn)、鎳(Ni)、金(Au)、銀(Ag)或其他合適的導電材料。導電層32操作為電連接到有源表面30上的電路的接觸焊盤或接合焊盤。導電層32可形成為距半導體裸片24的邊緣第一距離並排設置的接觸焊盤，如圖1B中所示。或者，導電層32可以形成為接觸焊盤，所述接觸焊盤以多行偏移從而使得第一行接觸焊盤被布置成離晶片的邊緣為第一距離，並且與第一行交替的第二行接觸焊盤被布置成離晶片的邊緣為第二距離。在另一個實施例中，導電層32可形成為以陣列形式設置在半導體裸片24的整個表面區域上的接觸焊盤。接觸焊盤的完整陣列可根據半導體裸片的結構和設計以規則或不規則的圖案形成在半導體裸片24的整個表面上。類似地，所述接觸焊盤的尺寸、形狀或取向也可相對於彼此不規則，並且可包括一段導電材料，該導電材料在半導體裸片24的整個有源表面30上橫向地路由信號。

在圖1C中，半導體晶圓20經受使用研磨機34進行的可選研磨操作，以使半導體晶圓表面平面化並減縮所述半導體晶圓的厚度。化學蝕刻也可以用於移除半導體晶片20以及使其平坦化。使用鋸條或雷射切割工具35，通過劃片街區26，將半導體晶片20分割成單獨的半導體晶片24。

圖2A示出包含用於結構支承的臨時或犧牲性基底材料(諸如矽、聚合物、不鏽鋼或其他合適的低成本剛性材料)的載體或基板36。可選界面層或雙面膠帶38作為臨時粘接膜或蝕刻停止層形成在載體36上方。或者，界面層38可充當粘結劑粘結膜層，而且被併入完成的半導體封裝件內作為永久膜，所述永久膜的一部分與半導體裸片23保持接觸，並且所述永久膜的一部分可從接觸焊盤32上移除。在一個實施例中，載體36可以是包括開放中心部分的環狀膜框架，其在膠帶38的周邊支承該膠帶。或者，如圖2A和圖2B所示，載體36可以是無開放中心區域的平板，其在載體36的整個上表面上支承膠帶38。許多基準對準標記39可布置在基板36或界面層38上方或者附接到該基板或該界面層。或者，基板36或界面層38的一部分被移除或標記以形成基準39。在其他情況下，可識別對準位置並將其保持作為基板36與用於處理基板的機器或加工設備之間的關係。基準39允許相對於半導體晶片24的後續安裝進行基板36的取向和處理。

圖2A還示出圖1C的半導體裸片24面朝下安裝到載體36和界面層38，其中背面28背離基板取向，而有源表面30朝向載體取向。可使用取放操作或其他合適的操作將半導體裸片24放置在載體36上方。當半導體裸片24以有源表面朝向載體取向的方式安裝時，粘合劑可任選地設置在半導體裸片24的有源表面30與載體36之間。半導體裸片24還可直接安裝到界面層或支承膠帶38而不使用任選的粘合劑。

在另一個實施例中，圖1C的半導體裸片24可面朝上安裝到載體36和界面層38，其中背面28朝向基板取向，而有源表面30背離載體取向。可使用取放操作或其他合適的操作將半導體裸片24放置在載體36上方。在半導體裸片被放置在載體36或界面層38上方之前，當電互連件(諸如由銅或其他合適的導電材料製成的柱子)形成在半導體裸片24上方且連接至接觸焊盤32時，以面朝上構型安裝半導體裸片24可為有利的。然而，在聯接到電互連件諸如導電柱時，半導體裸片24還可以面朝下構型安裝。當半導體裸片24以面朝上構型安裝時，粘合劑可在半導體裸片以背面28朝向載體取向的方式安裝時，任選地設置在半導體裸片的背面28與載體36之間。任選的粘合劑可以是熱環氧樹脂、環氧樹脂、B級環氧膜、紫外線(UV)B級膜與任選的丙烯酸類聚合物，或者其他合適的材料。在一個實施例中，任選的粘合劑可在半導體裸片24安裝在載體36上方之前設置在背面28上方。或者，任選的粘合劑可在將半導體裸片安裝到載體之前被設置在載體36上。在其他實施例中，半導體裸片24直接安裝到界面層或支承膠帶38而不使用任選的粘合劑。

根據半導體晶片的標稱或預定的位置和間距相對於基準39來定位半導體晶片24。基準39可在載體36的上表面中或者在基板36的上表面與膠帶38的上表面之間形成為凹陷或突出。基準39充當識別標記，用於定位或測量(或二者)聯接至或設置在載體上的多個對象的位置。為每個半導體裸片24選擇的標稱位置被確定為有利於形成每個半導體裸片24的半導體封裝件或嵌入式裸片封裝件的標稱或預定的面板設計的一部分。標稱面板設計為形成每個半導體裸片24的扇出堆積互連結構以及最終半導體封裝件中的分割提供足夠的空間。因此，圖2A示出在如從基準39測量的參考點R1處將第一半導體裸片24a安裝或布置在基板36上方，所述參考點對應於標稱面板設計內的第一半導體裸片的位置。類似地，在如從一個或多個基準39測量的參考點R2處將第二半導體裸片24b安裝或設置在基板36上方，所述參考點對應於標稱面板設計內的第二半導體裸片的位置。雖然為方便起見將參考點R1和R2稱為「點」，但參考點R1和R2實際上可包括兩個或更多個點或在至少兩個維度上傳送信息的單個特徵、形狀或元素。

半導體裸片24被安裝到載體36，使得該半導體裸片在被安裝在載體36上方時通過空間或間隙40分開，所述載體為互連結構提供區域作為WLCSP(諸如隨後形成的扇出互連結構)的一部分。間隙40的尺寸包括足夠用於在隨後形成的半導體封裝件內可選地安裝半導體器件或部件的區域。

圖2B示出使用膏料印刷、壓縮模塑、傳遞模塑、液體密封劑模塑、層壓、真空層壓、旋塗或其他合適的施加器來沉積密封劑42。具體地講，圖2B示出具有多個側壁46的模具44，所述模具與頂部或板45、載體36和界面層38聚集在一起，以將半導體裸片24封閉在模具內用於隨後的封裝。模具44還可包括載體36放置於其上且側壁46可與之接觸的底部部分。在一個實施例中，載體36和界面層38充當用於隨後的封裝工藝的底部模具部分。或者，半導體晶片24、載體36和界面層38可以布置在包括多個部分(諸如頂部和底部部分)的模具內。通過圍繞半導體晶片24移動模具44，或替代地通過將半導體晶片移動到模具中，使模具44聚集在一起。

圖2B還示出模具44用腔體或開放空間50封閉半導體裸片24。腔體50在模具44與半導體晶片24和界面層38之間延伸。將一定體積的密封劑42設置在半導體裸片24和載體36上方。入口48可以是排氣口，不為密封劑42提供逸出路徑。密封劑42可以是聚合物複合材料，諸如具有填充物的環氧樹脂、具有填充物的環氧丙烯酸酯、或具有合適填充物的聚合物。根據腔體50的空間要求減去由半導體晶片24和可能存在的任何額外的半導體器件所佔用的區域來測量密封劑42的體積。密封劑42設置在半導體裸片24上方且在側壁44之間。

模具44的頂部45可沿側壁46移向密封劑42和半導體裸片24，直到頂部接觸密封劑以使密封劑42在腔體50內圍繞半導體裸片24均勻地分散且均勻地分布。密封劑42的粘度和升高的溫度可被選擇用於均勻覆蓋，例如，更低的粘度和升高的溫度可增加用於模塑、膏料印刷和旋塗的密封劑的流動。腔體50內的密封劑42的溫度也能得到控制，以便於固化密封劑。半導體裸片24被一起嵌入在密封劑42中，該密封劑不導電，並且在環境上保護半導體器件免受外部元件和汙染物的影響。

在使用真空壓縮模塑時，可將犧牲性釋放膜設置在腔體50的頂部45和側壁46與腔體內的密封劑42之間，以防止密封劑粘附或附接到腔體的頂部和側壁。當使用其他類型的模塑(諸如傳遞模塑)時，可省去犧牲性釋放膜並且密封劑42可包含脫模劑，或者可用脫模劑處理腔體50的內表面以防止密封劑附接到模具的內表面。

如上文所指出的那樣，半導體裸片24可相對於載體36以面朝上或面朝下的取向安裝。因此，圖2D所示的封裝(其中半導體裸片24呈面朝下取向)同樣適用於呈面朝上取向的半導體裸片，可包括聯接至半導體裸片的導電互連件，諸如銅柱。因此，雖然隨後在圖2C至圖2K中示出的加工相對於半導體裸片24呈面朝下取向封裝且沒有導電互連件聯接至接觸焊盤32的封裝而示出，但隨後的加工同樣適用於其中導電互連件聯接至接觸焊盤的面朝下取向並且適用於具有和沒有導電互連件聯接至接觸焊盤的面朝上取向。

在圖2C中，從模具44移除半導體裸片24，並且面板70任選地經受固化工藝以固化密封劑42。通過化學蝕刻、機械剝離、CMP、機械研磨、熱烘、紫外光、雷射掃描、溼法脫模或其他合適的工藝來移除載體36和界面層38，以暴露與表面68相對的密封劑42的表面66。在一個實施例中，密封劑42在載體26、界面層38或二者被移除之前部分地或全部地固化。或者，密封劑42可在載體26、界面層38或二者被移除之後部分地或全部地固化。在一些實施例中，載體36被移除，而界面層38被保留作為永久界面層，變成最終半導體封裝件的一部分。密封劑42的表面66與半導體裸片24的有源表面30和接觸焊盤32基本共面，其中每一者均可通過移除載體36和界面層38而被暴露。在移除載體36和界面層38後，圖2C示出圍繞半導體裸片24設置以形成嵌入式裸片面板70的密封劑42。面板70包括任何形狀和尺寸的佔位面積或形狀因數，所述佔位面積或形狀因數允許並有利於形成半導體封裝件所需的後續加工，如以下更詳細地描述。如圖2D所示，面板70包括與300毫米(mm)半導體晶圓的形狀因數類似的形狀因數，並且包括直徑為300mm的圓形佔位面積。然而，面板70可包括多種形式，諸如矩形或正方形。在一個實施例中，面板70在本領域中可被稱為重組晶圓。

面板70還可經受使用研磨機進行的可選研磨操作，以使面板的表面平面化並且減縮面板的厚度。化學蝕刻也可以用於在面板70中移除密封劑42的一部分並且使該部分平面化。因此，當互連結構諸如銅柱或銅跡線聯接到半導體裸片24的接觸焊盤32時，互連結構的表面可在面板70的底面或正面相對於密封劑42暴露，從而在半導體裸片24與隨後形成的扇出互連結構之間形成電互連。

圖2C還示出掃描器73，該掃描器檢測面板70，以確定面板70內的半導體裸片24的真實或實際位置。掃描器73使用光學成像、聲學成像、磁性成像、無線電頻率、紅外線或其他合適的過程來確定半導體晶片24的真實或實際位置，或其他物體(包括面板70內的可選半導體器件24)的真實或實際位置。確定每個半導體裸片24或面板70內的其他物體相對於面板70上的基準或全局參考點R3的真實位置，包括x-y位移、旋轉θ或二者。雖然為方便起見將參考點R3稱為點，但參考點R3可包括兩個或更多個元素點作為用於確定至少兩個維度上的移動或旋轉的參考系。另外，參考點R3還可包括單個特徵，所述單個特徵包括長度、寬度或者兩個或更多個尺寸或方向，其允許單個元素作為用於確定至少兩個維度上(諸如x和y)的移動或旋轉或者在面板70的表面上沿垂直橫向方向的水平和垂直位移的參考系。

參考點R3可包括隨密封劑42的形成以及基板36和界面層38的移除一起從基板36傳送的任意數目的基準。參考點R3還包括許多新的基準對準標記，所述基準對準標記定位在面板70上方或附接到面板270，或者通過標示或移除密封劑42的一部分而形成。或者，參考點R3在物理上不被識別為面板70的一部分，而是與掃描器73的一部分或者掃描器73或其他加工設備或機器的附接點相關聯。在另一個實施例中，可從嵌入在面板70內的一個或多個裸片24中選擇參考點R3，從而可基於面板內的一個或多個半導體裸片24的真實位置確定面板的全局參考系。

掃描器73檢查每個半導體晶片24上的特徵以確定面板70中的每個半導體晶片相對於參考點R3的實際位置和旋轉。由每個半導體晶片24上的掃描器73識別的特徵包括邊緣的位置或半導體晶片的角落、接觸焊盤32的位置(包括接觸焊盤的角落、中心或輪廓)、或半導體晶片上或與半導體晶片相關聯的任何其他特徵。半導體裸片24的實際或實測位置包括x-y位置，該位置說明在半導體裸片相對於參考點R3的一個或多個方向上的橫向或平移移位。類似地，半導體晶片24的實際或實測位置還包括相對於參考點R3的取向或角度旋轉。

如圖2C所示，第一半導體裸片24a被封裝在面板70內並且位於相對於參考點R3測量的參考點R4處。參考點R4(類似於參考點R3)可以是兩個或更多個點，或者在至少兩個維度上傳送信息的單個特徵或形狀。類似地，第二半導體裸片24b在相對於參考點R3測量的參考點R5處被封裝在面板70內。參考點R5(類似於參考點R3和R4)可以是兩個或更多個點，或者在至少兩個維度上傳送信息的單個特徵或形狀。當半導體晶片24被精確和準確地放置在參考點R1和R2處、並且半導體晶片在封裝過程中不經歷任何移動或移位時，R1和R2分別等於R4和R5。然而，半導體晶片24從預定面板設計的標稱位置的移動導致參考點R4和R5分別不同於參考點R1和R2。半導體晶片24遠離其標稱位置和參考點R3的移動是由在基板36上方安裝半導體晶片的不準確性引起的。另外，半導體晶片24的移動也是由在封裝過程中發生的半導體晶片的位置的移位引起的。例如，由密封劑42接觸半導體晶片24產生的力可能導致半導體晶片24相對於參考點R3移位，並且相對於預定面板設計內的半導體晶片的標稱位置(即，參考點R1和R2)移位。

在通過掃描器73確定面板70內的每個半導體裸片24的真實位置和取向後，可將半導體裸片的真實位置(例如R4和R5)與標稱面板設計內的半導體裸片的標稱位置(例如R1和R2)相比較，以確定在加工過程中發生的每個半導體裸片24的位置變化或移位。通過確定半導體裸片24的標稱或原始設計位置與半導體裸片的實際位置之間的位置差異，可識別和避免在半導體裸片24上方隨後形成扇出堆積互連結構的潛在問題。或者，半導體裸片24的真實位置可用於識別潛在問題，其中可識別和避免在半導體裸片24上方隨後形成扇出堆積互連結構而無需參考半導體裸片的標稱設計位置或原始設計位置之間的位置差。

如果半導體晶片24的真實位置(例如R4和R5)已移位從而使得半導體晶片上的接觸焊盤32的真實位置將不再對準或提供與隨後形成的扇出堆積互連結構的良好的電連接，則存在潛在問題。初始針對半導體裸片24或面板70內其他特徵的標稱位置而設計的扇出堆積結構可不與基於面板設計內的半導體裸片的標稱位置(例如，R1和R2)而設計的堆積互連結構的某些半導體裸片24對準。或者，對於堆積互連結構設計來說，可能需要增大堆積互連結構的有效節距，以確保良好的電連接。然而，節距增大導致封裝密度降低，這是由於考慮到半導體裸片24的標稱位置與實際位置之間的差異而引起的。為了保持堆積互連結構的減小節距並且確保在堆積互連結構的各個層和部件之間具有良好的電互連，扇出堆積互連結構的原始設計的至少一部分在被應用於面板70之前進行了修改，以避免在互連結構與半導體裸片24之間出現未對準和電連接不充分的問題。雖然堆積互連結構的各個具體特徵用作截頂通孔可用於自適性地提供電互連的方式的非限制性例子，但截頂通孔可用於將相對於封裝輪廓固定的任何層或特徵連接到因半導體封裝件內裸片位置變化而相對於封裝輪廓可變的任何其他層或特徵。

在一個實施例中，可將半導體裸片24的位置數據導入自適性圖案自動路由器中，如申請號13/891,006所述，該申請的公開內容全文併入本文中。因此，自適性圖案化系統可考慮到半導體裸片24的真實或實測位置並且產生新設計，所述新設計調整或選擇扇出堆積互連結構的至少一部分的新位置，如以下更詳細地描述。對於將要調適或調整的每個特徵來說，每個半導體裸片或封裝半導體裸片單元76的單獨封裝設計可組合形成對整個面板70的繪製。從標稱位置到真實位置的移位差異可指示如何組合單獨的封裝設計以形成完整面板設計。或者，真實位置或實測位置可指示如何確定和組合單獨的封裝設計以形成面板70的定製的、個性化的或自適性的完整面板設計。在一個實施例中，可將每個半導體裸片單元76的設計文件導入到光刻機，所述光刻機使用設計數據來將定製的、個性化的、自適性的圖案動態地應用到每個面板70。

圖2D示出面板70的平面圖或頂視圖，包括設置在半導體裸片24之間的被空間52分開的多個半導體裸片24。在將半導體裸片放置在載體36或界面層38上方的過程中，空間52是由密封劑42填充半導體裸片之間的腔體50而造成的。由於密封劑42形成空，導致圍繞每個半導體裸片24形成周邊區域72。周邊區域72有利於隨後形成每個半導體裸片24的扇出堆積互連結構，如以下更詳細地描述。周邊區域72的外邊緣由穿過空間52且圍繞每個半導體裸片24延伸的封裝輪廓74限定。封裝輪廓74描繪了封裝半導體裸片單元76的外部外形或封裝邊緣，其中每個半導體裸片單元均包括半導體裸片24和周邊區域72。封裝輪廓74還描繪了鋸道或劃線75的邊緣，所述鋸道或劃線將被移除，以使封裝半導體裸片單元76與彼此及面板70分開或分離。封裝輪廓74還描繪了隨後形成的WLCSP的邊緣，WLCSP包括封裝半導體裸片單元76和堆積互連結構。

如圖2D所示，面板70可被分割成多個封裝的半導體裸片單元76，每個半導體裸片單元均包括單個半導體裸片24。或者，封裝的半導體裸片單元76還可包括多個半導體裸片24以形成多裸片封裝件或模塊。也就是說，單個半導體裸片單元76可包括一個或多個半導體裸片24、一個或多個無源器件(諸如，電容器、電感器或電阻器)和一個或多個其他部件(諸如光學元件、連接器或其他電子部件)。根據本公開的實施例，在半導體裸片單元76內任選地包括並且可預想到有源器件和無源器件與其他部件的多種組合。

在圖2E中，通過沉積和圖案化絕緣或鈍化層80將扇出堆積互連結構的第一部分形成在面板70上方。絕緣層80共形地塗覆到密封劑42和半導體晶片24，並且具有遵循密封劑250和半導體晶片224的輪廓的第一表面。絕緣層80具有與第一表面相反的第二平表面。絕緣層80包含一層或多層的光敏低固化溫度介電抗蝕劑、光敏複合物抗蝕劑、層壓化合物膜、具有填充物的絕緣膏劑、焊料掩模抗蝕劑膜、液體模塑化合物、二氧化矽(SiO2)、氮化矽(Si3N4)、氮氧化矽(SiON)、氧化鋁(Al2O3)或具有類似的絕緣和結構性質的其他材料。使用印刷、旋塗、噴塗、層壓或其他合適的工藝來沉積絕緣層80。絕緣層80隨後被圖案化和可選地固化。

通過蝕刻、雷射鑽孔、機械鑽孔或其他合適的工藝來移除絕緣層80的一部分以形成開口82。開口82完全延伸穿過絕緣層80並且暴露半導體晶片24的接觸焊盤32。當半導體晶片24相對於參考點R3的位置的變化較小時，可能無需對開口82的位置進行調整以將開口與接觸焊盤32正確地對準。因此，用於封裝半導體晶片24的自適性圖案化的步驟包括測量半導體晶片24的真實位置，以及確定半導體晶片的移位或移動是否需要開口82的位置的變化。如果接觸焊盤32的位置的變化使得開口82的標稱位置不提供與接觸焊盤的充分接觸，則將進行對開口82的位置的調整。

自適性圖案化可以單獨地調整每個開口82的位置，或同時調整許多開口82的位置。例如，許多開口82形成與面板70內的單個半導體晶片24有關的單元圖案，這些開口作為單元被一起調整。通過x-y平移或通過相對於面板70上的參考點R3的角度θ的旋轉，單獨地或成組地調整開口82的位置。例如，通過x-y平移或通過根據面板70內的半導體裸片24a的真實位置(如相對於參考點R3測量)的角度θ的旋轉，調整開口82的第一部分(在圖2E中被指定為開口82a)。類似地，通過x-y平移或通過根據面板70內的半導體裸片24b的真實位置(如相對於參考點R3測量)的角度θ的旋轉，調節開口82的第二部分(在圖2E中被指定為開口82b)。根據需要，針對面板70內的每個半導體晶片24，發生開口82的自適性圖案化。在一個實施例中，使用專有的設計工具形成開口82，所述專有的設計工具修改或調整面板70上的每個封裝的扇出單元設計，以使得隨後形成在開口82中的導電通孔與接觸焊盤32正確地對準。當開口82相對於參考點R3的位置的變化較小時，可能無需對堆積互連結構進行額外的調整。或者，除了改變開口82的位置之外，還改變堆積互連層的其他部分的標稱位置，如在下面更詳細地描述。

在圖2F中，使用PVD、CVD、電解電鍍、無電極電鍍或其他合適的工藝將導電層沉積在開口82中以形成導電通孔88。導電通孔88可以是一層或多層的Al、Cu、Sn、Ni、Au、Ag、鈦(Ti)、鎢(W)、多晶矽或其他合適的導電材料。導電通孔88形成堆積互連結構的一部分並且提供與接觸焊盤32的垂直電連接。

圖2F還示出導電層90被圖案化並沉積在絕緣層80和導電層88上方作為RDL。導電RDL 90可以是一層或多層的Al、Cu、Sn、Ni、Au、Ag或其他合適的導電材料。導電RDL 90的沉積使用PVD、CVD、電解電鍍、無電極電鍍或其他合適的工藝。在一個實施例中，導電RDL 90與導電通孔88一起同時形成。或者，導電通孔88和導電RDL 90作為單獨工藝的一部分並在不同的時間形成。圖2G是導電RDL 90的一部分的平面圖，該導電RDL包括第一通孔捕獲焊盤92、跡線94和第二通孔捕獲焊盤或RDL捕獲焊盤96。第一通孔捕獲焊盤92可設置在絕緣層80和導電通孔88上方。導電RDL 90包括跡線94，該跡線形成在絕緣層80上方，並從第一通孔捕獲焊盤92延伸到RDL捕獲焊盤96。RDL捕獲焊盤96接觸導電RDL 90的跡線部分94並且與第一通孔捕獲焊盤92相對。在一個實施例中，跡線94的寬度小於第一通孔捕獲焊盤92和RDL捕獲焊盤96的寬度。在另一個實施例中，可採用堆疊通孔，其中導電RDL 90包括RDL捕獲焊盤96，但並不包括第一通孔捕獲焊盤92或跡線94。相反，RDL捕獲焊盤96圍繞導電通孔88，以使得導電通孔88落在捕獲焊盤96內，這樣捕獲焊盤96可聯接至或直接接觸通孔88和通孔106二者。

如以上所指示，當半導體裸片24、開口82和導電通孔88相對於參考點R3的位置的變化較小時，可能無需對堆積互連結構(包括對導電RDL 90)進行額外的調整。因此，用於封裝形成在面板70中的半導體裸片24的自適性圖案化的步驟可包括測量半導體裸片24的真實位置、確定半導體裸片的移位或移動不需要導電RDL 90的圖案或設計的變化、以及在先前相對於面板70和參考點R3確定的位置處形成導電RDL 90，即，不對半導體裸片24相對於參考點R3的位置的變化進行調整。或者，如果開口82的位置的變化為使得第一通孔捕獲焊盤92的標稱位置不提供與導電通孔88的充分接觸，則可對堆積互連結構進行額外調整，如下所述。

在一個實施例中，通過利用x-y平移或相對於參考點R3的角度θ的旋轉或二者來調節半導體裸片24的每個真實位置，使得與每個半導體裸片24相關聯的導電RDL 90的整體移位，針對半導體裸片24的每個真實位置，使導電RDL 90可自適性地圖案化。根據需要，相對於面板70內的每個半導體裸片24的接觸焊盤32或導電通孔88進行導電RDL 90的自適性圖案化。例如，可通過x-y平移、根據面板70內的半導體裸片24a的真實位置(相對於參考點R3測量)的角度θ的旋轉或二者來調整設置在半導體裸片24a上方的導電RDL 90的第一部分(在圖2F中被指定為導電RDL 90a)。類似地，可通過x-y平移、根據面板70內的半導體裸片24b的真實位置(相對於參考點R3測量)的角度θ的旋轉或二者來調整設置在半導體裸片24b上方的導電RDL 90的第二部分(在圖2F中被指定為導電RDL 90b)。因此，通過調整每個半導體裸片24的導電RDL 90的位置，導電RDL 90與面板70內的半導體裸片24的真實或實際位置對準。例如，利用自適性圖案化形成導電RDL 90後，第一通孔捕獲焊盤92的中心98可與導電通孔88的中心對準。此外，提供接觸焊盤32、導電通孔88和導電RDL 90之間的良好的連接而不增加通孔捕獲焊盤92的區域，並且因此適用於精細節距應用。

由於使得每個半導體裸片24的導電RDL 90的取向或位置移位，由半導體裸片24相對於完成的半導體封裝件的外邊緣的標稱位置與真實位置之間的差異產生的偏移被轉移或移位到RDL捕獲焊盤96與隨後形成的互連件(諸如第二通孔、UBM或另一個合適的互連結構)之間的界面或互連。理想地，UBM圖案或其他合適的互連結構的位置保持不變，並且不相對於封裝的邊緣移位。因此，如果整個RDL圖案或導電RDL 90相對於固定UBM或互連結構圖案移位，則應當考慮導電RDL 90相對於UBM焊盤的固定位置的移位(如下論述)，以確保最終半導體封裝件的合適功能和可靠性。

圖2H(從圖2F和圖2G繼續)示出了與圖2F所示視圖類似的晶圓70的剖視圖。另外，圖2H還示出絕緣或鈍化層104，該絕緣或鈍化層共形地塗覆到絕緣層80和導電層90，並且具有沿著該絕緣層和該導電RDL的輪廓的第一表面。絕緣層104具有與第一表面相反的第二平表面。絕緣層104包含一層或多層的光敏低固化溫度介電抗蝕劑、光敏複合物抗蝕劑、層壓化合物膜、具有填充物的絕緣膏劑、焊料掩模抗蝕劑膜、環氧塑封料、SiO2、Si3N4、SiON、Al2O3或具有類似的絕緣和結構性質的其他材料。使用印刷、旋塗、噴塗、層壓、模塑或其他合適的工藝來沉積絕緣層104。絕緣層104隨後被圖案化和可選地固化。

通過蝕刻、雷射鑽孔、機械鑽孔或其他合適的工藝來移除絕緣層104的一部分以形成開口，所述開口完全延伸穿過絕緣層104並且暴露導電RDL 90的一部分，諸如RDL捕獲焊盤96。使用PVD、CVD、電解電鍍、無電極電鍍或其他合適的工藝將導電層沉積在絕緣層104中的開口中以形成導電通孔106。導電通孔106可以是一層或多層的Al、Cu、Sn、Ni、Au、Ag、Ti、W、多晶矽或其他合適的導電材料。導電通孔106形成堆積互連結構的部分並且提供相對於接觸焊盤32、導電通孔88和導電RDL 90的垂直電連接。

在一個實施例中，導電通孔106的位置形成在其相對於參考點R3和面板70的標稱位置處，並且與RDL捕獲焊盤96對準。導電通孔106可與RDL捕獲焊盤96對準，因為半導體裸片24尚未移離其標稱位置106'，或半導體裸片24和導電RDL 90相對於面板70內參考點R3的移位較小。或者，如以下更詳細論述，導電通孔106可形成在其標稱位置處並且與RDL捕獲焊盤96至少部分地未對準，因為導電RDL 90和RDL捕獲焊盤96已通過x-y位移、旋轉θ或二者移位以便與半導體裸片24匹配。

圖2H還示出形成在導電通孔106和絕緣層104上方的UBM焊盤或捕獲焊盤110。在包括超過兩個路由層或RDL的實施例中，UBM焊盤110可以是第二扇出RDL捕獲焊盤。UBM焊盤110可以是多個金屬疊層，包括粘合劑層、阻擋層、種子層和潤溼層。UBM焊盤110的層可以是Ti、氮化鈦(TiN)、鈦鎢(TiW)、Al、Cu、鉻(Cr)、鉻銅(CrCu)、Ni、鎳釩(NiV)、Pd、鉑(Pt)、Au、Ag或其他合適的材料或材料組合。在一個實施例中，UBM焊盤110包括TiW種子層、Cu種子層和Cu UBM層。TiW種子層共形地塗覆在絕緣層104和導電通孔106上方。Cu種子層共形地塗覆在TiW種子層上方。Cu UBM層共形地塗覆在TiW種子層和Cu種子層上方。UBM焊盤110充當導電通孔106與隨後形成的焊料凸塊或其他輸入/輸出(I/O)互連結構之間的中間導電層。UBM焊盤110可提供與導電通孔106的低電阻互連、對焊料擴散的阻擋、以及焊料潤溼性的增加。

導電通孔106可形成在其標稱位置的佔位面積內，以允許在導電通孔106與UBM焊盤110之間具有良好的電連接，同時使UBM焊盤110保持在其標稱位置。通過不使UBM焊盤110相對於其標稱位置經受x-y位移、旋轉θ或二者，UBM焊盤110以及隨後形成的連接至UBM焊盤的電互連件的位置與封裝輪廓74對準，以便於準確且精密地連接到測試用插座、電路板或其他可能連接有封裝件的結構。然而，取決於導電RDL 90的自適性圖案化包括x-y位移、旋轉θ或二者以便與半導體裸片24的實際位置對準，在通孔106與RDL捕獲焊盤96之間可能會發生至少部分未對準。此前，適應於適配導電RDL 90的對準並同時使得整個RDL的圖案保持恆定的半導體裸片24的最大容許移位受到通孔106與RDL捕獲焊盤之間的重疊的限制。允許通孔106延伸超過RDL捕獲焊盤96的邊緣造成了在RDL層上的相鄰特徵結構之間產生短路的風險，由此損害已完成半導體封裝件的功能和值。

圖2I(類似於圖2G)示出在形成RDL 90、通孔106和UBM 110後，此前在圖2H中以剖視圖示出的半導體晶圓70的一部分的平面圖，其中剪切後的通孔106基於晶圓70內半導體裸片24的真實位置和UBM 110的真實位置而調節RDL 90的自適性移動，所述真實位置相對於其標稱位置和封裝輪廓74的位置而保持恆定或固定。圖2H示出根據標稱通孔106'的佔位面積調整通孔106的佔位面積或橫截面尺寸、形狀或二者，以彌補UBM焊盤110與RDL焊盤96之間的未對準。換句話講，根據標稱通孔106'的佔位面積調整通孔106的佔位面積、橫截面尺寸和橫截面形狀中的一者或多者，以彌補半導體裸片24與封裝輪廓74之間的未對準。具體地講，當標稱通孔106'在與UBM焊盤110對準時延伸超過RDL捕獲焊盤96，通孔106的佔位面積或橫截面積經受動態剪切以調整標稱通孔106'的形狀、尺寸或二者。通孔106是基於RDL捕獲焊盤96的真實或實際位置而動態地形成的。RDL捕獲焊盤96的真實位置可由掃描器73確定，或從半導體裸片24的真實或實際位置的測量中推斷得出。

在獲得RDL捕獲焊盤96的實際或真實位置後，通過剪切或去除標稱通孔106'的延伸超過RDL捕獲焊盤96的部分112來確定通孔106的佔位面積114(在圖2I和圖2J中以交叉影線示出)。也可在RDL捕獲焊盤96的佔位面積內去除標稱通孔106'的額外部分，以提供從RDL捕獲焊盤的外邊緣或外圍在通孔106附近的偏離或退步。在確定通孔106的佔位面積114的過程中，標稱通孔106'的中心可與UBM焊盤110或UBM焊盤的中心保持對準。另外，可確保通孔106的佔位面積114具有最小可接受面積。可基於已完成WLCSP的配置、設計和操作來選擇和設置最小可接受面積112。在一個實施例中，最小可接受面積112可以是絕對最小面積或可被確定為通孔的標稱面積的百分比，該通孔將根據半導體封裝件的結構和設計來提供可接受的機械和電性能特性。取決於將要連接的層(諸如接觸焊盤32、導電RDL 90和導電通孔106)的屬性，通孔的最小接受面積可在大於或等於標稱通孔面積的25％的通孔尺寸範圍內。

在限定了通孔106的佔位面積114的最小面積的情況下，如上所述，可針對RDL捕獲焊盤96的給定尺寸，就半導體裸片相對於參考點R3的x-y位移、旋轉θ或二者而言，確定半導體裸片24的最大可接受移位。由於半導體裸片24的最大接受移位是RDL捕獲焊盤96的最大尺寸的函數，所以更大的RDL捕獲焊盤允許更大的最大可接受移位。然而，調整RDL捕獲焊盤96的佔位面積還可能不期望地增大路由節距並減小路由密度。另一方面，維持RDL捕獲焊盤96的固定尺寸並同時調整通孔106的佔位面積114(如圖2I所示)使得半導體裸片24具有更大的最大可接受移位，而不會不期望地增大路由節距並減小路由密度。

因此，應用自適性對準方法，其中導電RDL 90的整個圖案保持恆定並且通過x-y位移、旋轉θ或二者作為整體移動，以使得第一通孔捕獲焊盤92與接觸焊盤32對準。UBM捕獲焊盤110和連接到RDL捕獲焊盤96的標稱通孔106'的中心可相對於封裝輪廓74保持恆定。不是僅作為自適性對準方法的一部分來調整電通孔106的尺寸，而是可修改通孔106的佔位面積114以適應RDL 90的移位，其中最大可容許移位並不受到通孔與RDL捕獲焊盤之間標稱重疊的限制，以避免使通孔106延伸越過RDL捕獲焊盤96的佔位面積。相反，通過允許通孔106的佔位面積114的形狀適於半導體裸片124的位置移位，解除最大裸片移位限制。通過經由修改通孔106的佔位面積尺寸、佔位面積形狀或二者而解除最大裸片移位限制，可將自適性對準方法擴展到具有更大尺寸的半導體裸片並且擴展到需要更高密度的封裝件。另外，在特定半導體裸片移位的情況下，可使通孔尺寸增大到最大延長實際，以提供修改後通孔的增大的機械強度和電氣功能及可靠性。

雖然已就標稱通孔106'的移除部分112而言論述了通孔106的形成，但本領域的普通技術人員應當理解的是，無需照字面意義或有形地形成標稱通孔106'，以使得標稱通孔106'的移除部分112是物理的或有形的。相反，如果半導體裸片24從參考點R1無明顯位移，則通孔106形成為其佔位面積不同於標稱通孔106'的佔位面積，標稱通孔106'表示通孔106形成的形式。因此，將標稱通孔106'的部分112剪切或去除可作為方法、系統或軟體的一部分而虛擬地或計算地進行。例如，可將數據(包括RDL捕獲焊盤96的位置或半導體裸片24的位置)導入自適性圖案自動路由器中，形成通孔106的設計或形式，該設計或形式不同於標稱通孔106'的設計或形式。可形成關於整個面板107的設計，該面板包括多個通孔106，該通孔具有不同的佔位面積或可變的通孔尺寸和形狀。該設計隨後可被應用於面板70以在整個面板107上形成具有變化佔位面積的多個通孔106。因此，多個導電通孔106可將多個RDL捕獲焊盤96與多個UBM捕獲焊盤110物理連接且電連接，而不會使通孔106延伸超過RDL捕獲焊盤96的邊緣，且不會造成在RDL層上在相鄰特徵結構之間形成短路的風險，如圖2J所示。

如圖2F至圖2J所示且如上所述的通孔106的修改或截短也適用於以上如圖2E所示的開口82和導電通孔88。如果所產生的修改後或截短後的通孔88大到足以為所產生的半導體封裝件提供充分的電接觸和機械接觸，則開口82和導電通孔88可如以上關於通孔106所述而被修改和截短。在一個實施例中，可修改或截短通孔88，而不是修改或截短導電通孔106，或在修改或截短導電通孔106之外，還可修改或截短通孔88。通孔88的修改和截短可有利地用於具有超過一個半導體裸片的多晶片模塊或封裝件，因為整個RDL圖案(諸如RDL層90)可保持恆定，同時通孔(諸如通孔88)可獨立地調整、修改或截短，以使得多晶片封裝件內所包含的兩個或更多個半導體裸片24的接觸焊盤32電連接。

可執行導電通孔106和開口82的修改或截短(如上所述)以使得調整導電通孔106'的標稱尺寸、形狀或二者或開口82的標稱尺寸、形狀或二者可導致修改後通孔106的尺寸與半導體裸片24和封裝輪廓74之間的未對準度成反比。換句話講，半導體裸片24與封裝輪廓74之間的未對準度越大，導電通孔106的尺寸或面積(諸如佔位面積114的尺寸)將越小。另一方面，半導體裸片24與封裝輪廓74之間的未對準度越小，導電通孔106的尺寸將越大。因此，當半導體裸片24與封裝輪廓74之間的未對準度接近零時，實際導電通孔106的尺寸和形狀接近標稱導電通孔106'的尺寸和形狀。

類似地，可調整標稱通孔106'的尺寸、形狀或二者以使得修改後或導電通孔106的尺寸、形狀或二者與相對於半導體裸片中心的距離成反比。換句話講，導電通孔106與半導體裸片24上的中心或固定點之間的距離越大，對於封裝特徵結構之間的減小的重疊來說，導電通孔的尺寸將越小。另一方面，導電通孔106與半導體裸片24上的中心或固定點之間的距離越大，增大封裝特徵結構之間的重疊需要考慮的或減小各個封裝特徵結構之間的未對準度需要考慮的導電通孔106的尺寸將越大。因此，當導電通孔106與半導體裸片24上的中心或固定點之間的距離增大時，半導體裸片24與封裝特徵之間的未對準度也將增大。

雖然以上討論使用了導電通孔106的封裝特徵結構作為一個非限制性例子來描述導電通孔106的尺寸如何與距半導體裸片中心的距離成反比，但其他封裝特徵結構可同樣具有與距半導體裸片中心的距離成反比的尺寸。具有這種關係的其他封裝特徵結構可包括但不限於導電RDL 90、捕獲焊盤96、UBM捕獲焊盤110和佔位面積114的部分，其中每一者均可被修改以解決封裝特徵結構間的減弱的重疊或彌補各種封裝特徵結構之間較大的未對準度。作為另一個非限制性例子，考慮半導體封裝件120的情況，該半導體封裝件包括聯接到導電通孔106的至少第一行和至少第二行UBM焊盤110，其中第一行UBM焊盤110從半導體裸片24的中心偏離第一距離，並且第二行UBM焊盤110從半導體裸片24的中心偏離第二距離，所述第二距離大於所述第一距離。在這種情況下，第二行UBM焊盤110與半導體裸片24的中心之間的更大距離可導致聯接到第二行UBM焊盤110的導電通孔106具有比聯接到第一行UBM焊盤110的導電通孔106的尺寸更小的尺寸。另外，聯接到第二行UBM焊盤的導電通孔106的未對準度可大於聯接到第一行UBM焊盤的導電通孔106的未對準度。

圖2K示出使用蒸發、電解電鍍、無電極電鍍、球滴(ball drop)或絲網印刷工藝沉積在UBM 110和導電通孔106上方的導電凸塊材料。凸塊材料可以是Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料和其組合，連同可選的焊劑溶液一起。例如，凸塊材料可以是共晶Sn/Pb、高鉛焊料或無鉛焊料。使用合適的附著或粘結工藝將凸塊材料結合到UBM 110。在一個實施例中，通過將凸塊材料加熱到其熔點以上來使凸塊材料回流以形成球形球或凸塊116。在一些應用中，凸塊116被二次回流以改善到UBM 110的電接觸。凸塊也可以被壓縮結合到UBM 110。凸塊116表示可以形成在UBM 110上方的一種類型的互連結構。互連結構也可以使用導電膏、柱形凸塊、微凸塊或其他電互連。

圖2K還示出在形成凸塊116之後，使用鋸條或雷射切割工具118分割面板或重組晶圓70以形成單獨的半導體封裝件或嵌入式裸片封裝件120。由於UBM焊盤110和凸塊116未針對面板70內半導體裸片24的移動而自適性地調整，並且根據它們的標稱設計位置而形成，因此凸塊116與封裝輪廓74和半導體封裝件120的外封裝輪廓的外圍對準。

因此，圖2A至圖2K示出一種製備半導體封裝件120的方法，其中使第一通孔層和RDL路由層的至少一部分從其在面板上的標稱位置移位以與每個半導體裸片的真實位置對準。通過這樣做，至少封裝I/O互連保持與成品封裝的邊緣對準以符合封裝輪廓圖，有利於封裝測試，並且消除拼板過程中由於半導體晶片的未對準所導致的成品率損失。自適性圖案化的實施可以使用可編程直寫曝光和雷射燒蝕方法以允許調整通孔和RDL層的形狀、位置和取向來與面板70內的每個單獨的半導體晶片對準。除了增加成品率之外，所提出的工藝還校正晶片在固化過程中的移動，並且因此實現更小的晶片接合焊盤的幾何形狀和增加的密度。

因此，本文所公開的自適性圖案化方法允許調整扇出RDL層的位置，以使其與嵌入式半導體裸片上的特徵結構對準。使UBM或封裝I/O焊盤陣列相對於封裝輪廓保持恆定，並剪切使RDL層上的捕獲焊盤連接至UBM焊盤的通孔，以根據密封劑內半導體裸片相對於半導體裸片的標稱位置的幅值和移位方向而改變UBM焊盤的尺寸、形狀或二者。所公開的自適性圖案化方法增強了自適性圖案化能力並能夠向具有更大本體尺寸的半導體器件封裝件施加自適性旋轉。

圖3示出與圖2K的半導體封裝件120類似的單獨的半導體封裝件或嵌入式裸片封裝件130。半導體封裝件130通過省略任選的絕緣或鈍化層80而不同於半導體封裝件120，以使得導電層90圖案化且沉積在半導體裸片24和密封劑42而不是絕緣層80上方並可與它們直接接觸。

圖4示出與圖2K的半導體封裝件120類似的單獨的半導體封裝件或嵌入式裸片封裝件140。半導體封裝件140通過包括導電柱或樁144而不是導電通孔88而不同於半導體封裝件120。這樣，半導體封裝件140可形成為正面朝下的全模塑半導體封裝件，其中密封劑42圍繞半導體裸片24的所有側設置。或者，半導體封裝件140可形成為正面朝上的模塑導體封裝，第一密封劑42a可在有源表面30和多個側表面上方設置且鄰近多個側表面，諸如設置在有源表面與背面28之間的四個側表面。第二密封劑42b也可設置在背面28和密封劑42a上方。由於正面朝下的全模塑設計，圖2K的任選的絕緣或鈍化層80在圖4中更換為任選的絕緣或鈍化層142。然而，自適性圖案化的方法和結構(包括從具有導電層90、導電通孔106和UBM焊盤110的半導體封裝件120進行通孔剪切)可相對於它們在半導體封裝件140內而不發生改變。

圖5示出與圖4的半導體封裝件140類似的單獨的半導體封裝件或嵌入式封裝件150。半導體封裝件150通過包括導電層154而不同於半導體封裝件140，該導電層可被配置為扇入重新分布層。這樣，導電柱或樁156與導電柱144的不同之處在於導電柱156包括聯接到導電層154的第一端和與所述第一端相對的聯接到導電層或RDL 90的第二端。

半導體封裝件150與半導體封裝件140的不同之處還在於包括任選的裸片附連粘合劑或界面層158而不是密封劑42b，其可設置在半導體裸片24的背面28的上方且與該背面直接接觸。粘合劑158可包括與半導體裸片24的佔位面積基本上相等的佔位面積，或者，粘合劑158可包括與半導體封裝件150的佔位面積基本上相等的佔位面積。然而，自適性圖案化的方法和結構(包括從具有導電通孔88、導電層90、導電通孔106和UBM焊盤110的半導體封裝件120進行通孔剪切)可相對於它們在半導體封裝件150內而不發生改變。

圖6示出半導體封裝件或嵌入式裸片封裝件160的另一個實施例，所述半導體封裝件或嵌入式裸片封裝件包括設置在基板162內的半導體裸片24。基板162可包括晶片載體基板、PCB、印刷線路面板或可為半導體封裝件160提供通式結構支撐和電互連的任何合適的剛性結構、半剛性結構或柔性結構，所述半導體封裝件包括半導體裸片24和任意數量的微處理器、存儲器、ASIC、邏輯電路、模擬電路、RF電路、分立器件或其他半導體裸片或電部件。基板162可以是單邊、雙邊或多層的，並且包括其中設置有半導體裸片24的內層164。

可通過將半導體裸片24(其可為薄化半導體裸片、內埋半導體裸片或二者)引入基板162的內層164中而形成半導體封裝件160。半導體裸片24可被內埋在內層164內的腔體中。半導體裸片24(並且在多層基板的情況下)還可被添加到基板162的多個內層164中一個內層的表面，之後可使用堆積技術來構建板夾層，所述板夾層的層設置在所述半導體裸片的上方和下方。如圖6所示，半導體裸片24可使用任選的粘合劑158附接到基板162。通過將半導體裸片24設置在基板162內，可實現減小的佔位面積和改善的信號性能，並同時利用3D封裝集成的概念。

半導體裸片24可通過導電通孔或電互連件166、導電RDL 168和穿基板導電通孔170電連接到半導體裸片外部的點。可使用PVD、CVD、電解電鍍、無電極電鍍或其他合適的工藝形成導電通孔166。導電通孔166可以是一層或多層的Al、Cu、Sn、Ni、Au、Ag、Ti、W、多晶矽或其他合適的導電材料。導電通孔166形成堆積互連結構的一部分並且提供與半導體裸片24的接觸焊盤32的垂直電連接。類似地，可使用PVD、CVD、電解電鍍、無電極電鍍或其他合適的工藝形成導電通孔170。導電通孔170也可以是一層或多層的Al、Cu、Sn、Ni、Au、Ag、Ti、W、多晶矽或其他合適的導電材料。導電通孔170可形成為完全穿過基板162並且在基板的相對的第一與第二表面之間延伸，以在基板的相對側之間提供電互連。導電通孔170可與導電通孔166在相同或不同的時間且利用相同或不同的工藝形成。

導電RDL 168可受到圖案化且沉積在基板162相對的第一和第二表面上方，並且電連接且物理聯接到導電通孔166和導電通孔170。導電RDL 168可以是一層或多層的Al、Cu、Sn、Ni、Au、Ag或其他合適的導電材料。導電RDL 168的沉積可使用PVD、CVD、電解電鍍、無電極電鍍或其他合適的工藝。在一個實施例中，導電RDL 168與導電通孔166和170一起同時形成。或者，導電通孔166和170可作為單獨工藝的一部分而在不同的時間形成。導電RDL 168也可形成在整個基板162上，或形成在小於整個基板162的一整個部分上。

如上文結合圖2A至圖2K所述，半導體裸片24的位置可在面板70內偏移或變化，以使得半導體裸片在面板內的標稱位置和實際位置可以是不同的或可以變化。這樣，可動態地剪切或調整導電通孔88、導電通孔106或二者的形狀和/或尺寸，從而調整導電通88和孔166的形狀和/或尺寸，以適應面板70內的半導體裸片24的實際位置與標稱位置之間的差值。類似地，半導體裸片24的位置可在基板162內偏移或變化，以使得半導體裸片在面板內的標稱位置和實際位置可以是不同的或可以變化。這樣，可動態地剪切或調整導電通孔166的形狀和/或尺寸，從而可調整導電通孔166的形狀和/或尺寸，以適應基板162內的半導體裸片24的實際位置與標稱位置之間的差值，這與如上所述的導電通孔88和106的形狀和/或尺寸的可調整方式類似。因此，動態剪切後的通孔166可用於彌補且校正半導體裸片124的標稱位置與半導體裸片的實際位置之間的差值。

根據以上對於半導體封裝件和嵌入式裸片封裝120,130,140,150和160的說明，提供了一種基於固定位置和可變位置來動態地剪切或調整通孔尺寸和/或形狀的方法。該可變位置可以是半導體裸片的實際位置，其不同於半導體裸片的標稱或預期位置且從其開始發生變化。該固定位置可以是路由層諸如RDL 90或168的實際位置，其等於路由層的標稱位置，並且形成為相對於用於計算半導體裸片的標稱位置與實際位置之間的可變位置或差值的同一參考系具有固定位置和取向。

更廣泛地說，本公開涉及一種基於第一導電特徵的固定位置和第二導電特徵的可變位置而動態地剪切或調整導電通孔的尺寸、形狀或二者的方法，其中所述固定位置和可變位置是相對於同一參考系而測得的。因此，所述第一和第二導電特徵結構可包括任何導電特徵結構，諸如兩個路由層或RDL、兩個半導體裸片、一個半導體裸片和一個RDL、或以下各項中的兩者或更多者：微處理器、存儲器、ASIC、邏輯電路、模擬電路、RF電路、分立器件、導電跡線、路由層、RDL、導電互連件或其他電部件。

在前述說明書中，已描述了本公開的各種實施例。然而，將明顯的是，在不脫離如所附權利要求書中所陳述的本發明的較寬精神和範圍的前提下，可對本發明進行各種修改和改變。因此，本說明書和附圖應被視為說明性意義而非限制性意義。