存儲器件及其製造方法及包括該存儲器件的電子設備與流程
2023-09-17 17:38:55
本公開涉及半導體領域，具體地，涉及基於豎直型器件的存儲器件及其製造方法以及包括這種存儲器件的電子設備。
背景技術：
在水平型器件如金屬氧化物半導體場效應電晶體(MOSFET)中，源極、柵極和漏極沿大致平行於襯底表面的方向布置。由於這種布置，水平型器件不易進一步縮小。與此不同，在豎直型器件中，源極、柵極和漏極沿大致垂直於襯底表面的方向布置。因此，相對於水平型器件，豎直型器件更容易縮小。
但是，對於豎直型器件，難以控制柵長，特別是對於單晶的溝道材料。另一方面，如果採用多晶的溝道材料，則相對於單晶材料，溝道電阻大大增加，從而難以堆疊多個豎直型器件，因為這會導致過高的電阻。
技術實現要素：
有鑑於此，本公開的目的至少部分地在於提供一種基於豎直型器件的存儲器件及其製造方法以及包括這種存儲器件的電子設備，其中能夠很好地控制柵長。
根據本公開的一個方面，提供了一種存儲器件，包括：在襯底上依次疊置的多個存儲單元層，每一存儲單元層包括存儲單元的陣列，各存儲單元層中的存儲單元沿著存儲單元層的疊置方向彼此實質上對準，其中每個存儲單元包括：依次疊置的第一源/漏層、溝道層和第二源/漏層，其中，溝道層包括與第一、第二源/漏層不同的半導體材料；以及繞溝道層的外周形成的存儲柵堆疊，其中，同一存儲單元層中各存儲單元的存儲柵堆疊成一體，以及其中，對於各存儲單元，其第一源/漏層與下層的相應存儲單元的第二源/漏層一體，其第二源/漏層與上層的相應存儲單元的第一源/漏層一體。
根據本公開的另一方面，提供了一種製造存儲器件的方法，包括：在襯底上設置源/漏層和溝道層的交替堆疊，該堆疊的最下方是源/漏層，最上方是源/漏層；在所述堆疊中形成若干加工孔；經由加工孔，選擇性刻蝕堆疊中的溝道層，以在堆疊中的各溝道層中形成彼此分離的多個單元溝道部的陣列；經由加工孔，在所述堆疊內的空隙中形成存儲柵堆疊；去除加工孔中的材料，以露出加工孔；以及經由加工孔，選擇性刻蝕堆疊中的源/漏層，以在各單元溝道部的上側和下側分別形成單元源/漏部，其中，各單元溝道部以及其上側和下側的相應單元源/漏部構成存儲單元。
根據本公開的另一方面，提供了一種電子設備，包括上述存儲器件。
根據本公開的實施例，溝道區由溝道層限定，從而柵長由溝道層的厚度確定。溝道層例如可以通過外延生長來形成，從而其厚度可以很好地控制。因此，可以很好地控制柵長。另外，溝道層可以是單晶半導體材料，可以具有高載流子遷移率和低洩流電流，從而改善了器件性能。由於豎直型器件可以相對容易地彼此疊置，從而可以製造三維存儲器件，增大存儲密度。
附圖說明
通過以下參照附圖對本公開實施例的描述，本公開的上述以及其他目的、特徵和優點將更為清楚，在附圖中：
圖1～13示出了根據本公開實施例的製造存儲器件的流程的示意圖；
圖14(a)～15(b)示出了根據本公開另一實施例的製造存儲器件的流程中部分階段的流程圖；
圖16～19示出了根據本公開又一實施例的製造存儲器件的流程中部分階段的流程圖；以及
圖20(a)和20(b)示出了根據本公開實施例的加工孔布置的示意圖。
貫穿附圖，相同或相似的附圖標記表示相同或相似的部件。
具體實施方式
以下，將參照附圖來描述本公開的實施例。但是應該理解，這些描述只是示例性的，而並非要限制本公開的範圍。此外，在以下說明中，省略了對公知結構和技術的描述，以避免不必要地混淆本公開的概念。
在附圖中示出了根據本公開實施例的各種結構示意圖。這些圖並非是按比例繪製的，其中為了清楚表達的目的，放大了某些細節，並且可能省略了某些細節。圖中所示出的各種區域、層的形狀以及它們之間的相對大小、位置關係僅是示例性的，實際中可能由於製造公差或技術限制而有所偏差，並且本領域技術人員根據實際所需可以另外設計具有不同形狀、大小、相對位置的區域/層。
在本公開的上下文中，當將一層/元件稱作位於另一層/元件「上」時，該層/元件可以直接位於該另一層/元件上，或者它們之間可以存在居中層/元件。另外，如果在一種朝向中一層/元件位於另一層/元件「上」，那麼當調轉朝向時，該層/元件可以位於該另一層/元件「下」。
根據本公開實施例的存儲器件基於豎直型器件。具體地，存儲器件中的每個存儲單元可以是豎直型器件，包括依次疊置的第一源/漏層、溝道層和第二源/漏層。柵堆疊可以繞溝道層的外周形成。在此，柵堆疊可以是存儲柵堆疊，例如可以包括浮柵或電荷捕獲層或者鐵電材料，以便實現存儲功能。例如，柵堆疊可以包括依次疊置的第一柵介質層、浮柵層或電荷俘獲層、第二柵介質層和柵導體層，或者可以包括依次疊置的第一金屬層、鐵電材料層、第二金屬層、柵介質層和柵導體層。在第一源/漏層和第二源/漏層中可以形成器件的源/漏區，且在溝道層中可以形成器件的溝道區。分處於溝道區兩端的源/漏區之間可以通過溝道區形成導電通道。在此，存儲單元可以是快閃記憶體(flash)單元。
於是，柵長可以由溝道層自身的厚度來確定，而不是如常規技術中那樣依賴於耗時刻蝕來確定。溝道層例如可以通過外延生長來形成，從而其厚度可以很好地控制。因此，可以很好地控制柵長。溝道層可以由單晶半導體材料構成，以改善器件性能。特別是，可以降低溝道電阻，從而有利於豎直型器件彼此疊置。當然，第一、第二源/漏層也可以是單晶半導體材料。這種情況下，溝道層的單晶半導體材料與第一、第二源/漏層的單晶半導體材料可以是共晶體。
由於豎直型器件易於疊置的特性，根據本公開實施例的存儲器件可以是三維(3D)陣列。具體地，存儲單元不僅可以在平面(例如，大致平行於襯底表面)上排列，還可以沿著豎直方向(例如，大致垂直於襯底表面)排列。於是，存儲器件可以包括在襯底上依次疊置的多個存儲單元層，每一存儲單元層包括存儲單元的陣列(例如，通常是按行和列排列的二維陣列)，且各存儲單元層中的存儲單元可以沿著存儲單元層的疊置方向彼此實質上對準。另外，在存儲單元層的疊置方向(豎直方向，通常基本上垂直於襯底表面)上，相應的存儲單元可以連接成串。這種連接可以通過存儲單元間彼此共享源/漏層來實現。
根據本公開的實施例，溝道層可以包括與第一、第二源/漏層不同的半導體材料。這樣，有利於分別對溝道層和源/漏層進行處理。另外，第一源/漏層和第二源/漏層可以包括相同的半導體材料。
溝道層的外周可以相對於第一、第二源/漏層的外周向內凹入，這樣，所形成的柵堆疊可以嵌於溝道層相對於第一、第二源/漏層的凹入中，從而有助於減少柵堆疊與源/漏層的交迭以便減小柵與源/漏之間的寄生電容。
這種存儲器件例如可以如下製造。具體地，可以在襯底上設置源/漏層和溝道層的交替堆疊，該堆疊的最下方是源/漏層，最上方是源/漏層。例如，可以通過外延生長來提供這些層。在外延生長時，可以控制所生長的溝道層的厚度。另外，在外延生長時，可以進行原位摻雜，以實現所需的摻雜極性和摻雜濃度。
為了便於對處於堆疊內部的層進行處理，可以在堆疊中形成若干加工孔。這些加工孔可以沿著堆疊的疊置方向(豎直方向)延伸，在加工孔中可以露出所有溝道層的側壁。在以下處理中，這些加工孔是加工通道。
可以經由加工孔，選擇性刻蝕堆疊中的溝道層。由於選擇性刻蝕從加工孔向它們各自的四周進行，因此，通過控制刻蝕量，可以在加工孔之間的位置處留下溝道層的一部分，而在其餘位置處溝道層可以基本上被去除。留下的溝道層部分可以用於存儲單元的溝道，在此稱作單元溝道部。通過設置加工孔的布局，可以在各溝道層中留下單元溝道部的陣列。而且，由於加工孔沿著堆疊的疊置方向(豎直方向)延伸，因此各溝道層中刻蝕在橫向上進行的程度基本上相同。結果，各溝道層留下的單元溝道部的陣列基本上是一致的，且各陣列中的單元溝道部可以在堆疊的疊置方向(豎直方向)上大致對準。
可以經由加工孔，在堆疊內的空隙中形成存儲柵堆疊。例如，可以依次形成第一柵介質層、浮柵層或電荷俘獲層、第二柵介質層和柵導體層，由此形成存儲柵堆疊。由於上下兩側源/漏層的存在，存儲柵堆疊填充在源/漏層之間的空隙即原本溝道層所在的位置處，從而自對準於單元溝道部。
此時，存儲單元的溝道(由單元溝道部提供)、柵堆疊以及源/漏區(由單元溝道部上下方的源/漏層提供)均已完備，但是各存儲單元的源/漏區彼此連接在一起(此時，各源/漏層除了加工孔的部位之外還是連續的)。為此，可以經由加工孔(先去除其中填充的材料例如上述柵堆疊，以露出加工通道)選擇性刻蝕堆疊中的源/漏層。同樣地，通過控制刻蝕量，可以在加工孔之間的位置處留下源/漏層的一部分，而在其餘位置處溝道層可以基本上被去除。由於通過相同的加工孔進行刻蝕，刻蝕從這些加工孔向四周進行的方式是一致的(進行速度即刻蝕速度可能有所不同，但是進行路徑即刻蝕路徑是基本上相同的)，從而留下的源/漏層部分與之前溝道層中留下的部分在豎直方向上基本上是對準的。於是，源/漏層的留下部分分別位於各單元溝道部的頂面和底面上，從而形成存儲單元各自的單元源/漏部。
隨後，還可以在器件上形成隔離層。同時，隔離層可以經由加工孔而進入堆疊內，填充於堆疊內的空隙中。另外，還可以形成各種電接觸部。
本公開可以各種形式呈現，以下將描述其中一些示例。
圖1～13示出了根據本公開實施例的製造存儲器件的流程的示意圖。
如圖1所示，提供襯底1001。該襯底1001可以是各種形式的襯底，包括但不限於體半導體材料襯底如體Si襯底、絕緣體上半導體(SOI)襯底、化合物半導體襯底如SiGe襯底等。在以下的描述中，為方便說明，以體Si襯底為例進行描述。
在襯底1001中，例如通過離子注入，形成阱區1001w。該阱區1001w隨後可以充當存儲器件的公共地電勢面，存儲器件中最下層存儲單元各自下層的源/漏區均可以連接到該公共地電勢面。如果存儲單元是n型器件，則阱區1001w可以摻雜為n型；如果存儲單元是p型器件，則阱區1001w可以摻雜為p型；如果存儲單元是無結器件，則阱區1001w可以摻雜為與溝道區相同的極性。
在襯底1001上，可以通過例如外延生長，依次形成第一源/漏層1003、第一溝道層1005、第二源/漏層1007、第二溝道層1009和第三源/漏層1011。例如，對於p型器件，第一源/漏層1003、第二源/漏層1007和第三源/漏層1011各自可以包括合適的半導體材料如SiGe(Ge的原子百分比可以為約10-40％)，厚度為約20-50nm；第一溝道層1005和第二溝道層1009各自可以包括不同於源/漏層1003、1007、1011的半導體材料如Si，厚度為約10-100nm。SiGe在沒有應變的情況下的晶格常數大於Si在沒有應變的情況下的晶格常數。源/漏層和溝道層的材料選擇不限於此，可以包括能夠提供適當刻蝕選擇性的其他半導體材料。例如，對於n型器件，源/漏層可以包括Si：C(C的原子百分比可以為約0.1-5％)；溝道層可以包括Si。Si：C在沒有應變的情況下的晶格常數小於Si在沒有應變的情況下的晶格常數。當然，本公開不限於此。例如，各溝道層可以包括與源/漏層相同的組分，但是組分含量不同的半導體材料(例如，都是SiGe，但是其中Ge的原子百分比不同)，只要溝道層相對於源/漏層具備刻蝕選擇性。
在生長各源/漏層1003、1007、1011時，可以對它們進行原位摻雜，以便隨後形成源/漏區。例如，對於n型器件，可以進行n型摻雜；對於p型器件，可以進行p型摻雜。
另外，在生長溝道層1005、1009時，也可以對它們進行原位摻雜，以便調劑器件閾值電壓(Vt)。例如，對於n型器件，可以進行p型摻雜；對於p型器件，可以進行n型摻雜。
另外，對於無結器件，可以對源/漏層和溝道層進行相同類型的摻雜。
在該示例中，第一源/漏層1003是另外生長在襯底1001上的。但是，本公開不限於此。例如，可以通過襯底1001自身來形成第一源/漏層。此外，還可以形成更多的源/漏層和溝道層，以便形成更多層的存儲單元。
另外，為了後繼處理中構圖的方便以及提供適當的停止層等目的，在所生長的這些半導體層之上，還可以形成硬掩模。例如，可以依次形成氧化物(例如，氧化矽)層1013(厚度例如為約2-10nm)和氮化物(例如，氮化矽)層1015(厚度例如為約10-100nm)。
隨後，可以限定加工孔。如圖2的俯視圖所示，可以在圖1所示的結構上形成光刻膠1017。通過光刻(曝光和顯影)，將光刻膠1017構圖為在加工孔的位置處露出之下的氮化物層1015。關於加工孔的位置設置，以下將進一步詳細說明。
接著，如圖3(a)(沿圖2中AA′線的截面圖)和3(b)(沿圖2中BB′線的截面圖)所示，可以通過光刻膠，向下開孔。具體地，可以依次選擇性刻蝕例如反應離子刻蝕(RIE)氮化物層1015、氧化物層1013、第三源/漏層1011、第二溝道層1009、第二源/漏層1007、第一溝道層1005和第一源/漏層1003，以形成加工孔。例如，RIE可以沿大致垂直於襯底表面的方向進行，從而得到沿大致垂直於襯底表面的方向延伸的加工孔。之後，可以去除光刻膠1017。在該示例中，在加工孔的底部留下了一部分第一源/漏層1003，以便與地電勢面更好地接觸。但是，本公開不限於此。例如，加工孔可以貫穿溝道層和源/漏層的疊層。這些加工孔形成對堆疊內各層進行處理的加工通道。
然後，如圖4(a)、4(b)和4(c)(圖4(a)是俯視圖，圖4(b)是沿圖4(a)中AA′線的截面圖，圖4(c)是沿圖4(a)中BB′線的截面圖)所示，可以經由加工孔，(相對於源/漏層)選擇性刻蝕溝道層1005、1009。例如，可以選擇合適的蝕刻劑，其對溝道層(在該示例中，Si)的刻蝕(遠遠)大於對源/漏層(在該示例中，SiGe)的刻蝕。在一示例中，特別是在源/漏層為Si且溝道層為SiGe的情況下，可以使用數字刻蝕。具體地，可以通過熱處理在Si源/漏層和SiGe溝道層的表面上形成表面氧化層，然後通過刻蝕去除表面氧化層。SiGe的氧化速率高於Si的氧化速率，且SiGe上的氧化物更易於去除。可以重複氧化-去除氧化物的步驟，以實現所需的凹入。相比於選擇性刻蝕，這種方式可以更好地控制凹入的程度。
在此，可以控制刻蝕的量，以在各溝道層1005、1009中形成彼此分離的多個部分(參見圖4(a)的俯視圖中的虛線框以及圖4(c)中的截面圖)，這些部分隨後可以用作存儲單元的單元溝道部。
在此，將結合圖20(a)和20(b)描述加工孔的設置以及相應的刻蝕效果。
如圖4(a)和20(a)所示，襯底可以包括存儲單元區和接觸區，在存儲單元區中形成存儲單元，而在接觸區中形成各種電接觸部。當然，襯底還可以包括其他區域，例如用於形成相關電路的電路區等等。
根據本公開的實施例，在存儲單元區上，加工孔的密度可以被設置為使得在經由加工孔對溝道層選擇性刻蝕了給定時間之後，溝道層位於存儲單元區的部分被分離為隔離的島狀部。如圖20(a)中的箭頭所示，刻蝕將從各加工孔向著四周進行。不考慮方向性(即，認為刻蝕是各向同性的)，那麼在任一時刻，刻蝕所達到的範圍是以加工孔為中心的圓形，如圖中的虛線圈所示。該刻蝕範圍的大小(即，圓的半徑)可以通過刻蝕量(例如，刻蝕時間)來控制。通過控制刻蝕量，可以使各個加工孔的刻蝕範圍限定位於加工孔之間的島狀殘留。
另外，在接觸區上，加工孔的密度可以被設置為使得在所述給定時段內溝道層位於接觸區的部分被實質上完全去除。更具體地，相對於存儲單元區，在接觸區上加工孔更密地排布，從而它們的刻蝕範圍相互交迭，覆蓋整個接觸區。當然，為了在後繼處理中為源/漏層提供支撐，在接觸區的某些部分中，也可以減小加工孔的密度，使得在這些部分中也可以存在類似於存儲單元區中的島狀殘留。
圖20(b)示意性示出了孔的陣列(圖中的點陣列)與由此得到的島狀部的陣列(圖中的「×」陣列)之間的關係。在常規的按行和列排列的二維存儲單元陣列的情況下，加工孔可以排列為對應的二維陣列。這兩個陣列可以彼此嵌套。更具體地，島狀部可以位於相應的加工孔網格的大致中心，且加工孔可以位於相應的島狀部網格的大致中心。
儘管在此以各向同性刻蝕為例進行描述，但是本公開不限於此。在各向異性刻蝕的情況下，需要考慮刻蝕的方向性，設計加工孔的排布。
在該示例中，加工孔網格是四邊形的。但是，本公開不限於此。加工孔網格也可以是其他形狀，例如三角形或其他多邊形，相應的島狀部可以位於其大致幾何中心處。當然，加工孔也不限於圓形，也可以是其他形狀，優選為正多邊形，這樣的設計布局時較為方便。
回到圖4(a)-4(c)，如上所述，在經過一定時間的刻蝕之後，溝道層1005、1009的大部分被去除，只留下一些隔離的島狀部，用作單元溝道部。由於加工孔豎直穿過疊層，故而每一溝道層中所留下的島狀部的位置(參見圖20(b)，位於相應加工孔網格的中心)是大致相同的，因此這些島狀部在豎直方向上基本上彼此對準。
另外，在源/漏層1003、1007、1009之間，留下了空間(原本溝道層所佔據的空間)。可以在這些空間中形成柵堆疊。從而柵堆疊可以自對準於相應的單元溝道部。
為了加工的方便，如圖5(a)和5(b)所示，可以經由加工孔，(相對於溝道層)選擇性刻蝕源/漏層1003、1007、1011。由於如上所述溝道層的去除從而在源/漏層之間留下了空間，所以刻蝕劑可以經由加工孔進入這些空間中。因此，與刻蝕溝道層時從加工孔向四周刻蝕不同，在該刻蝕步驟中源/漏層主要地被消減厚度。於是，可以增大源/漏層之間的間隙，有助於隨後在這些間隙中填充材料。
接著，如圖6(a)和6(b)所示，可以經由加工孔，在堆疊內的空隙中形成存儲柵堆疊。例如，可以依次形成第一柵介質層1019、浮柵層或電荷捕獲層1021、第二柵介質層1023以及柵導體層1025。例如，第一柵介質層1019可以包括高K柵介質如HfO2，厚度為約1-10nm；浮柵層或電荷捕獲層1021可以包括浮柵材料如金屬或電荷捕獲材料如氮化物，厚度為約1-20nm；第二柵介質層1023包括高K柵介質如HfO2，厚度為約1-10nm；柵導體層1025可以包括金屬柵導體。在此，第一柵介質層1019、浮柵層或電荷捕獲層1021、第二柵介質層1023形成地較薄，可以大致共形地形成；柵導體層1025形成地較厚，以便填滿堆疊內的空隙。另外，在第二柵介質層1023與柵導體層1025之間，還可以形成功函數調節層(未示出)。
如圖6(b)所示，如此形成的柵堆疊佔據溝道層的位置，從而自對準於各單元溝道部1005、1009。而且，在同一溝道層，由於單元溝道部1005、1009隻是分離的島狀部，而該層中其餘位置均被柵堆疊所佔據。因此，從俯視圖上看，柵堆疊在該溝道層內成一體，且圍繞各單元溝道部1005、1009。
備選地，柵堆疊可以包括鐵電材料。例如，柵堆疊可以包括依次疊置的第一金屬層、鐵電材料層、第二金屬層、柵介質層以及柵導體層(未示出)。例如，鐵電材料可以包括氧化鉿如HfO2、氧化鋯如ZrO2、氧化鉭如TaO2、氧化鉿鋯HfxZr1-xO2(其中x取值為(0，1)的範圍)如Hf0.5Zr0.5O2、氧化鉿鉭HfxTa1-xO2(其中x取值為(0，1)的範圍)如Hf0.5Ta0.5O2、含Si的HfO2、含Al的HfO2、BaTiO3、KH2PO4或SBTi，第一金屬層和第二金屬層各自均可以包括TiN。這種情況下，可以經由加工孔依次形成第一金屬層、鐵電材料層、第二金屬層、柵介質層，這些層可以形成得較薄，可以大致共形地形成。另外，可以經由加工孔形成柵導體層，該層可以形成得較厚，以便填滿堆疊內的空隙。
加工孔同樣被柵堆疊所填充。為了進一步操作，如圖7(a)和7(b)所示，可以清空加工孔。具體地，可以依次選擇性刻蝕如RIE柵導體層1025、第二柵介質層1023、浮柵層或電荷捕獲層1021和第一柵介質層1019。由於硬掩模1015的存在，加工孔中的柵堆疊被去除，而其餘位置處特別是存儲單元區中的柵堆疊得以保留。
接下來，可以分離各存儲單元的源/漏部。如圖8(a)和8(b)所示，可以經由加工孔，(相對於溝道層以及柵堆疊)選擇性刻蝕源/漏層1003、1007、1011。在此，由於同樣是經由加工孔進行刻蝕，故而如以上結合圖4(a)-4(c)以及圖20(a)和20(b)所述，在各源/漏層1003、1007、1011中，留下一些分離的島狀部，它們隨後充當的存儲單元的單元源/漏部。如以上結合圖20(a)和20(b)所述，這些島狀部的位置由加工孔的位置確定，因此它們的位置與單元溝道部的位置基本上一致。也即，單元源/漏部與單元溝道部在豎直方向上基本對準。另外，對源/漏層1003、1007、1011的刻蝕量可以相對較少，從而單元溝道部相對於相應的單元源/漏部在橫向上凹入。
對於p型器件，在刻蝕之後，由於SiGe在沒有應變的情況下的晶格常數大於Si在沒有應變的情況下的晶格常數，在Si中產生應變，此應變會使Si的空穴遷移率大於其在沒有應變的情況下的空穴遷移率，或Si的輕空穴的有效質量小於其在沒有應變的情況下的輕空穴的有效質量，或Si的輕空穴的濃度大於其在沒有應變的情況下的輕空穴的濃度，進而使p型器件的開態電流增加並因此增強了p型器件的性能。備選地，對於n型器件，在刻蝕之後，由於Si：C在沒有應變的情況下的晶格常數小於Si在沒有應變的情況下的晶格常數，在Si中產生應變，此應變會使Si的電子遷移率大於其在沒有應變的情況下的電子遷移率，或Si的電子的有效質量小於其在沒有應變的情況下的電子的有效質量，進而使n型器件的開態電流增加並以此增強了n型器件的性能。
另外，如果選用SiGe作為溝道層材料而用Si作為源/漏層材料，此選擇即可以增加p型器件的開態電流，又可以減小p型器件的關態電流，從而增強了p型器件的性能。原因在於Si的禁帶寬度大於SiGe的禁帶寬度，而SiGe中空穴遷移率大於Si的空穴遷移率。
因此，在存儲單元區中，形成了存儲單元的豎直串，每一存儲單元包括依次疊置的單元源/漏部、單元溝道部和單元源/漏部。由於相鄰的存儲單元之間共享單元源/漏部，所以每一串存儲單元彼此串聯連接在一起。
這樣，完成了存儲單元區中存儲單元的製造。隨後，可以填充隔離材料以實現電隔離，另外還可以製造各種電接觸部以實現所需的電連接。
例如，如圖9(a)和9(b)所示，可以經由加工孔，向堆疊內的空隙中填充電介質材料，以形成層間電介質層1027。例如，可以通過ALD等工藝，來澱積氧化物。在此，層間電介質層1027優選地超出硬掩模1015的頂面，並可以對其進行平坦化處理如化學機械拋光(CMP)。
接下來，可以在層間電介質層1027中形成電接觸部。對於三維陣列，本領域存在多種方式來製作互連。例如，可以將接觸區中的柵堆疊構圖為階梯狀，以便形成到各層柵堆疊的電接觸部。以下描述一個具體示例。
例如，如圖10所示，例如利用光刻膠(未示出)，選擇性刻蝕如RIE層間電介質層1027(以及可能地，氮化物層1015和氧化物層1013)，使得層間電介質層1027在接觸區中下凹。然後，如圖11所示，修整光刻膠，使其向著存儲單元區回縮，並選擇性刻蝕如RIE層間電介質層1027(以及氮化物層1015和氧化物層1013)、第一柵介質層1019、浮柵層或電荷捕獲層1021以及第二柵介質層1023，刻蝕可以停止於柵導體層1025。隨後，如圖12所示，進一步修整光刻膠，使其向著存儲單元區進一步回縮。同樣對對各層進行選擇性刻蝕如RIE。這樣，就將柵導體層形成為階梯形。本領域技術人員知道多種技術來將上下疊置的多層在邊緣處形成為階梯形，在此不詳細描述。
如圖13所示，可以澱積電介質材料(例如，與層間電介質層1027的材料相同)，從而與剩餘的層間電介質層1027一起構成層間電介質層1029。在層間電介質層1029中，可以形成到公共地電勢面1001w(且因此到所有的最下層存儲單元的源/漏區)的電接觸部1031-1、到各層柵導體1025的電接觸部1013-2和1013-3、以及到各最上層存儲單元的源/漏區的電接觸部1031-4和1031-5。這種電接觸部可以通過在層間電介質層中形成接觸孔、並在其中填充導電材料如W來製作。
於是，得到了根據該實施例的存儲器件。如圖13所示，該存儲器件可以包括多個存儲單元層(在該示例中，僅示出了兩層)，每個存儲單元層包括存儲單元的陣列。每一存儲單元包括單元源/漏部、單元溝道部、單元源/漏部的疊層。存儲單元在豎直方向上連接成串，在上端連接到相應的電接觸部，在下端連接到公共地電勢平面。每一層中的存儲單元各自的柵堆疊是一體的。通過到柵導體的電接觸部，可以選擇某一存儲單元層。另外，通過源/漏接觸部，可以選擇某一存儲單元串。
在該示例中，針對最上層的每個存儲單元的源/漏區，均形成電接觸部。由於存儲單元的密度較大，故而這種源/漏接觸部的密度較大。根據另一實施例，可以形成與最下層的存儲單元的源/漏區電連接的按行(或列)排列的電極，且形成與最上層的存儲單元的源/漏區電連接的按列(或行)排列的電極。這樣，通過上側的電極和下側的電極(彼此交叉形成與存儲單元陣列相對應的陣列)，可以選擇相應的存儲單元串。
圖14(a)～15(b)示出了根據本公開另一實施例的製造存儲器件的流程中部分階段的流程圖。以下，主要描述該實施例與上述實施例的不同之處。
在如以上結合圖8(a)和8(b)所述選擇性刻蝕源/漏層之後，並非如以上實施例中直接填充層間電介質層，而是如圖14(a)和14(b)所示，可以選擇性刻蝕第一柵介質層1019以及浮柵層或電荷捕獲層1021。在單元溝道部相對於單元源/漏部如上所述凹入的情況下，第一柵介質層1019以及浮柵層或電荷捕獲層1021可以基本上只留在該凹入內，而在其餘位置處可以被去除。這樣，可以降低各柵之間的寄生電容以及柵與源/漏之間的寄生電容，有助於改善器件性能。隨後，可以如圖15(a)和15(b)所示，在堆疊內的空隙中填充層間電介質層1027，並可以在其中形成電接觸部。可以參見以上的詳細描述，在此不再贅述。
圖16～19示出了根據本公開又一實施例的製造存儲器件的流程中部分階段的流程圖。在該實施例中，繞各單元源/漏部的外周，分別形成電接觸層，以降低單元源/漏部的接觸電阻。另外，為了抑制電接觸層的擴散，還可以形成包封電接觸層的擴散阻擋襯層。以下，主要描述該實施例與上述實施例的不同之處。
在如以上結合圖8(a)和8(b)所述選擇性刻蝕源/漏層之後，並非如以上實施例中直接填充層間電介質層，而是如圖16所示，可以經由加工孔，在堆疊內的空隙中形成襯層1041和電接觸層1043。例如，可以通過ALD，來澱積襯層1041和電接觸層1043。襯層1041可以包括擴散阻擋材料如TiN，電接觸層1043可以包括導電材料如W。可以通過選擇性刻蝕如RIE，去除加工孔中填充的電接觸層部分，以便進一步加工。
然後，如圖17所示，可以經由加工孔，通過選擇性刻蝕，回蝕電接觸層1043，以使得電接觸層1043分離為圍繞各單元源/漏部外周的島狀部，如以上結合圖20(a)和20(b)所述。於是，各單元源/漏部相應的電接觸層部分彼此分離。
接著，如圖18所示，可以經由加工孔，例如通過ALD，形成了另一襯層1045。該襯層1045可以具有與襯層1041相同的材料。在圖18中，為了圖示方便起見，只在電接觸層1043豎直側壁的外周示出了襯層1045，事實上其也包括水平延伸部分。
為了避免襯層1041、1045造成不必要的電接觸，可以將其修整為只包封電接觸層1043的外周。例如，如圖18所示，可以通過例如ALD，澱積氧化物1047，以填充堆疊內的空隙。對澱積的氧化物1047進行選擇性刻蝕如RIE，去除加工孔中填充的氧化物，以便進一步加工。然後，如圖19所示，可以經由加工孔，回蝕氧化物1047，以使得氧化物1047分離為繞各電接觸層1043外周的島狀部，如以上結合圖20(a)和20(b)所述。然後，再經由加工孔，選擇性刻蝕襯層1041、1045。由於氧化物1047的存在，襯層1041、1045基本上只留於電接觸層1043的外周(稍有餘量)，而其餘部分被去除。
隨後，可以在堆疊內的空隙中填充層間電介質層，並可以在其中形成電接觸部。可以參見以上的詳細描述，在此不再贅述。
另外，根據本公開的實施例，還可以在第一柱狀有源區和/或第二柱狀有源區的最上端和/或最下端增加選擇電晶體，在此不再贅述。這種選擇電晶體也可以是豎直型器件。
根據本公開實施例的存儲器件可以應用於各種電子設備。例如，存儲器件可以存儲電子設備操作所需的各種程序、應用和數據。電子設備還可以包括與存儲器件相配合的處理器。例如，處理器可以通過允許存儲器件中存儲的程序來操作電子設備。這種電子設備例如智慧型電話、計算機、平板電腦(PC)、可穿戴智能設備、移動電源等。
在以上的描述中，對於各層的構圖、刻蝕等技術細節並沒有做出詳細的說明。但是本領域技術人員應當理解，可以通過各種技術手段，來形成所需形狀的層、區域等。另外，為了形成同一結構，本領域技術人員還可以設計出與以上描述的方法並不完全相同的方法。另外，儘管在以上分別描述了各實施例，但是這並不意味著各個實施例中的措施不能有利地結合使用。
以上對本公開的實施例進行了描述。但是，這些實施例僅僅是為了說明的目的，而並非為了限制本公開的範圍。本公開的範圍由所附權利要求及其等價物限定。不脫離本公開的範圍，本領域技術人員可以做出多種替代和修改，這些替代和修改都應落在本公開的範圍之內。