存儲器模塊，存儲器晶片和存儲器系統的製作方法
2023-09-17 21:13:10 2
專利名稱：存儲器模塊，存儲器晶片和存儲器系統的製作方法
技術領域：
本發明涉及一包括至少一個指令地址信號寄存器和多個存儲器晶片的存儲器模塊。每一個存儲器晶片都具有指令地址信號終端，指令地址信號終端帶有主動終止電路(active termination circuit)。存儲器晶片被分為多個偶數階的存貯組。指令地址信號寄存器通過內部線路與多個存儲器晶片連接。本發明進一步涉及一使用上述存儲器模塊的存儲器系統，並且特別的涉及一存儲器模塊和一使用該存儲器模塊的存儲器系統，該存儲器模塊可以減少在一具有T形分支結構的短線上的信號反射並且能夠高速操作。
背景技術：
圖1示出了存儲器模塊1的已知實例，包括指令地址寄存器(CAR)3和多個作為存儲器晶片的動態隨機存取存儲器(DRAM)2。這幅圖示出了存儲器模塊1的指令地址(CA)線路的拓撲。存儲器模塊1的DRAM 2為雙倍數據速率同步(DDR-S)DRAM。
在存儲器模塊1中，DRAM 2分為兩組。兩組中的其中一組包括在封裝基底的一個表面上的四個DRAM 2和在封裝基底另一表面上的四個DRAM 2。兩組中的另一組包括在封裝基底的一個表面上的五個DRAM 2和在封裝基底另一表面上的五個DRAM 2。這兩組DRAM 2和CAR 3通過具有T形分支結構的CA線路彼此連接。
提供上述拓撲來減小CA線路的長度使得減小在其上提供有CA線路的區域。然而，根據這種構造，短線的長度增加，然後，信號反射的時間常數變大。因此，高速信號通過該線路傳輸所產生的波形由於多重反射而嚴重失真，如圖2所示。
上述已知存儲器模塊有一問題，由於高速信號的原因，其波形嚴重失真。
這個問題是存儲器模塊的構造所引起的。就是說，執行存儲器晶片的功能的DRAM被分成了兩組且這兩組通過具有T形分支結構的線路彼此連接。因為短線的長度增加，信號反射的時間常數增大從而波形的失真變得嚴重。
此種相關技術被公開在，例如，日本未審查專利申請文獻(JP-A)No.2001-270518中。
發明內容
因此，本發明的一個目的是提供一存儲器模塊，用於該存儲器模塊的多個存儲器晶片，和使用該存儲器模塊和多個存儲器晶片的一存儲器系統，使得能夠解決上述問題並減小高速信號引起的波形失真。
根據本發明中一方面的存儲器模塊包括模塊基底；至少一個指令地址信號寄存器；在模塊基底上表面和下表面提供的多個存儲器晶片，多個存儲器晶片中的每一個都具有擁有主動終端器電路的指令地址信號終端；和指令地址信號線路。指令地址信號寄存器是內部布線並連接到多個存儲器晶片上。
多個存儲器晶片被分開使得形成至少一個1階存儲器組和至少一個2階存儲器組。每個1階存儲器組包括兩個或三個存儲器晶片，這些存儲器晶片在模塊基底的一表面和另一表面上提供並且彼此相近和相鄰。每個2階存儲器組包括兩個或三個存儲器晶片，這些存儲器晶片在模塊基底的一表面和另一表面上提供並且彼此相近和相鄰。1階存儲器組和與它相鄰的2階存儲器組配對，使得這對存儲器組有四個或五個存儲器晶片。這對存儲器組在相同時間可被訪問。指令地址信號線路具有T形分支結構並且用於將指令地址信號寄存器連接到對應的那對存儲器組上。當作出訪問時，存儲器組對中的一個在訪問過程中使用而另一個不被使用。存儲器組的存儲器晶片的在訪問過程中不被使用的指令地址信號終端被主動地終止。就是說，或者1階存儲器組或者2階存儲器組中的存儲器晶片的指令地址信號終端被主動地終止。存儲器模塊具有與這個指令地址信號線路結構相同的其他信號線路。
根據上述具有T形分支結構的信號線路的拓撲，在模塊基底的一個表面或兩個表面上彼此相近和/或相鄰的存儲器晶片彼此配對。因此，短線的長度減小。主動終止在信號非接收側上的一存儲器組的存儲器晶片中執行，該存儲器組是通過具有T形分支結構的指令地址信號線路彼此連接的存儲器組對中的一個。因此，在信號接收側的一存儲器組的存儲器晶片的線路執行作為開放端的職責，其中該存儲器組是作為存儲器組對中的另一個。因此，如果信號反射發生在信號接收側的開放端，它的時間常數會很小。然後，波形將會被防止嚴重失真。相反的，適度的信號反射達到具有尖銳上升沿和下降沿的良好的波形。
優選的，上述存儲器模塊進一步包括具有T形分支結構的數據信號線路，用於連接存儲器組對中的一個到另一個。多個存儲器晶片中的每一個可能進一步具有數據信號終端。存儲器組的存儲器晶片的不在訪問過程中使用的數據信號終端可能被主動終止。
優選的，存儲器模塊進一步包括連接到對應於任一存儲器組的模塊終端的指令地址主動終止控制信號線路。
優選的，存儲器模塊進一步包括具有T形分支結構的時鐘信號線路。多個存儲器晶片中的每一個可能進一步具有時鐘信號終端。可能提供偶數個指令地址信號寄存器使得形成至少兩組。時鐘信號線路可能連接到指令地址信號寄存器和存儲器晶片，使得將至少兩組指令地址信號寄存器彼此連接並且彼此連接存儲器組對。存儲器組對中的一個的存儲器晶片的時鐘信號終端可能被主動終止。
優選的，存儲器組對中的至少一個的每一存儲器組彼此相鄰並連接，使得形成一T形分支結構，該結構具有兩個在模塊基底的一個表面上的疊層式存儲器晶片和一個在模塊基底的另一表面上的存儲器晶片。在另一表面上的存儲器晶片的指令地址信號終端可能被主動終止。
優選的，提供了四對具有ECC(檢錯和糾錯)能力的存儲器組。這四對存儲器組可能包含六個存儲器組。這六個存儲器組中的每一個可能具有在模塊基底的一表面上的一個存儲器晶片和在模塊基底的另一表面上的另一存儲器晶片。這四對存儲器組可能進一步包括兩個存儲器組。這兩個存儲器組中的每一個可能具有在模塊基底的一個表面上彼此疊放的兩個存儲器晶片和在模塊基底另一表面上的另一存儲器晶片。
優選的，疊放的存儲器晶片包括具有在印刷電路板一個表面上提供的第一焊盤的一單一存儲器晶片和具有在印刷電路板另一表面上提供的第二焊盤的另一單一存儲器晶片。指令地址信號線路可能通過單一線路連接至第一和第二焊盤，並且數據信號線路可能通過另一單一線路連接至第一和第二焊盤之一。疊放的存儲器晶片的信號線可能夾在電源層和地層之間來形成一帶狀線。
優選的，存儲器模塊進一步包括具有T形分支結構的時鐘信號線路，用於連接彼此配對的存儲器組中的一個到另一個。存儲器組對中的一個的存儲器晶片可能被終止。
優選的，多個存儲器晶片中的每一個進一步具有用於產生指令地址主動終止控制信號的主動終止電路，用於鎖住指令地址主動終止控制信號的電路，以及用於在指令地址主動終止控制信號在主動終止電路打開期間被鎖存時改變至少部分主動終止電路的電路。
根據本發明另一方面的存儲器系統包括母板，在母板上的上述第一和第二存儲器模塊，和連接到安裝在第一和第二存儲器模塊上安裝的多個存儲器晶片的用來控制存儲器容量的存儲器控制器。在存儲器模塊和存儲器控制器之間的信號線路可能被獨立的連接在它們之間。
優選的，在到存儲器控制器的第一距離提供第一存儲器模塊並且在到存儲器控制器的第二距離提供第二存儲器控制器，第二距離比第一距離遠。從第一存儲器模塊到存儲器控制器的信號線路可能被作為內層線路而形成並且從第二存儲器模塊到存儲器控制器的信號線路可能被作為表層線路而形成。
根據本發明另一方面的存儲器系統包括母板，在母板上的上述第一和第二存儲器模塊，和連接到安裝在第一和第二存儲器模塊上的多個存儲器晶片的用來控制存儲器容量的存儲器控制器。在存儲器模塊和存儲器控制器之間的信號線路中，指令地址信號和時鐘信號中的至少一個可能被通過具有T形分支結構的線路連接。
本發明的存儲器模塊的構造使得能夠在寫入和/或讀取高速信號期間減小波形失真並可靠達到存儲器容量。
圖1示出了用於已知存儲器模塊的塊線路實例；並且圖2示出了使用如圖1所示的已知存儲器模塊得到的仿真波形實例；圖3示出了根據本發明的存儲器模塊的塊線路實例和構造實例；圖4A示出了可用於本發明的VTT主動終端器電路的實例。
圖4B示出了可用於本發明的中心抽頭主動終止電路的實例；圖5示出了根據本發明的存儲器系統的構造實例；圖6示出了存儲器系統的信號線路的實例；
圖7是一時序圖，示出了存儲器模塊執行的一操作實例；圖8示意性的示出了能夠用於存儲器模塊的具有T形分支結構的線路實例；圖9示出了在如圖8所示的測試點得到的仿真波形實例；圖10是一示意圖，示出了在如圖8所示的所有DRAM中執行主動終止的實例；圖11示出了在如圖10所示的測試點得到的仿真波形實例；圖12是一示意圖，示出了主動終止執行的位置從圖8的信號非接收面上的DRAM移動到信號接收面上的DRAM的實例；圖13示出了在如圖12所示的測試點得到的仿真波形實例；圖14示出了存儲器模塊的另一構造的實例和塊線路的實例，該存儲器模塊與圖3中的不同在於使用了包括14個DRAM和彼此疊放的兩個DRAM的兩個單元的十八個DRAM；圖15示出了可被用於如圖14所示的存儲器模塊的具有T形分支結構的線路實例；圖16示出了在如圖15所示的測試點得到的仿真波形實例；圖17A示出了用於如圖14所示的疊放的DRAM的封裝基底的信號線路的拓撲實例；圖17B示出了用於如圖14所示的疊放的DRAM的封裝基底的信號線路的另一拓撲實例；圖18示出了如圖14所示的CA信號線路的拓撲實例；圖19示出了如圖14所示的DQ信號線路的拓撲實例；圖20示出了本發明的存儲器模塊的另一構造實例和塊線路實例，其中使用的18個DRAM不同於在圖14中使用的；圖21示出了本發明的存儲器模塊的另一構造實例和塊線路實例，其中使用的18個DRAM不同於在圖14和20中使用的；圖22示出了本發明的存儲器模塊的不同於如圖3，14，20和21所示的另一構造實例和塊線路實例；圖23示出了用於本發明的存儲器模塊的時鐘信號線路實例；圖24示出了用於根據本發明的另一存儲器系統的塊線路實例，這個存儲器系統與如圖6所示的不同；圖25示出了用於本發明的存儲器系統的CA主動終止控制電路實例；圖26是一時序圖，示出了根據如圖25所示的本發明的另一存儲器模塊執行的一操作實例。
具體實施例方式
本發明的實施例將參考附圖進行描述。附圖已經為了方便理解的緣故被簡化使得能夠顯示本發明的主要元件。
圖3是一線路框圖，示出了本發明的第一實施例。如圖所示，存儲器模塊10包括在相同時間內可以訪問的11-1階和11-2階設備。這些設備是十六個動態隨機存取存儲器(DRAM)12。這些DRAM 12被分成形成在模塊基底的兩個表面上的兩組並且兩組中的每一個包括八個DRAM 12。這八個DRAM 12被分成四個存儲器組並且四個存儲器組中的每一個包括兩個DRAM。這兩個DRAM中的一個安裝在模塊基底的一個表面上並且另一個安裝在模塊基底的另一表面上。這兩個DRAM是共同的線路連接的。因此，這幅圖僅僅顯示八個DRAM 12。就是說，存儲器組中的每一個與相鄰的另一個存儲器組配對。此外，每一對相鄰存儲器組中的一個有與另一個不同的階。
這樣，根據本實施例，在模塊基底上表面的一個DRAM 12與在模塊基底下表面的一個DRAM 12配對，從而形成一個存儲器組。相鄰的存儲器組對中的一個是11-1階並且另一個是11-2階。就是說，提供存儲器組從而相鄰存儲器組中一個的階與另一個不同。但是，DRAM 12可能在模塊基底的上表面和下表面被提供使得彼此相鄰和相近。在這種情況下，相鄰的兩個存儲器組執行一個單元的功能。兩個相鄰的存儲器組中的一個可能包括兩個或三個DRAM 12，從而兩個相鄰的存儲器組包括四個或五個DRAM 12。
DRAM 12中的每一個具有指令-地址(CA)信號終端，數據(DQ)信號終端，CA主動終止控制(ODT-CA)信號終端和時鐘(WCLK)信號終端。CA信號終端具有主動終止電路。
存儲器模塊10進一步具有四個CA信號寄存器(CAR)13，使得將DRAM 12分為兩組。與DRAM 12中的情況相同，CAR 13被安裝在模塊基底的上表面和下表面並且共同地布線連接。因此，這幅圖顯示了兩個CAR 13。每一個CAR 13具有兩個CA信號輸入終端，一個CA信號輸出終端和一個WCLK信號終端。
接下來，信號線路和連接的構造將參考這幅圖進行描述。
在DRAM 12和CAR 13之間的CA信號線路將按照如下建立。包含DRAM 12的相鄰的兩個存儲器組彼此配對並且通過具有T形分支結構的線路彼此連接。其中存儲器組對的一個，例如，11-1階存儲器組操作，11-2階存儲器組的DRAM 12的CA信號終端被打開並主動終止。
這個T形分支結構使得能夠儘可能的減小從相鄰的DRAM 12到分支點的線路長度。就是說，短線長度能夠被儘可能的減小。在預定位置提供該分支點，使得從分支點到CAR 13的存儲器組對的線路長度和與它相鄰的另一存儲器組對的相等。然後，將即使在高速信號輸入到存儲器模塊10的情況下也能夠防止產生嚴重的波形失真。
DQ信號線路形成T形分支結構，使得相鄰的DRAM 12彼此配對，並且DQ信號線路在相鄰於操作中的DRAM 12的DRAM 12處被主動終止。
連接至每一DRAM 12的ODT-CA信號線路從對應於DRAM 12的模塊終端延伸出來。
如本圖所示，對於每一DRAM 12和每一CAR 13提供WCLK信號線路。就是說，WCLK信號線路具有T形分支結構，使得將相鄰的DRAM 12和CAR 13彼此配對。WCLK信號線路具有分別連接至相鄰的DRAM 12對或相鄰的CAR 13對的兩條線路。兩條線路中的一條開放且另一條終止。
當一CA信號被從CAR 13傳輸到1階DRAM 12時，2階DRAM12的CA主動終止電路被打開。另一方面，當另一CA信號從CAR 13傳輸到2階DRAM 12時，在模塊基底的一個面上的1階DRAM 12的CA主動終止電路被打開。
DRAM 12中一個的主動終止電路的有效終端電阻值與連接到它的信號線路的特徵阻抗值相等。
圖4A和4B示出了主動終止電路的實例。
圖4A示出了一VTT主動終止電路，其包括通過並聯的傳送電晶體22和23連接到終端電源21上的電阻Rterm。在終端電壓值是電壓VDDQ的二分之一處，電阻Rterm應該連接到這個終端電源21上。但是，根據需要，VTT的終端電壓值可能與VDDQ相等。
圖4B示出了一中心抽頭主動終止電路，其包括串聯的電晶體22和23及兩個電阻2×Rterm。終端電壓連接到在電晶體22和23以及兩個電阻2×Rterm之間的中心抽頭上。在終端電壓值是電壓VDDQ的二分之一，並不需要另一電壓源，儘管能耗增加。
在每一CAR 13的信號輸入側提供終端電阻。
存儲器系統的構造將參考圖5，6和3進行描述。
如圖5所示，兩個存儲器模塊10(1)和10(2)和一個存儲器控制器31被安裝在母板30上。在存儲器控制器31和存儲器模塊10(1)的終端之間的信號以及在存儲器控制器31和存儲器模塊10(2)的終端之間的信號被在它們之間獨立地布線和連接。存儲器模塊10(1)的終端在從DRAM 12和CAR 13延伸出的連接器32(1)中形成。此外，存儲器模塊10(2)的終端在從DRAM 12和CAR 13延伸出的連接器32(2)中形成。
如圖5所示，提供存儲器模塊10(1)的位置比提供存儲器模塊10(2)的位置距離存儲器控制器31要近。在存儲器模塊10(1)和存儲器控制器31之間的線路是表層線路，在存儲器模塊10(2)和存儲器控制器31之間的線路是內層線路，從而在存儲器控制器31和連接器32(1)之間的線路長度與在存儲器控制器31和連接器32(2)之間的線路長度實質上相等。一接地在表層線路和內層線路之間被作為一接地層而提供。此外，在母板30的下表面提供一電源層。
圖6示出了存儲器系統的一部分。存儲器系統的主要操作將參考圖7進行描述。
當CA信號被傳輸到1階DRAM 12，存儲器控制器31在一包括每一指令同步於WCLK信號的兩個時鐘周期的時間周期，將CA信號輸出至CAR 13並將ODT CA信號輸出至2階DRAM 12。這個同步通過中心對齊獲得，就是說，通過在數據有效時期的中心提供時鐘邊沿。然後，CA信號輸入到CAR 13且2階DRAM 12的主動終止電路被打開。
之後，CAR 13輸出CA信號到1階DRAM 12。1階DRAM 12在由WCLK信號的箭頭指示的偶數的邊沿接收每一CA信號。當在最近的CA信號被輸出之後經過對應於半個周期後的時間周期時，ODT_CA信號被關閉。
當DQ信號被寫入1階DRAM 12時，2階DRAM 12的DQ主動終止電路被打開。當DQ信號被傳輸到2階DRAM 12時，僅僅在模塊基底的一個面上的1階DRAM 12的主動終止電路被打開。這個控制由CA電阻執行。當DQ信號被讀取時，DQ信號可能與DQ選通信號同步傳輸，正如已知的DDR-SDRAM的情況。如果存儲器控制器31具有輸入定時優化能力，則DQ選通信號可能不被使用。
通過本發明得到的改進的波形將參考圖8和圖9進行描述，圖8示出了存儲器系統的一部分的構造，圖9示出了仿真波形。
因為根據本發明的T形分支結構線路在相鄰的DRAM 12之間形成，所以短線長度相對較短，例如，略長於10微米。因此，如果信號接收期間在1階DRAM 12的開放端發生信號反射，因為較小的時間常數的關係，波形的嚴重失真將被防止。相反的，良好的波形可通過適度的信號反射得到。
當主動終止在信號非接收側之上的作為通過T形分支結構彼此配對的DRAM 12中的一個的2階DRAM 12中執行時，連接到信號接收側上的1階DRAM 12的線路形成一開放端。因此，信號反射發生且信號波形的上升沿和下降沿變得尖銳，從而可以獲得改進的信號波形。
圖10是一示意圖，示出了存儲器模塊的一部分的構造實例，圖11示出了當在信號接收側上的1階DRAM 12被終止時得到的信號波形實例。在這種情況下，信號直接到達終止的部分，並且反射信號經過一預定延時到達終止的部分。因此，信號波形的上升沿和下降沿變得平滑。
圖12是一示意圖，顯示了存儲器模塊的一部分的另一構造實例，圖13示出了當在信號接收側上的1階DRAM 12被終止時得到的信號波形實例。如上述情況中一樣，信號直接到達終止的部分，並且反射信號經過一預定延時到達終止的部分。因此，信號波形的上升沿和下降沿變得平滑。
上述線路用於在DRAM 12和CAR 13之間傳輸和接收CA信號。但是，這種線路可以用於在DRAM 12和不同於CAR 13的元件之間傳輸和接收信號。例如，PLL(鎖相環)電路可用於傳輸和接收WCLK信號。
不局限於上述框圖，這個存儲器模塊的任意部分能夠在可以達到本發明的上述功能的前提下由其他部分替代。
本發明的第二實施例將參考圖14到19進行描述。
根據這個實施例，如圖14所示，使用了十八個DRAM 12。就是說，兩個DRAM 12被添加到第一實施例的DRAM 12中。這兩個添加的DRAM 12疊放在一預定的1階DRAM 12和一與該1階DRAM 12相鄰並配對的預定的2階DRAM 12上，從而形成了彼此疊放的兩個DRAM的兩個單元。疊放的DRAM 12的兩個單元中的一個被提供在模塊基底的一個表面上並且一個DRAM 12被提供在模塊基底的另一表面上，以形成一存儲器組。疊放的DRAM 12的兩個單元中的在模塊基底一個表面上的另一個和在模塊基底另一表面上的另一DRAM 12也會形成另一存儲器組。根據這種構造，主動終止在模塊基底另一面上的DRAM 12中執行。圖16示出了通過上述構造得到的仿真波形。這些仿真波形比如圖9所示的仿真波形要平滑，但是比如圖11和13所示的要尖銳。
圖17A和17B中的每一個都示出了根據這個實施例在疊放的DRAM 50中形成的信號線路實例。疊放的DRAM 50包括作為存儲器晶片形成的DRAM 52和53。在印刷電路板51的一個面上提供DRAM52，在印刷電路板的另一表面上提供DRAM 53。就是說，從球狀端點57延伸出的信號線路通過一通孔56連接至DRAM 52的焊盤54及DRAM 53的焊盤55。
在圖17A中，信號層連接到焊盤55和54上。電壓VDDQ層在印刷電路板51的一個面上形成，電壓VSSQ層在印刷電路板51的另一面上形成。這樣，在電源層和地層之間提供疊放的DRAM 50的信號線路，以形成一帶狀線。然後，信號上的噪音數量將減少。
在圖17B中，信號層連接到焊盤55和54上並且外部連接到DRAM52和53之一。在這種情況下，信號層外部連接到DRAM 53。電壓VDDQ層和電壓VSSQ層在印刷電路板51的內層之間形成。因為提供電源層和地層使得其彼此相鄰，所以在電源和地之間的環路電感減小，且在電源和地中的噪音數量減小。
圖18示出了用於取出疊放的DRAM 50中的CA信號的線路。疊放的DRAM 50的CA信號從印刷電路板51的內層取出，如圖17A所示。之後，CA信號被傳輸到模塊基底61。此外，在疊放的DRAM 50的下表面上提供的DRAM 63的CA信號被從封裝基底62的內層取出並且傳輸到模塊基底61。就是說，CA信號線路連接到DRAM 50和63。因為連接到疊放的DRAM 50的CA信號線路的負載和時間延遲的數量增加，所以這個CA信號線路的長度應該被減小，使得其小於具有一不同構造的CA信號電路的長度，從而將這個CA信號和另一CA信號的定時同步。
圖19示出了用於取出疊放的DRAM 50的DQ信號的線路。提供疊放的DRAM 50和DRAM 63的位置與如圖18所示的相同。但是，每一DQ信號被個別地從DRAM 52，53和63的焊盤中取出。就是說，DQ信號線路由一單一線路形成並且與焊盤連接。每一焊盤在每一DRAM的一面上被提供。
本發明的第三實施例將被參考圖20描述。在這個實施例中，將使用具有ECC(檢錯和糾錯)能力的不同與如圖14所示的DRAM的18個DRAM。
如這幅圖所示，存儲器模塊70包括多個71階設備。這些71階設備包含在模塊基底上表面的九個DRAM 72和在模塊基底下表面的九個DRAM 72。上表面上的第五DRAM 72，即，在上表面中心的DRAM72是2階的。另一方面，下表面的第五DRAM 72，即，在下表面中心的DRAM 72是1階的。這些在上表面的第一到第九DRAM 72由參考字母A指定，且這些在下表面的第一到第九DRAM 72由參考字母B指定。
然後，DRAM 1A，1B，3A，3B，5B，6A，6B，8A和8B是1階的。此外，DRAM 2A，2B，4A，4B，5A，7A，7B，9A和9B是2階的。在存儲器模塊70中心的相鄰的存儲器組彼此配對。相鄰的存儲器組對包括1階DRAM 5B，6A，6B和2階DRAM 7A和7B。在存儲器模塊70中心的其它相鄰的存儲器組也彼此配對。這個相鄰的存儲器組對包括1階DRAM 3A，3B和2階DRAM 4A，4B和5A。這些相鄰的存儲器組對中的每一對具有如上述實施例中的T形分支結構。
當CA信號從CAR 73傳輸到1階DRAM 72時，每一2階DRAM72的CA主動終止電路被打開。當另一CA信號從CAR 73傳輸到2階DRAM 72時，在模塊基底的一個表面上的1階DRAM 72的CA主動終止電路被打開。為實現本實施例，應該在DRAM 72下面提供兩個CAR 73，如這幅圖所示。因為從存儲器模塊70的CA信號終端延伸出的T形分支電路變得較大，所以在CA信號終端和T形分支線路的分支點之間提供線路阻抗匹配電阻R(＝Zm-Z0/2)。這裡，Zm表示母板線路的特徵阻抗。此外，Z0表示存儲器模塊線路的特徵阻抗。通過使用上述的電阻R，在CAR 73和DRAM 72之間的線路長度減小。此外，用於傳輸信號的時間減少，從而可以以比原來高的速度產生時鐘信號。
本發明的第四實施例將參考圖21進行描述。這幅圖示出了具有ECC能力的十八個DRAM。這些DRAM與如圖14和20中所示的不同。
如圖所示，存儲器模塊80包括81階設備。這些81階設備包含在模塊基底上表面的九個DRAM 82和在模塊基底下表面的九個DRAM82，與圖20的情況中一樣。每三個彼此相鄰的存儲器組包含至少一個1階存儲器組和至少一個2階存儲器組。在模塊基底的上表面和下表面提供在這三個存儲器組中心的存儲器組的DRAM 82，如上所述。這個中心存儲器組的這些DRAM 82中的一個是1階且另一個是2階。在下文中，在上表面的第一到第九DRAM 82以參考字母A指定，在下表面的第一到第九DRAM 82以參考字母B指定。
然後，從DRAM 1A到3A和DRAM 1B到3B延伸出的第一CA信號線連接到CAR 83-1上。此外，從DRAM 7A到9A和DRAM 7B到9B延伸出的第二CA信號線連接到CAR 83-2上。從DRAM 4A到6A和DRAM 4B到6B延伸出的第三CA信號線連接到CAR 83-1或CAR 83-2。但是，第三和第四線可以根據需要連接到CAR 83-1和CAR83-2上。根據這個結構，在模塊基底的每一表面的九個81階設備或九個DRAM 82被分為三組。這三組的線路結構彼此相同，使得這三組的線的長度彼此相同。於是，這三組的波形的變化量將被減少。
本發明的第五實施例將被參考圖22進行描述。九個具有ECC功能的DRAM在本實施例中使用。
這幅圖也示出了包括91階設備的將在下面進行描述的存儲器模塊90。在對應於如圖14所示提供1階DRAM的位置的預定位置提供上述九個DRAM。這9個DRAM中的7個被作為DRAM 92而提供，9個DRAM中的兩個彼此疊放並作為疊放的DRAM 93而提供。此外，固定電阻Rf被提供來代替在預定位置的DRAM，該位置對應於如圖14所示2階DRAM被提供且與相鄰的DRAM配對的位置。CAR 94和信號線的位置與圖14中的情況相同。
現在參考圖23描述本發明涉及時鐘信號線路的第六實施例。在本實施例中，PLL電路101用於代替上述的CA寄存器，以產生與DRAM連接的時鐘信號。這個時鐘信號線路具有T形分支結構，使得相鄰的DRAM彼此配對。在信號非接收側的DRAM中執行終止。
現在描述存儲器系統的時間裕量。
如上所述，內層線路被用作從存儲器控制器延伸到它附近的存儲器模塊的信號線路。表層線路被用作從存儲器控制器到遠離它的另一存儲器模塊的信號線路。
根據本發明這個存儲器系統的結構，上述兩個存儲器模塊在相同時間內可被訪問。如果通過兩條線對上述存儲器模塊進行訪問且通過其中一條線傳輸信號所需的時間和通過另一條的相等，則通過其中一條線將信號輸入信號控制器的時間將和在信號讀入過程中通過另外一條線將另一信號輸入存儲器控制器的時間不等。這種不相等減少了存儲器系統的時間裕量。
通常，通過表層線路傳輸信號需要的時間是大約6ns/m且通過內層線路傳輸信號的時間是大約7ns/m。就是說，通過內層線路傳輸信號需要的時間要長於信號通過表層線路傳輸的情況。此外，從存儲器控制器31延伸到它附近的存儲器模塊的信號線路的長度是大約100微米，並且從存儲器控制器31延伸到遠離它的存儲器模塊的信號線路的長度是大約120微米。因此，內層線路被用作從存儲器控制器31到它附近的存儲器模塊的信號線路，並且表層線路被用作從存儲器控制器31到遠離它的存儲器模塊的信號線路。從而，從存儲器控制器31傳輸信號到它附近的存儲器模塊所需的時間變得與從存儲器控制器31傳輸信號到遠離它的存儲器模塊所需的時間相等，從而可以減小存儲器控制器31在信號讀入過程中的輸入時間裕量的減少量。
圖24示出了結構與如圖6所示的存儲器系統不同的存儲器系統。本存儲器系統具有存儲器控制器113，包括兩個DRAM、一個CAR和一個PLL電路的存儲器模塊110(1)和包括兩個DRAM、一個CAR和一個PLL電路的存儲器模塊110(2)。如本圖所示，在存儲器控制器113和存儲器模塊110(1)的兩個DRAM之間的信號線路可能具有T形分支結構。從存儲器模塊110(1)的兩個DRAM延伸到它的CAR上的信號線路可能也具有T形分支結構。此外，在存儲器控制器113和存儲器模塊110(2)的兩個DRAM之間的信號線路可能具有T形分支結構。從存儲器模塊110(2)的兩個DRAM延伸到它的CAR上的信號線路可能也具有T形分支結構。根據上述結構，存儲器控制器113的管腳和引線的數量將減少，從而減少製造存儲器控制器113的成本。
用於傳輸ODT CA信號的電路將參考圖25和26進行描述。
如圖25所示，從存儲器控制器113傳輸的ODT_CA信號被連接到在存儲器模塊120的DRAM 121中的鎖存器電路122上。來自鎖存器電路122的輸出信號執行ODT_CA主動終止控制信號的職責。在ODT_CA信號從地電平L到電源電壓電平H的轉變過程中，終止電路123在地電平被終止。當ODT_CA信號到達電源電壓電平H時，終止電路123在電壓VDDQ被終止。終止電路123同樣在OCT_CA信號從電源電壓電平H到地電平L的轉變過程中在電壓VDDQ被終止。當ODT_CA信號到達地電平L時終止電路123在地電平被終止。
存儲器控制器130具有包括一個輸出電阻Ron的OCT_CA信號輸出電路131。這個輸出電阻Ron的電阻值與ODT_CA信號線路的特徵阻抗Z0的值匹配，以減少由信號反射產生的噪音。然後，電阻值Ron變為與特徵阻抗Z0相等。這個輸出電阻Ron終止了ODT_CA信號輸出電路131的輸出終端。
如上所述，ODT_CA信號根據ODT_CA信號的電平被鎖在電源電壓電平H或地電平L上。如果ODT_CA信號被鎖在電源電壓電平H上，在地側的ODT_CA主動終端124被關閉。如果ODT_CA信號被鎖在地電平L上，在電源電壓側的ODT_CA主動終端124被關閉。在這兩種情況下，沒有電流流入ODT_CA主動終端124且DRAM_121的能耗降低。
儘管上述信號被描述為單端信號，不同的信號可被使用。
權利要求
1.一種存儲器模塊，包括模塊基底；至少一個指令地址信號寄存器；在模塊基底的上表面和下表面上提供的多個存儲器晶片，多個存儲器晶片中的每一個具有帶有主動終止電路的指令地址信號終端；以及；指令地址信號線路；其中指令地址信號寄存器是內部布線並連接到多個存儲器晶片；其中多個存儲器晶片被分開，以形成至少一個1階存儲器組和至少一個2階存儲器組，其中1階存儲器組包括在模塊基底的一個表面或另一表面上提供的並且彼此相近和相鄰的兩個或三個存儲器晶片，2階存儲器組包括在模塊基底的一個表面或另一表面上提供的並且彼此相近和相鄰的兩個或三個存儲器晶片；其中1階存儲器組與相鄰的2階存儲器組配對，使得這對存儲器組具有四個或五個存儲器晶片；其中指令地址信號線路具有T形分支結構，且用於連接指令地址信號寄存器到與其對應的存儲器組對，以及；其中當進行訪問時，在訪問期間使用存儲器組對中的一個，且不使用另一個，並且存儲器組的存儲器晶片的在訪問期間不被使用的指令地址信號終端被主動的終止。
2.根據權利要求1所述的存儲器模塊，進一步包括具有T形分支結構的數據信號線路，用於連接存儲器組對中的一個到另一個；其中多個存儲器晶片中的每一個進一步具有數據信號終端，以及；其中存儲器組的存儲器晶片的在訪問期間不被使用的數據信號終端被主動的終止。
3.根據權利要求1所述的存儲器模塊，進一步包括連接到對應於任一存儲器組的模塊終端的指令地址主動終止控制信號線路。
4.根據權利要求1所述的存儲器模塊，進一步包括具有T形分支結構的時鐘信號線路；其中多個存儲器晶片中的每一個進一步具有時鐘信號終端；其中提供偶數個指令地址信號寄存器以形成至少兩組，其中將時鐘信號線路連接至指令地址信號寄存器和存儲器晶片，以彼此連接至少兩組指令地址信號寄存器和存儲器組對，以及；其中存儲器組對中的一個的存儲器晶片的時鐘信號終端被主動地終止。
5.根據權利要求1所述的存儲器模塊，其中彼此相鄰和連接以形成T形分支結構的存儲器組對中至少一個的每個存儲器組在模塊基底的一個表面上具有兩個疊放的存儲器晶片和在模塊基底的另一表面上具有一個存儲器晶片，並且其中在另一表面上的存儲器晶片的指令地址信號終端被主動的終止。
6.根據權利要求5所述的存儲器模塊，其中四對具有檢錯和糾錯能力的存儲器組包括六個存儲器組，六個存儲器組中的每一個在模塊基底一個表面具有一個存儲器晶片和在模塊基底另一表面具有另一存儲器晶片；還包括兩個存儲器組，兩個存儲器組中的每一個具有在模塊基底的一個表面上彼此疊放的兩個存儲器晶片，和在模塊基底另一表面具有另一存儲器晶片。
7.根據權利要求5所述的存儲器模塊，其中疊放的存儲器晶片包括具有在印刷電路板的一個表面上設置的第一焊盤的單一存儲器晶片和具有在印刷電路板的另一表面設置的第二焊盤的另一單一存儲器晶片，其中指令地址信號線路通過單一線路連接到第一和第二焊盤，並且將數據信號線路通過另一單一線路連接到第一和第二焊盤中的一個，並且其中將疊放的存儲器晶片的信號線夾在電源層和接地層之間從而形成帶狀線。
8.根據權利要求1所述的存儲器模塊，進一步包括線路阻抗匹配電阻，其中在多個存儲器晶片下面設置至少一個指令地址信號寄存器，且將該線路阻抗匹配電阻插入具有T形分支結構的連接到指令地址信號終端的線路中。
9.根據權利要求1所述的存儲器模塊，進一步包括具有T形分支結構的時鐘信號電路，用於連接彼此配對的存儲器組中的一個到另一個，其中存儲器組對中的一個的存儲器晶片被終止。
10.根據權利要求1所述的存儲器模塊，其中多個存儲器晶片中的每一個進一步具有用於產生指令地址主動終止控制信號的主動終止電路，用於鎖存指令地址主動終止控制信號的電路，和用於在指令地址主動終止控制信號在主動終止電路被打開期間被鎖存時改變至少部分主動終止電路的電路。
11.一種存儲器晶片，其用於具有至少一個指令地址信號寄存器和多個安裝在存儲器模塊上的存儲器晶片的存儲器模塊，該多個存儲器晶片中的每一個具有帶有主動終止電路的指令地址信號終端，其中指令地址信號寄存器是內部布線並被連接到多個存儲器晶片上，該存儲器晶片包括主動終止電路，用於產生指令地址主動終止控制信號；用於鎖存指令地址主動終止控制信號的電路；以及用於在指令地址主動終止控制信號在主動終止電路在打開期間被鎖存時關斷至少部分主動終止電路的電路。
12.一種存儲器系統，它包括母板；將根據權利要求1到10中的一個所述的第一和第二存儲器模塊設置在母板上；以及存儲器控制器，連接至安裝在兩個存儲器模塊上的多個存儲器晶片，以控制存儲器容量；其中在存儲器模塊和存儲器控制器之間的信號線路獨立的在它們之間連接。
13.根據權利要求12所述的存儲器系統，其中在到存儲器控制器的第一距離處設置第一存儲器模塊，且在到存儲器控制器比第一距離遠的第二距離處設置第二存儲器模塊，並且其中從第一存儲器模塊到存儲器控制器的信號線路作為內層線路形成，且從第二存儲器模塊到存儲器控制器的信號線路作為表層線路形成。
14.一種存儲器系統，它包括母板；將根據權利要求1到10中的一個所述的第一和第二存儲器模塊設置在母板上，以及存儲器控制器，連接至安裝在兩個存儲器模塊上的多個存儲器晶片上，以控制存儲器容量；其中，在每一存儲器模塊和存儲器控制器之間連接的信號線路中，指令地址信號和時鐘信號中的至少一個通過在母板上存儲器模塊附近的具有T形分支結構的線路來連接。
全文摘要
一種存儲器模塊，其包括至少一個CAR和多個設置的DRAM，以使多個DRAM在模塊基底的一個表面和另一表面上彼此相近和相鄰。DRAM被分為多個存儲器組。這些存儲器組的彼此相鄰的存儲器組彼此配對。這對存儲器組中的一個是1階存儲器組，且另一個是2階存儲器組。這對存儲器組通過具有有一短的短線的T形分支結構的短線路連接到CAR上。在信號接收側的存儲器組對中的一個執行開放端的職責。該主動終止由在信號非接收側的存儲器組對中另一個的終端電阻執行。於是，能夠減少信號反射。
文檔編號G11C5/06GK1499378SQ20031010455
公開日2004年5月26日 申請日期2003年10月31日 優先權日2002年10月31日
發明者船場誠司, 西尾洋二, 二 申請人:爾必達存儲器株式會社