一種用於智能變電站同步測試的時鐘同步裝置製造方法
2023-09-17 18:18:05 1
一種用於智能變電站同步測試的時鐘同步裝置製造方法
【專利摘要】本實用新型公開了一種用於智能變電站同步測試的時鐘同步裝置，屬於電力系統時間基準【技術領域】，該裝置包括GPS接收模塊、單片機、FPGA、輸出模塊，所述GPS接收模塊、單片機、FPGA、輸出模塊依次連接，所述GPS接收模塊、單片機、FPGA均與邏輯控制電路連接。本實用新型有效解決了現有時間同步裝置存在的同步方式單一、對時時間長，無法充分利用智能變電站全站同步時鐘源的輸出信號以及設備成本較高的問題，滿足了電力系統各類裝置時間同步測試的同步觸發要求。
【專利說明】
【技術領域】
[0001] 本實用新型涉及電力系統時間基準【技術領域】，特別是一種用於智能變電站同步 測試的時鐘同步裝置。 一種用於智能變電站同步測試的時鐘同步裝置
【背景技術】
[0002] 智能變電站的快速發展，對時間同步裝置提出了更高的要求，迫切需要準確、安 全、可靠、高效的時間同步裝置，為智能變電站各類設備的運行和測試提供精確的時間基 準。現有的時間同步裝置一般採用內部集成GPS接收模塊，通過控制器將GPS時間報文解析 後，再發出時間報文和時間同步脈衝的方式，但其無法充分利用智能變電站全站同步時鐘 源的輸出信號，只能單一的利用GPS天線接收一種時間基準信號，輸入形式單一，對時時間 長，嚴重製約了智能變電站同步測試的效率，且每套時間裝置都需配置一套GPS時鐘天線， 設備成本較高。
【發明內容】
[0003] 本實用新型所要解決的技術問題是，針對現有技術不足，提供一種用於智能變電 站同步測試的時鐘同步裝置，有效解決現有時間同步裝置存在的同步方式單一、對時時間 長，無法充分利用智能變電站全站同步時鐘源的輸出信號以及設備成本較高的問題，滿足 電力系統各類裝置時間同步測試的同步觸發要求。
[0004] 為解決上述技術問題，本實用新型所採用的技術方案是：一種用於智能變電站同 步測試的時鐘同步裝置，包括GPS接收模塊、單片機、FPGA、輸出模塊，所述GPS接收模塊、單 片機、FPGA、輸出模塊依次連接，所述GPS接收模塊、單片機、FPGA均與邏輯控制電路連接。
[0005] 還包括IRIG-B碼接收模塊；所述IRIG-B碼接收模塊與所述邏輯控制電路連接。
[0006] 所述IRIG-B碼接收模塊包括TTL接收電路、RS422接收電路和光纖接收電路，所述 TTL接收電路包括緩衝器和與所述緩衝器連接的第一光耦隔離晶片，所述第一光耦隔離芯 片接入所述邏輯控制電路；所述RS422接收電路包括MAX3081晶片和與所述MAX3081晶片 連接的第二光耦隔離晶片，所述第二光耦隔離晶片接入所述邏輯控制電路；所述光纖接收 電路包括HFBR-24X2晶片與所述HFBR-24X2晶片連接的74LVC1G240晶片，所述74LVC1G240 晶片的一個輸出端與第一光耦連接，所述74LVC1G240晶片的另一個輸出端與所述邏輯控 制電路連接。
[0007] 所述邏輯控制電路包括四個高速可控緩衝門，第一、第二高速可控緩衝門串聯，第 二高速可控緩衝門、第四高速可控緩衝門輸出端接入FPGA;第一、第二、第三、第四高速可 控緩衝門控制端均接入單片機；所述第一高速可控緩衝門的輸出端和第三高速可控緩衝門 輸出端均與所述單片機連接。
[0008] 所述輸出模塊包括IRIG-B碼電信號輸出部分、IRIG-B碼光信號輸出部分、分秒 脈衝輸出部分；所述IRIG-B碼電信號輸出部分包括TTL輸出電路和RS422輸出電路，所述 TTL輸出電路包括第三光耦，所述RS422輸出電路包括一級轉換晶片，所述第三光耦一個輸 入端與所述FPGA連接，所述第三光耦輸出端與所述一級轉換晶片連接；所述IRIG-B碼光信 號輸出部分包括第一雙與門驅動器，所述第一雙與門驅動器接有兩個光纖接口晶片，所述 第一雙與門驅動器輸入端與所述第三光f禹輸出端連接；所述分秒脈衝輸出部分包括TTL電 平DB9接口分秒脈衝輸出電路、TTL電平鳳凰端子接口分秒脈衝輸出電路、光信號分秒脈衝 輸出電路；所述TTL電平DB9接口分秒脈衝輸出電路包括SN74LVC4245PW驅動器和與所述 SN74LVC4245PW驅動器連接的DB9連接器，所述SN74LVC4245PW驅動器輸入端與所述FPGA 連接；所述TTL電平鳳凰端子接口分秒脈衝輸出電路包括第四光耦、第五光耦，所述第四光 耦和第五光耦輸入端分別與所述FPGA連接；所述光信號分秒脈衝輸出電路包括第二雙與 門驅動器，所述第二雙與門驅動器接有兩個光纖接口晶片，所述第二雙與門驅動器輸入端 分別與所述第四光耦、第五光耦輸出端連接。
[0009] 與現有技術相比，本實用新型所具有的有益效果為：本實用新型裝置不僅可以接 收GPS時間基準信號，而且還可方便地與智能變電站內的GPS時鐘源的同步時鐘輸出進行 接口，接收其IRIG-B時間基準信號，同步迅速；邏輯控制電路可以縮短觸發脈衝延時，提高 時間同步性；輸出模塊可方便地與各類電力系統裝置進行接口，為各類電力系統裝置提供 精確時鐘信號，滿足電力系統各類裝置時間同步的要求。本實用新型有效解決了現有時間 同步裝置存在的同步方式單一、對時時間長，無法充分利用智能變電站全站同步時鐘源的 輸出信號以及設備成本較高的問題，滿足了電力系統各類裝置時間同步測試的同步觸發要 求。
【專利附圖】
【附圖說明】
[0010] 圖1為本實用新型一種實施例結構框圖；
[0011] 圖2為本實用新型另一種實施例結構框圖；
[0012] 圖3為本實用新型一實施例GPS接收模塊原理圖；
[0013] 圖4為本實用新型一實施例IRIG-B碼電信號接收模塊原理圖；
[0014] 圖5為本實用新型一實施例IRIG-B碼光纖接收模塊原理圖；
[0015] 圖6為本實用新型一實施例邏輯控制電路原理圖；
[0016] 圖7為本實用新型一實施例IRIG-B碼電信號輸出電路原理圖；
[0017] 圖8為本實用新型一實施例IRIG-B碼光信號輸出電路原理圖；
[0018] 圖9為本實用新型一實施例TTL電平（DB9接口）分、秒脈衝輸出電路原理圖； [0019] 圖10為本實用新型一實施例TTL電平(鳳凰端子接口）分、秒脈衝輸出電路原理 圖；
[0020] 圖11為本實用新型一實施例光信號分、秒脈衝輸出電路原理圖。
【具體實施方式】
[0021] 本實用新型一種實施例如圖1所示，包括GPS接收模塊、單片機、FPGA、輸出模塊， 所述GPS接收模塊、單片機、FPGA、輸出模塊依次連接，所述GPS接收模塊、單片機、FPGA均 與邏輯控制電路連接。
[0022] 本實用新型另一種實施例如圖2所示，包括GPS接收模塊、IRIG-B碼接收模塊、單 片機、FPGA、輸出模塊，所述GPS接收模塊以及IRIG-B碼接收模塊、單片機、FPGA、輸出模塊 依次連接，所述GPS接收模塊以及IRIG-B碼接收模塊、單片機、FPGA均與邏輯控制電路連 接。
[0023] 如圖3所示，GPS接收模塊由晶片LEA-6T、電源電路以及BNC天線接口組成； LEA-6T通過天線接口 RF接收GPS時間基準信號，一方面，將接收到的時間報文通過串口 以NMEA-0183格式傳給單片機，另一方面，在時間數據有效時，每秒向邏輯控制電路發送 100ms脈寬的脈衝；由（R12, Dl，U5, Rll，R10, BT1)組成的備用電源電路在主電源斷電後給 LEA-6T的內部時鐘和內部配置寄存器供電。
[0024] 如圖4、圖5所示，IRIG-B碼接收電路由TTL接收電路，RS422接收電路和光纖 接收電路組成；TTL接收電路由74LVC1G125緩衝和光耦隔離組成，輸入端對電源反接二極 管1N4007限幅，信號經過光耦TLP113隔離後轉換為3. 3VTTL電平，接入邏輯控制電路； RS422接收電路經過MAX3081將差分信號轉換為TTL電平，再經過光耦TLP113隔離轉換為 3. 3VTTL電平，接入邏輯控制電路，R32 (100 Ω )對RS422信號鏈路進行阻抗匹配，增強抗幹 擾能力，瞬態抑制二極體（SMBJ12CA)防止衝擊電路；光IRIG-B碼接收電路由HFBR-24X2和 74LVC1G240組成，HFBR-24X2接收波長為820nm的光信號，輸出與發射端相反的電信號，經 過74LVC1G240將電信號取反還原，由單片機（MSP430F149)控制光耦NEC2701，作為使能控 制74LVC1G240通斷，進而控制光IRIG-B碼信號進入邏輯控制電路，電容C74濾除高頻幹擾 信號。
[0025] 如圖6所示，邏輯控制電路是由單片機（MSP430F149) I/O 口控制的一組高速可控 緩衝門（74LVC1G125)組成。單片機（MSP430F149)通過控制74LVC1G125的通斷來選擇輸入 信號，經過 U19 (74LVC1G125)和 U17 (74LVC1G125)的 IRIG-B 碼信號 HME_DATA 進入單片 機（MSP430F149)的I/O中斷口，單片機（MSP430F149)利用定時中斷解析IRIG-B碼信號；經 過U20 (74LVC1G125)選擇的脈衝信號進入FPGA作為輸出秒脈衝的初始信號和輸出IRIG-B 碼的起始標誌。
[0026] 在選擇輸入信號為GPS信號時，單片機（MSP430F149)通過串口中斷的形式接收並 解析報文，解析後生成BCD碼格式的時間報文，一邊通過串口輸出給被測試設備，一邊通過 數據總線傳給FPGA，FPGA根據時間信息再生成IRIG-B時間碼，通過輸出模塊傳給被測試設 備，另一方面，在將時間報文發送給單片機（MSP430F149)時，GPS接收模塊（LEA-6T)還向邏 輯控制電路發出一個秒脈衝，邏輯控制電路在單片機（MSP430F149)的控制下，將該秒脈衝 傳給FPGA，FPGA再將該秒脈衝轉換成規定格式的同步脈衝信號，通過輸出模塊輸出至被測 試設備，完成GPS對時。這樣以不經過軟體處理的秒脈衝作為輸出的同步脈衝，利用邏輯電 路快速響應的特性，可保證輸入時間與輸出時間的高同步性，減少觸發延時。
[0027] 在選擇IRIG-B碼信號輸入時，經過IRIG-B碼輸入電路和邏輯控制電路的信號送 至單片機（MSP430F149)，單片機（MSP430F149)接收IRIG-B碼信號，利用定時器解析B碼 信息，並觸發向FPGA發送時間數據，FPGA再通過輸出模塊將IRIG-B碼時間報文傳給被測 試設備；同時，IRIG-B碼接收模塊將IRIG-B時間基準信號轉換為統一的電平，在單片機 (MSP430F149)的控制下，邏輯控制電路截選B碼的起始脈衝作為觸發秒脈衝，由FPGA將 該觸發秒脈衝轉換成規定格式的同步脈衝信號，通過輸出模塊輸出至被測試設備，實現 IRIG-B碼對時同步。同樣，由於邏輯電路響應速度快，保證了輸入時間與輸出時間的高同步 性，減少觸發延時。
[0028] 如圖7、圖8所示，IRIG-B碼輸出模塊由TTL輸出電路、RS422輸出電路、光纖輸出 電路組成；FPGA將單片機（MSP430F149)傳來的時間數據轉換為串行IRIG-B碼信號，邏輯 控制電路得到的秒脈衝信號作為每秒IRIG-B碼的起始信號，由FPGA生成的IRIG-B碼信號 經過光耦（TLP113)輸出TTL信號，隔離後的TTL信號再經過一級轉換晶片（MAX3081)輸出 RS422信號，隔離後的TTL信號同時經過HFBR-14x2輸出光IRIG-B碼信號。
[0029] 如圖9、圖10、圖11所示，分、秒脈衝信號由FPGA生成後經過隔離驅動晶片U2 (SN74LVC4245PW)或者經過光耦U9、U10 (TLP113)輸出TTL信號，光耦U9、U10隔離後的脈 衝信號再經過HFBR-14x2輸出光脈衝信號。
【權利要求】
1. 一種用於智能變電站同步測試的時鐘同步裝置，其特徵在於，包括GPS接收模塊、單 片機、FPGA、輸出模塊，所述GPS接收模塊、單片機、FPGA、輸出模塊依次連接，所述GPS接收 模塊、單片機、FPGA均與邏輯控制電路連接。
2. 根據權利要求1所述的用於智能變電站同步測試的時鐘同步裝置，其特徵在於，還 包括IRIG-B碼接收模塊；所述IRIG-B碼接收模塊與所述邏輯控制電路連接。
3. 根據權利要求2所述的用於智能變電站同步測試的時鐘同步裝置，其特徵在於，所 述IRIG-B碼接收模塊包括TTL接收電路、RS422接收電路和光纖接收電路，所述TTL接收 電路包括緩衝器和與所述緩衝器連接的第一光耦隔離晶片，所述第一光耦隔離晶片接入所 述邏輯控制電路；所述RS422接收電路包括MAX3081晶片和與所述MAX3081晶片連接的第 二光耦隔離晶片，所述第二光耦隔離晶片接入所述邏輯控制電路；所述光纖接收電路包括 HFBR-24X2晶片與所述HFBR-24X2晶片連接的74LVC1G240晶片，所述74LVC1G240晶片的一 個輸出端與第一光耦連接，所述74LVC1G240晶片的另一個輸出端與所述邏輯控制電路連 接。
4. 根據權利要求3所述的用於智能變電站同步測試的時鐘同步裝置，其特徵在於，所 述邏輯控制電路包括四個高速可控緩衝門，第一、第二高速可控緩衝門串聯，第二高速可控 緩衝門、第四高速可控緩衝門輸出端接入FPGA;第一、第二、第三、第四高速可控緩衝門控 制端均接入單片機；所述第一高速可控緩衝門的輸出端和第三高速可控緩衝門輸出端均與 所述單片機連接。
5. 根據權利要求4所述的用於智能變電站同步測試的時鐘同步裝置，其特徵在於，所 述輸出模塊包括IRIG-B碼電信號輸出部分、IRIG-B碼光信號輸出部分、分秒脈衝輸出部 分；所述IRIG-B碼電信號輸出部分包括TTL輸出電路和RS422輸出電路，所述TTL輸出 電路包括第三光稱，所述RS422輸出電路包括一級轉換晶片，所述第三光稱一個輸入端與 所述FPGA連接，所述第三光耦輸出端與所述一級轉換晶片連接；所述IRIG-B碼光信號輸 出部分包括第一雙與門驅動器，所述第一雙與門驅動器接有兩個光纖接口晶片，所述第一 雙與門驅動器輸入端與所述第三光耦輸出端連接；所述分秒脈衝輸出部分包括TTL電平 DB9接口分秒脈衝輸出電路、TTL電平鳳凰端子接口分秒脈衝輸出電路、光信號分秒脈衝輸 出電路；所述TTL電平DB9接口分秒脈衝輸出電路包括SN74LVC4245PW驅動器和與所述 SN74LVC4245PW驅動器連接的DB9連接器，所述SN74LVC4245PW驅動器輸入端與所述FPGA 連接；所述TTL電平鳳凰端子接口分秒脈衝輸出電路包括第四光耦、第五光耦，所述第四光 耦和第五光耦輸入端分別與所述FPGA連接；所述光信號分秒脈衝輸出電路包括第二雙與 門驅動器，所述第二雙與門驅動器接有兩個光纖接口晶片，所述第二雙與門驅動器輸入端 分別與所述第四光耦、第五光耦輸出端連接。
【文檔編號】H04J3/06GK203883848SQ201420158200
【公開日】2014年10月15日 申請日期:2014年4月2日 優先權日:2014年4月2日
【發明者】趙永生, 劉海峰, 李輝, 王朕, 梁文武, 陳宏 , 劉偉良, 歐陽帆, 洪權, 敖非, 許立強, 臧欣, 沈楊, 潘偉, 劉宇 申請人:國家電網公司, 國網湖南省電力公司, 國網湖南省電力公司電力科學研究院