時鐘控制裝置及包含時鐘控制裝置的片上系統的製作方法
2023-11-11 01:16:37 2
專利名稱：時鐘控制裝置及包含時鐘控制裝置的片上系統的製作方法
技術領域：
本發明涉及集成電路技術領域，具體而言，本發明涉及時鐘控制裝置及包含時鐘控制裝置的片上系統。
背景技術：
片上系統是在一片半導體襯底上形成一個完整的電子系統，是專用集成電路發展的必然趨勢，作為一種世界尖端技術，片上系統早在20世紀90年代就已出現。隨著集成電路技術延續摩爾定律發展，片上系統設計已發展成為主流技術。基於ARM的體系結構是當前片上系統設計的主流，這其中包括選用ARM (Advanced RISC Machines，高級精簡指令系統處理器)處理器核和AMBA總線協議(Advanced controller Bus Architecture，先進微處理器總線架構)。片上系統包括嵌入式中央處理器、數位訊號處理器和通信模塊等其他功能模塊，這些模塊通過基於AMBA協議的總線進行互聯。時鐘信號是片上系統中最為重要的信號之一。單時鐘域已難滿足功能複雜的片上系統需求，因此片上系統需要提供多個時鐘域，進一步地考慮到片上系統的低功耗需求，片上系統需要對時鐘域進行分頻設計，因此片上系統對時鐘信號的管理提出了很高的要求，任何一點設計失誤都將導致晶片不能正常工作。
現有技術中，一種片上系統的功能模塊，例如嵌入式中央處理器和/或APB橋接模塊均無總線時鐘，只能通過在主時鐘上升沿檢測使能信號的高電平來感知總線時鐘上升沿是否到來，因此系統時鐘控制裝置必須確保各模塊的主時鐘與使能信號的時序關係正確， 否則片上系統的功能模塊將不能正常工作。
因此，基於現實的需要，有必要提出相應的技術方案，解決片上系統的嵌入式中央處理器、數位訊號處理器和通信模塊等對於各自時鐘信號的控制需求，完成該片上系統時鐘信號的控制設計，確保片上系統各模塊能夠正常工作。發明內容
本發明的目的旨在至少解決上述技術缺陷之一，特別是通過時鐘控制裝置對多個時鐘域進行分頻與控制，其後向多個功能模塊提供多種時鐘頻率確保片上系統各模塊能夠正常工作。
本發明實施例一方面提出了一種時鐘控制裝置，包括分頻單元和選通單元，
所述分頻單元，用於接收多個時鐘域信號，對片上系統的所述多個時鐘域信號進行分頻，得到片上系統的功能模塊所需的信號，；
所述選通單元，用於對所述分頻單元輸出的信號進行選通，所述選通單元形成旁路電路，所述旁路電路用於當測試使能信號埠為低電平或高電平時，所述旁路電路通過所述選通單元輸出所述功能模塊所需的時鐘頻率；當測試使能信號埠為高電平或低電平時，所述旁路電路輸出預設信號。
本發明實施例另一方面提出了一種包含具有上述技術特徵的時鐘控制裝置的片上系統，所述片上系統包括片上系統功能模塊和時鐘控制裝置，其中，所述時鐘控制裝置， 包括分頻單元和選通單元，
所述分頻單元，用於接收多個時鐘域信號，對片上系統的所述多個時鐘域信號進行分頻，得到片上系統的所述功能模塊所需的時鐘頻率；
所述選通單元，用於對所述分頻單元輸出的信號進行選通，所述選通單元形成旁路電路，所述旁路電路用於當測試使能信號埠為低電平或高電平時，所述旁路電路通過所述選通單元輸出所述功能模塊所需的時鐘頻率；當測試使能信號埠為高電平或低電平時，所述旁路電路輸出的時鐘信號為預設信號。
本發明提出的上述方案，通過對多時鐘域進行分頻與選通控制，其後向片上系統多個功能模塊提供多種頻率的信號。同時，針對片上系統測試時時鐘信號需全局可控的要求來進行旁路電路設計，以確保片上系統正常工作和測試時時鐘信號的全局可控性。此外， 本發明提出的上述方案，對現有系統的改動很小，不會影響系統的兼容性，而且實現簡單、 高效。
本發明附加的方面和優點將在下面的描述中部分給出，這些將從下面的描述中變得明顯，或通過本發明的實踐了解到。
本發明上述的和/或附加的方面和優點從下面結合附圖對實施例的描述中將變得明顯和容易理解，其中
圖1為本發明實施例時鐘控制裝置功能示意圖2為本發明實施例一種片上系統示意圖3為本發明實施例另一種片上系統示意圖4為嵌入式中央處理器主時鐘和系統總線時鐘示意圖。
具體實施方式
下面詳細描述本發明的實施例，所述實施例的示例在附圖中示出，其中自始至終相同或類似的標號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實施例是示例性的，僅用於解釋本發明，而不能解釋為對本發明的限制。
為了實現本發明之目的，本發明實施例提出了一種時鐘控制裝置，包括分頻單元和選通單元。
具體而言，分頻單元用於接收多個時鐘域信號，對片上系統的所述多個時鐘域信號進行分頻，得到片上系統的功能模塊所需的時鐘頻率；選通單元用於對所述分頻單元輸出的信號進行選通。作為本發明的實施例，片上系統功能模塊包括但不限於嵌入式中央處理器、通信模塊、外圍模塊和/或信號處理模塊等功能模塊。所述選通單元形成旁路電路，所述旁路電路用於當測試使能信號TM埠為低電平或高電平時，所述旁路電路通過所述選通單元輸出所述功能模塊所需的時鐘頻率；當測試使能信號TM埠為高電平或低電平時，所述旁路電路輸出預設信號，而對於片上系統，當選通單元為時鐘信號選通單元時， 預設信號通常通過片上系統的外部晶振提供，而當選通單元為時鐘使能信號選通單元時， 預設信號通常為高電平，以滿足測試可控性需求。進一步而言，時鐘控制裝置還包括時鐘域設置單元，所述時鐘域設置單元接收片上系統外部信號，產生倍頻時鐘形成所述多個時鐘域信號並將所述多個時鐘域信號輸入所述分頻單元。時鐘域設置單元例如通過鎖相環 PLL(Phase Locked Loop，鎖相環)實現，通過鎖相環利用外部晶振時鐘輸入產生所述片上系統所需要的多時鐘域信號。
作為本發明的實施例，圖1所示，為具體的本發明片上系統的時鐘控制裝置的電路示意圖。
例如，本發明時鐘控制裝置進一步細分，包括中央處理時鐘子模塊、數位訊號處理時鐘子模塊、通信時鐘子模塊和總線時鐘子模塊，通過上述子模塊分別實現包括嵌入式中央處理器、數位訊號處理器和通信模塊以及總線從設備模塊和外圍模塊的時鐘控制。
顯然，應當理解，可以根據需要多分或少分為幾個子時鐘模塊，具體情況應該根據片上系統的需要而定。
在上述實施例中，時鐘控制裝置對於3個時鐘域進行分頻與控制後向多個功能模塊提供多個時鐘頻率。具體為，由片上系統晶片外部晶振產生的信號經過時鐘域設置單元後分為三個時鐘域，時鐘域設置單元例如可以通過鎖相環PLL來實現，時鐘域設置單元輸出的時鐘進入分頻單元和選通單元進行分頻和旁路電路設計，得到各個功能模塊需要的時鐘頻率。
為達到上述目的，如圖1所示，時鐘控制裝置例如包括6個分頻單元和11個選通器。6個分頻單元的輸出時鐘分別為嵌入式中央處理器的總線時鐘hclkl、外圍模塊的總線時鐘pclkl、第一通訊時鐘clk_4x、第二通訊時鐘clk_h、第三通訊時鐘clk_lx和第四通訊時鐘clk_lX_div2。在上述時鐘控制裝置中用到的二分頻和四分頻兩種分頻電路均採用計數器實現。對於二分頻，採用1位計數器count，該計數器在輸入時鐘上升沿加1，二分頻輸出時= count W]，即當count為1時輸出時鐘為高電平，count為0時輸出時鐘為低電平。二分頻輸出時鐘使能信號在輸入時鐘上升沿對count
採樣輸出。對於四分頻，採用2位計數器Coimt[l:0]，該計數器在輸入時鐘上升沿加1，四分頻輸出時=count [1]，即當count [1 0]為2或3時輸出時鐘為高電平，當count [1 0]為0或1時輸出時鐘為低電平。四分頻輸出時鐘使能信號在輸入時鐘上升沿判斷count [1] I count
表達式，當該表達式為0時四分頻輸出時鐘使能信號有效，當該表達式為1時四分頻輸出時鐘時能信號無效。
隨著集成電路工藝水平的提高和市場需求的發展，晶片的規模越來越大，因此大規模晶片生產後需要在測試機臺進行測試以剔除不合格晶片。片上系統測試由掃描鏈技術、邊界掃描技術、內建自測試技術和功能測試組成，這些測試技術都對時鐘信號提出了 「可控性」要求。為了滿足所有時鐘在測試模式下的頂層可控性要求，作為舉例說明，11個選通器完成時鐘控制裝置輸出信號的旁路電路設計。圖1中輸出的11個時鐘信號經過選通單元後輸出給SoC(System On a Chip，片上系統)的功能模塊使用，當測試使能信號TM 埠為低電平時，所有旁路電路輸出的時鐘信號為各功能模塊所需的時鐘頻率；當測試使能信號TM埠為高電平時，時鐘信號選通單元的輸出是晶片外部的晶振輸入，時鐘使能信號選通單元，例如hclklen選通器和pclklen選通器的輸出始終為高電平，這就保證了在機臺上晶片內部的時鐘信號都能由晶片外部管腳控制。
所述功能模塊所需的信號包括所述功能模塊工作所需的時鐘信號和/或時鐘使能信號，採用同一個分頻單元來產生各功能模塊工作所需的時鐘信號和時鐘使能信號，既能節省電路面積，又保證電路設計滿足嵌入式中央處理器和/或APB橋接模塊的時序需求。
基於本發明的實施例，分頻單元包括但不限於二分頻電路和/或四分頻電路，分頻電路例如採用計數器實現。
基於本發明的實施例，當信號處理模塊不具備時鐘分頻功能時，通過分頻單元分頻輸出得到所述信號處理模塊的總線時鐘。
作為本發明實施例，本發明還提出了一種片上系統，包括片上系統功能模塊和時鐘控制裝置，其中，所述時鐘控制裝置，包括分頻單元和選通單元。
具體而言，所述分頻單元，用於接收多個時鐘域信號，對片上系統的所述多個時鐘域信號進行分頻，得到片上系統的功能模塊所需的信號；所述選通單元，用於對所述分頻單元輸出的信號進行選通。作為本發明的實施例，片上系統功能模塊包括但不限於嵌入式中央處理器、通信模塊、外圍模塊和信號處理模塊等功能模塊。所述選通單元形成旁路電路， 所述旁路電路用於當測試使能信號TM埠為低電平或高電平時，所述旁路電路通過所述選通單元輸出所述功能模塊所需的時鐘頻率；當測試使能信號TM埠為高電平或低電平時，所述旁路電路輸出預設信號，所述預設信號由片上系統晶片外部晶振提供。
進一步而言，片上系統中還包括AHB總線、AHB設備、APB橋接模塊和外設模塊，AHB 總線、AHB設備、APB橋接模塊和外設模塊通過所述時鐘控制裝置提供時鐘信號。
如圖2，為本發明實施例一種片上系統的示意圖，包括嵌入式中央處理器、AHB總線、AHB設備、APB橋接模塊、外圍模塊、通信模塊、自帶時鐘分頻單元的數位訊號處理器和時鐘控制裝置。
嵌入式中央處理器和外圍模塊分別需要通過系統總線時鐘使能信號(HCLKEN)和外圍總線時鐘使能信號(PCLKEN)來分別感知系統總線時鐘(HCLK)和外圍總線時鐘(PCLK) 的上升沿，因此時鐘控制裝置在產生hclkl和pclkl的同時，需要產生系統總線時鐘使能信號hclklen和外圍總線時鐘使能信號pclklen。
其中，所述時鐘域設置單元接收片上系統外部信號，產生倍頻時鐘形成所述多個時鐘域信號並將所述多個時鐘域信號輸入所述分頻單元，時鐘域設置單元可以採用多個鎖相環(PLL)實現，來利用晶片外部輸入的低頻時鐘(XIN)產生晶片內部所需要的中高頻時鐘。本發明中晶片需要3個時鐘頻率，分別為220MHz、165MHz和89. 6MHz，本發明實施例PLL 的輸出時鐘頻率範圍為25MHz到600MHz。所述3個時鐘域分別為嵌入式中央處理器的主時鐘，數位訊號處理器的主時鐘，通訊功能模塊的主時鐘，其中，嵌入式中央處理器的主時鐘 cpu_clk為220MHz，主時鐘cpu_clk經過中央處理時鐘子模塊的二分頻形成嵌入式中央處理器的總線時鐘hclkl，主時鐘cpU_clk經過外圍時鐘子模塊的八分頻形成外圍總線時鐘 pclkl ；通訊功能模塊的主時鐘clk_8x為89. 6MHz，經過通信時鐘子模塊進行分頻形成三個分頻時鐘clk_lx、clk_h、clk_4x以及clk_lx的二分頻clk_lx_div2。本發明採用的數位訊號處理器採用自帶時鐘分頻單元，因此本技術方案不對數位訊號處理器的總線時鐘dsp_ elk進行分頻時鐘產生和控制，由數位訊號處理器完成分頻和控制。
作為本發明的另一實施例，對於採用其他型號不具有自帶時鐘分頻單元的數位訊號處理器時，數位訊號處理器主時鐘dSp_clk(165MHZ)，經由時鐘控制裝置的數位訊號處理時鐘子模塊對其進行二分頻形成數位訊號處理器的總線時鐘hclk2，數位訊號處理器主時鐘dsp_clk經過八分頻形成外圍總線時鐘pclk2，示意圖例如圖3所示。
具體而言，如圖4所示，為嵌入式中央處理器主時鐘和系統總線時鐘的關係示意圖。嵌入式中央處理器無總線時鐘輸入，只能通過在主時鐘(CLK)上升沿檢測系統總線時鐘使能信號(HCLKEN)的高電平來感知系統總線時鐘(HCLK)上升沿是否到來，從而正確輸出總線信號給系統總線，並對系統總線的輸入信號進行正確採樣。
本發明上述實施例提出的SoC系統控制方法，將完成集成嵌入式中央處理器、數位訊號處理器、無線通信模塊等的SoC系統的時鐘管理，包括工作模式下分頻時鐘產生以及測試模式下測試時鐘產生。採用本發明所提供的系統控制模塊設計方案，可以在集成多個IP (Intellectual Property，智慧財產權)核的多時鐘域SoC中滿足時鐘分頻電路設計要求、嵌入式中央處理器和/或外圍總線橋接模塊對總線主時鐘與使能信號的時序關係要求以及時鐘信號測試模式下全局可控性要求。
本發明提出的上述方案，通過利用時鐘控制裝置對多個時鐘域進行分頻與控制， 其後向多個功能模塊提供多個時鐘頻率。具體為，由晶片外部晶振產生的信號經過時鐘域設置單元後分為多個時鐘域，時鐘域設置單元例如通過鎖相環PLL來實現，時鐘域設置單元輸出的時鐘進入分頻單元和選通單元進行分頻和旁路電路設計，得到各個功能模塊需要的時鐘頻率，針對片上系統測試時時鐘信號需全局可控的要求來進行旁路電路設計，以確保片上系統正常工作和測試時時鐘信號的全局可控性。此外，本發明提出的上述方案，對現有系統的改動很小，不會影響系統的兼容性，而且實現簡單、高效。
雖然關於示例實施例及其優點已經詳細說明，應當理解在不脫離本發明的精神和所附權利要求限定的保護範圍的情況下，可以對這些實施例進行各種變化、替換和修改。對於其他例子，本領域的普通技術人員應當容易理解在保持本發明保護範圍內的同時，工藝步驟的次序可以變化。
此外，本發明的應用範圍不局限於說明書中描述的特定實施例的工藝、機構、製造、物質組成、手段、方法及步驟。從本發明的公開內容，作為本領域的普通技術人員將容易地理解，對於目前已存在或者以後即將開發出的工藝、機構、製造、物質組成、手段、方法或步驟，其中它們執行與本發明描述的對應實施例大體相同的功能或者獲得大體相同的結果，依照本發明可以對它們進行應用。
因此，本發明所附權利要求旨在將這些工藝、機構、製造、物質組成、手段、方法或步驟包含在其保護範圍內。應當指出，對於本技術領域的普通技術人員來說，在不脫離本發明原理的前提下，還可以做出若干改進和潤飾，這些改進和潤飾也應視為本發明的保護範圍。
權利要求
1.一種時鐘控制裝置，其特徵在於，包括分頻單元和選通單元，所述分頻單元，用於接收多個時鐘域信號，對片上系統的所述多個時鐘域信號進行分頻，得到片上系統的功能模塊所需的信號；所述選通單元，用於對所述分頻單元輸出的信號進行選通，所述選通單元形成旁路電路，所述旁路電路用於當測試使能信號埠為低電平或高電平時，所述旁路電路通過所述選通單元輸出所述功能模塊所需的時鐘頻率；當測試使能信號埠為高電平或低電平時， 所述旁路電路輸出預設信號。
2.如權利要求1所述的時鐘控制裝置，其特徵在於，所述功能模塊所需的信號包括所述功能模塊工作所需的時鐘信號和/或時鐘使能信號。
3.如權利要求1所述的時鐘控制裝置，其特徵在於，還包括時鐘域設置單元，所述時鐘域設置單元接收片上系統外部信號，產生倍頻時鐘形成所述多個時鐘域信號並將所述多個時鐘域信號輸入所述分頻單元，所述時鐘域設置單元通過鎖相環實現。
4.如權利要求1所述的時鐘控制裝置，其特徵在於，所述分頻單元包括二分頻電路和/ 或四分頻電路，所述分頻電路採用計數器實現。
5.如權利要求1所述的時鐘控制裝置，其特徵在於，所述片上系統功能模塊包括嵌入式中央處理器、通信模塊、外圍模塊和/或信號處理模塊。
6.如權利要求5所述的時鐘控制裝置，其特徵在於，當所述信號處理模塊不具備時鐘分頻功能時，通過所述分頻單元分頻輸出得到所述信號處理模塊的總線時鐘。
7.一種片上系統，其特徵在於，包括片上系統功能模塊和時鐘控制裝置，其中，所述時鐘控制裝置，包括分頻單元和選通單元，所述分頻單元，用於接收多個時鐘域信號，對片上系統的所述多個時鐘域信號進行分頻，得到片上系統的功能模塊所需的信號；所述選通單元，用於對所述分頻單元輸出的信號進行選通，所述選通單元形成旁路電路，所述旁路電路用於當測試使能信號埠為低電平或高電平時，所述旁路電路通過所述選通單元輸出所述功能模塊所需的時鐘頻率；當測試使能信號埠為高電平或低電平時， 所述旁路電路輸出預設信號。
8.如權利要求7所述的片上系統，其特徵在於，所述功能模塊所需的信號包括所述功能模塊工作所需的時鐘信號和/或時鐘使能信號。
9.如權利要求7所述的片上系統，其特徵在於，還包括時鐘域設置單元，所述時鐘域設置單元接收片上系統外部信號，產生倍頻時鐘形成所述多個時鐘域信號並將所述多個時鐘域信號輸入所述分頻單元，所述時鐘域設置單元通過鎖相環實現。
10.如權利要求7所述的片上系統，其特徵在於，所述分頻單元包括二分頻電路和/或四分頻電路，所述分頻電路採用計數器實現。
11.如權利要求7所述的片上系統，其特徵在於，所述片上系統功能模塊包括嵌入式中央處理器、通信模塊、外圍模塊和/或信號處理模塊。
12.如權利要求11所述的片上系統，其特徵在於，當所述信號處理模塊不具備時鐘分頻功能時，通過所述分頻單元分頻輸出得到所述信號處理模塊的總線時鐘。
全文摘要
一種時鐘控制裝置，包括分頻單元和選通單元，分頻單元用於接收多個時鐘域信號，對片上系統的多個時鐘域信號進行分頻，得到片上系統的功能模塊所需的信號；選通單元用於對分頻單元輸出的信號進行選通，選通單元形成旁路電路，旁路電路用於當測試使能信號埠為低電平或高電平時，旁路電路通過選通單元輸出功能模塊所需的時鐘頻率；當測試使能信號埠為高電平或低電平時，旁路電路輸出預設信號。上述方案通過利用外部輸入的晶振時鐘產生中高頻時鐘，並對中高頻時鐘進行分頻與控制，向片上系統多個功能模塊提供多種頻率的時鐘信號；針對片上系統測試時時鐘信號需全局可控的要求來進行旁路電路設計，以確保片上系統正常工作和測試時時鐘信號的全局可控性。
文檔編號H03L7/08GK102497206SQ20111038813
公開日2012年6月13日 申請日期2011年11月29日 優先權日2011年11月29日
發明者馮燕, 陳嵐 申請人:中國科學院微電子研究所