半導體基板、半導體裝置、及它們的製造方法

2023-11-29 23:43:56

專利名稱：半導體基板、半導體裝置、及它們的製造方法
技術領域：
本發明涉及在同一基板上一體集成了由TFT(Thin FilmTransistor薄膜電晶體)驅動的主動矩陣驅動液晶顯示裝置中的、外圍驅動電路或控制電路、或者MPU(Micro Processing Unit超小型運算處理裝置)或圖像處理電路的高功能液晶顯示裝置、或者OLED(Organic Light Emitting Diode有機EL)顯示裝置等顯示裝置中所使用的半導體基板、半導體裝置、及它們的製造方法。
特別是涉及，由單晶薄膜器件大幅提高電路性能的SOP(System OnPanel系統化面板)技術及其製造方法、製造該半導體裝置時所使用的器件結構、以及單晶器件和非單晶Si(其中特別是多晶Si)共存的製造技術。
而且，本發明，能在同一基板上形成特性不同的2種半導體器件、通過發揮各自的長處的用法，而能適用於以顯示裝置為首的各種各樣的用途。特別是，在由TFT驅動的主動矩陣驅動液晶顯示裝置等中，能適用於在同一基板上一體集成了外圍驅動電路或控制電路、或者MPU(超小型運算處理裝置)或圖像處理電路的高功能液晶顯示裝置、或者OLED(Organic Light Emitting Diode有機EL)顯示裝置等顯示裝置。
背景技術：
在玻璃基板上將非晶Si(以下，簡記為「a-Si」)或多晶Si(以下，簡記為「Poly-Si」)的薄膜電晶體(以下，記為「TFT(Thin FilmTransistor)」)形成為像素的開關元件，並使進行液晶顯示面板或有機EL面板等的驅動的、進行所謂主動矩陣驅動的液晶顯示裝置實用化，並大量生產。
特別是，最近，能使移動度高、並以高速工作的Poly-Si活用其高移動度的特長，並對外圍器件等也採用集成化並設置在剝離基板上，從而進行實際的生產。
然而，在使用了大型玻璃基板的、進行所謂主動矩陣驅動的液晶顯示裝置或OLED(Organic Light Emitting Diode有機EL)顯示裝置等顯示裝置中，將非單晶Si、特別是Poly-Si用作器件IC的電晶體的情況下，存在Poly-Si特有的晶界起因的特性偏差、以及極難得到高品質柵絕緣膜的問題，在高度的系統集成化中存在極限。因此，從顯示品位(均一性)的觀點來看，也需要更高性能、特性偏差小的器件。
特別是，在對高度集成化的半導體裝置的顯示用基板的直接一體化和系統化中，由於對應於高速性能和集成密度的微細加工、器件性能(移動度、閾值的控制性、傳遞特性的陡度)不充分，因而，為了在要求進一步高性能的圖像處理機或定時控制器等器件中所使用的系統中實現真正的系統集成化，器件性能和集成密度的任一個都是不充分的。
因此，在大型玻璃基板等顯示基板中，直接作出像素用TFT和驅動該像素用TFT的進一步高性能、高密度的器件IC這兩者，實現起來是極其困難的。
於是，作為解決該問題的途徑，有使用COG(Chip On Glass晶片與玻璃接合)、LSI(Large Scale Integrated circuit大規模集成電路)安裝(裝配)單晶Si器件IC的技術。該COG中，通過由各向異性導電晶片等的倒裝片安裝等而在顯示用基板上裝配由單晶Si形成的LSI。
由於這些通常的LSI是由大量的單晶Si形成MOS(Metal OxideSemiconductor金屬氧化物半導體)電晶體，因而，要求使各個電晶體獨立、並使其正常地工作。因此，為了使各個電晶體分離獨立化(元件分離)，或為了防止由寄生雙極電晶體所致的封閉鎖定，如圖13所示，進行溝道截止注入部101或復用阱102的摻雜等的離子注入。然而，伴隨電晶體的微細化，出現起確保用於元件分離的區的問題。於是，為了縮小用於該元件分離的區，使用著衰退阱(retrograde well)(反雜質濃度梯度的阱)結構等技術，但是需要多次的離子注入而使過程變得複雜，因此存在成本上升或成品率低下的問題。而且，需要凸起(bump)形成工序等工序，就成為製造工序長，成品率低下的原因。
而且，從液晶顯示裝置或OLED顯示裝置等顯示裝置來看，若不是作為面板而完成的則存在無法裝配器件IC等制約。為此，存在以下問題，即，在製造面上自由度小且工序複雜，製造工序的自由度小、複雜以及物流、製造效率低，成本高且成品率低下。
另一方面，對於該問題，有器件轉印(器件轉移)的解決手段。該器件轉印是下述技術在絕緣體上形成由單晶Si而成的器件，在成為顯示基板的玻璃基板上粘結該器件，其後使絕緣體脫離等。另外，將在上述絕緣體上形成由單晶Si而成的器件的結構稱為SOI(SiliconOn Insulator矽絕緣體)結構。
對於該器件轉印(器件轉移)，例如，在該SOI結構中，有通過刻蝕單晶Si下的氧化膜而進行分離薄膜化的方法(Kopin社)。作為具體的以往技術文獻，有例如日本國公開專利公報「日本專利發表平7-503557號公報(公開發表日1995年4月13日)」、以及下述的文獻1、文獻2。
文獻1J.P.Salerno」Single Crystal SiliconAMLCDs」，Conference Record of the 1994 International DisplayResearch Conference(IDRC)p.39-44(1994)文獻2Q.-Y.Tong U.Gesele，SEMICONDUCTOR WAFER BONDINGSCIENCE AND TECHNOLOGY_，John Wiley Sons，New York(1999)在上述日本專利發表平7-503557號公報中，公開了使用在玻璃基板上利用粘接劑轉印了預先作成的單晶Si薄膜電晶體的半導體裝置，作成主動矩陣型液晶顯示裝置的顯示面板。
而且，作為本發明相關的其他的現有技術，有日本國公開專利公報「日本專利公開平10-125880號公報(1998年5月15日公開)」和下述的文獻3、文獻4。
文獻3K.Warner，et.al.，2002 IEEE International SOIConferenceOct，pp.123-125(2002)文獻4L.P.Allen，et.al.，2002 IEEE International SOIConferenceOct，pp.192-193(2002)在上述專利公開平10-125880號公報中，公開了如下技術，即，在單晶Si上設有臺階，然後，形成比單晶Si的拋光率小的拋光停止塊(stopper)，轉印到別的Si基板上，拋光分離面，並利用拋光速度的差，由臺階的凹部的停止塊，使單晶Si薄膜殘留為島狀。
然而，在上述現有的半導體基板、半導體裝置、和它們的製造方法中，存在以下的問題。
首先，在SOI結構中，由於在矽(Si)晶片中形成器件，因而所有個數的器件的總尺寸被矽(Si)晶片限制住。因此，由於矽(Si)晶片的大小有限度，因而有對於大型玻璃基板的長度不滿足的情況。
而且，由於用環氧樹脂等粘接劑將形成於矽(Si)晶片上的單晶Si器件粘結在玻璃基板上，因而，粘結後，無法追加進行缺陷恢復熱處理(退火)的工序、形成層間絕緣膜的工序、或者形成金屬布線的工序等的工序。因此，預先形成於大型玻璃基板上的器件和轉印的單晶Si器件的相互布線的連接就極為困難。
進而，由於是在二氧化矽(SiO2)上成長的薄膜的單晶層、即、固相外延層(epitaxial film)上形成成為的工作區、刻蝕分離二氧化矽(SiO2)的製造方法，因此，會存在工序複雜化、招致成品率低下的問題(轉印工序、薄膜分離/保持、外延成長)。

發明內容
本發明的目的在於，提供一種半導體基板、半導體裝置、及它們的製造方法，其在大型絕緣基板上形成非單晶Si半導體元件和單晶Si半導體元件、而製造集成了高性能系統的半導體裝置的情況下，能簡化單晶Si部分的製造工序，且在轉印在到大型絕緣基板上後，不用高精度的光刻蝕法就能實現微細的單晶Si半導體元件的元件分離。
為了達到上述目的，本發明的半導體基板，包含單晶Si基板，具有包含溝道區、源區和漏區的活性層，不具有阱結構和溝道截止區；柵絕緣膜，形成在上述單晶Si基板上；柵電極，形成在上述柵絕緣膜上；LOCOS氧化膜，形成在上述活性層的周圍的上述單晶Si基板上，其膜厚比上述柵絕緣膜的膜厚厚；以及絕緣膜，形成在上述柵電極和LOCOS氧化膜上。
而且，為了達到上述目的，本發明的半導體基板的製造方法，包含在單晶Si基板中的元件區外形成LOCOS氧化膜的工序；在單晶Si基板中的元件區形成柵絕緣膜的工序；在上述柵絕緣膜上形成柵電極的工序；在單晶Si基板中的元件區、通過有選擇地進行雜質注入而形成源區和漏區以及溝道區，並形成包含上述溝道區、源區和漏區的活性層的工序；在上述柵電極、柵絕緣膜和LOCOS氧化膜上形成上面被平坦化的絕緣膜的工序；以及經由上述平坦化絕緣膜通過進行從氫離子和惰性元素離子中選擇的1種或多種離子的注入而在上述單晶Si基板中的規定深度形成離子注入層的工序。
而且，為了達到上述目的，本發明的半導體基板的製造方法，包含在單晶Si基板中的元件區外形成LOCOS氧化膜的工序；在上述單晶Si基板中的元件區形成柵絕緣膜的工序；在上述柵絕緣膜上形成柵電極的工序；在單晶Si基板中的元件區、通過有選擇地進行雜質注入而形成源區和漏區以及溝道區，並形成包含上述溝道區、源區和漏區的活性層的工序；在上述柵電極、柵絕緣膜和LOCOS氧化膜上形成上面被平坦化的第1絕緣膜的工序；經由上述平坦化的第1絕緣膜，通過進行從氫離子和惰性元素離子中選擇的1種或多種離子的注入，而在上述單晶Si基板中的規定深度形成離子注入層的工序；在上述第1絕緣膜的上方至少形成1層第1布線層的工序；以及在上述第1布線層上形成第2絕緣膜的工序。
根據上述發明，半導體基板使用具有包含溝道區、源區和漏區的活性層而不具有阱結構和溝道截止區的單晶Si基板。
因此，由於包括單晶Si，因而能形成具有高性能的、且特性偏差少的器件性能的半導體裝置。
而且，在本發明中，由於不存在現有的阱、溝道截止、阱接點，因而，能縮小元件區的面積，能由元件區的微細化而提高集成密度，成為高度集成化的半導體基板。進而，由於能在薄膜上形成半導體元件，因而，在形成半導體裝置的情況下，例如，謀求與包含其他的多晶Si的TFT的共存，可用薄膜使兩者間相互布線並連接。進而，由於能形成在薄膜上，因而即使在大型玻璃基板等絕緣基板上，不用高精度的光刻蝕法也能實現微細的單晶Si半導體元件的元件分離。進而，由於不形成阱等，因而製造工序也變得簡單。
而且，在本發明中，包圍活性層周圍地形成膜厚比柵絕緣膜厚的LOCOS氧化膜。因此，由該LOCOS氧化膜，能可靠地實現元件分離。
其結果，能提供一種半導體基板及其製造方法，在大型絕緣基板上形成非單晶Si半導體元件和單晶Si半導體元件、而製造集成了高性能系統的半導體裝置的情況下，能簡化單晶Si部分的製造工序，且在轉印到大型絕緣基板上後，不用高精度的光刻蝕法也能實現微細的單晶Si半導體元件的元件分離。
而且，為了達到上述目的，本發明的半導體裝置，其包含絕緣基板和形成於該絕緣基板上的單晶Si半導體元件，上述單晶Si半導體元件具有柵電極，形成在上述絕緣基板的上方；柵絕緣膜，形成在上述柵電極上；活性層，形成在上述柵絕緣膜上，由包含溝道區、源區和漏區的單晶Si層構成；LOCOS氧化膜，形成在上述活性層的周圍；以及層間絕緣膜，形成在上述活性層和LOCOS氧化膜上。
根據上述發明，由於半導體裝置包含絕緣基板和形成於該絕緣基板上的單晶Si半導體元件，因而例如，玻璃板等絕緣基板和單晶Si半導體元件成為一體。
另外，單晶Si半導體元件具有柵電極，形成在絕緣基板的上方；柵絕緣膜，形成在柵電極上；活性層，形成在柵絕緣膜上，由包含溝道區、源區和漏區的單晶Si層構成；LOCOS氧化膜，形成在活性層的周圍；以及層間絕緣膜，形成在活性層和LOCOS氧化膜上。
其結果，能一種提供半導體裝置，在大型絕緣基板上形成非單晶Si半導體元件和單晶Si半導體元件、而製造集成了高性能系統的半導體裝置的情況下，能簡化單晶Si部分的製造工序，且在轉印到大型絕緣基板上後，不用高精度的光刻蝕法也能實現微細的單晶Si半導體元件的元件分離。
而且，本發明的半導體裝置包含布線層，該布線層在上述半導體裝置中，被形成在上述層間絕緣膜上，並通過設於該層間絕緣膜的連接孔，而連接於上述源區和漏區。
而且，為了達到上述目的，本發明的半導體裝置的製造方法，包含在絕緣基板上接合由上述半導體基板的製造方法製造的半導體基板的基板接合工序；通過進行熱處理，將上述離子注入層作為邊界而分割上述單晶Si基板，並剝離單晶Si基板的一部分的單晶Si基板剝離工序；刻蝕上述絕緣基板上的上述單晶Si基板，從而露出上述LOCOS氧化膜的表面的工序；在上述活性層和LOCOS氧化膜上形成層間絕緣膜的工序；以及在上述層間絕緣膜上形成通過形成於該層間絕緣膜上的連接孔與上述源區和漏區相連接的布線層的工序。
根據上述發明，具有布線層，該布線層形成在保護絕緣膜和層間絕緣膜上，通過設於該保護絕緣膜和層間絕緣膜上的連接孔而與上述源區和漏區相連接。
因此，由此成為具有與其他電路或電源等連接的布線層的半導體裝置。而且，在絕緣基板上接合併薄膜化了具有單晶Si半導體元件的半導體基板後，就能形成布線層。
其結果，能提供一種半導體裝置及其製造方法，在大型絕緣基板上形成非單晶Si半導體元件和單晶Si半導體元件、而製造集成了高性能系統的半導體裝置的情況下，能簡化單晶Si部分的製造工序，且在轉印到大型絕緣基板上後，沒不用高精度的光刻蝕法也就能實現微細的單晶Si半導體元件的元件分離。
而且，為了達到上述目的，本發明的半導體裝置，其包含絕緣基板和形成於該絕緣基板上的單晶Si半導體元件，上述單晶Si半導體元件具有柵電極，形成在上述絕緣基板的上方；柵絕緣膜，形成在上述柵電極上；活性層，形成在上述柵絕緣膜上，由包含溝道區、源區和漏區的單晶Si層構成；LOCOS氧化膜，形成在上述活性層的周圍；以及層間絕緣膜，形成在上述活性層和LOCOS氧化膜上，還具有絕緣膜，形成在上述絕緣基板和柵電極之間；至少1層的第1布線層，形成在上述絕緣膜的下面側；以及第2布線層，形成在上述層間絕緣膜上，並與上述第1布線層相連接。
而且，為了達到上述目的，本發明的半導體裝置的製造方法，包含在絕緣基板上接合由上述半導體基板的製造方法製造的半導體基板的基板接合工序；通過進行熱處理，將上述離子注入層作為邊界而分割上述單晶Si基板，並剝離單晶Si基板的一部分的單晶Si基板剝離工序；刻蝕上述絕緣基板上的上述單晶Si基板，從而露出上述LOCOS氧化膜的表面的工序；在上述活性層和LOCOS氧化膜上形成層間絕緣膜的工序；以及在上述層間絕緣膜上形成與上述第1布線層相連接的第2布線層的工序。
另外，在形成金屬布線層的情況下，包括上述情況，一般為了提高集成電路的集成密度，需要形成多個布線層並高效地使用空間。這是因為，元件區變得微小時，作為現實問題，就會在元件區的正上方密集外部取出用電極，布線圖案變難。
於是，在本發明的半導體裝置中，具有至少1層的第1布線層，形成在絕緣膜的下面側；以及第2布線層，形成在層間絕緣膜上，並與第1布線層相連接。
因此，能利用元件區的背面側的空間而有效地引導布線，從而能提高集成密度。
本發明的其他目的、特徵、及優點通過以下所述的內容便會十分明白。而且，本發明的優點在參照了附圖的接下來的說明中就會明白。


圖1是表示本發明涉及的半導體基板的一實施例的剖面圖。
圖2是表示在使用上述半導體基板形成的半導體裝置中形成了金屬布線層的半導體裝置的結構的剖面圖。
圖3(a)～圖3(g)是表示上述半導體基板和半導體裝置的製造工序的剖面圖。
圖4(a)～圖4(e)是表示上述半導體裝置的製造工序中的續接圖3(g)的製造工序的剖面圖。
圖5(a)是表示接觸孔形成時的上述半導體裝置的尺寸的俯視圖，圖5(b)是表示作為比較的現有的接觸孔形成時的半導體裝置的尺寸的俯視圖。
圖6是表示單晶Si半導體元件和非單晶Si半導體元件共存於上述絕緣基板上的半導體裝置的剖面圖。
圖7是表示包含顯示部和處理電路的顯示裝置的結構的俯視圖，該顯示部中由非單晶Si半導體元件構成各像素的開關電晶體，該處理電路具有由單晶Si半導體元件構成的電晶體。
圖8是表示本發明其他實施例的半導體裝置的結構的剖面圖。
圖9(a)～圖9(g)是表示上述半導體基板和半導體裝置的製造工序的剖面圖。
圖10(a)～圖10(e)是表示上述半導體裝置的製造工序的續接圖9(g)的製造工序的剖面圖。
圖11是表示圖8所示的半導體裝置的變形例的半導體裝置的剖面圖。
圖12(a)～圖12(i)是表示本發明的參考例的半導體裝置的製造工序的剖面圖。
圖13是表示現有的阱結構的半導體裝置的剖面圖。
具體實施例方式
(參考例)為了解決現有的課題，本發明者等在未公開的專利申請中提出了某些技術，為此，在說明本發明的實施例之前，先對其進行說明。
首先，作為現有的問題，存在以下的問題。
即，在SOI(Silicon On Insulator)結構中，由於在矽(Si)晶片上形成器件，因而所有個數的器件的總尺寸就被矽(Si)晶片限制住。因此，由於矽(Si)晶片的大小有限度，所以對於大型玻璃基板的尺寸就不夠用。
而且，由環氧樹脂等粘接劑將形成於矽(Si)晶片的單晶Si器件粘結在玻璃基板上，因而，粘接後，追加進行缺陷恢復熱處理(退火)的工序、形成層間絕緣膜的工序、或者形成金屬布線的工序等的工序就極為困難。因此，預先形成於大型玻璃基板上的器件和轉印的單晶Si器件的相互布線的連接就極為困難。
進而，由於是在二氧化矽(SiO2)上成長的薄膜的單晶層、即、固相外延層(epitaxial film)上形成成為單晶Si器件的工作區、刻蝕分離二氧化矽(SiO2)的製造方法，因此，會存在工序複雜化、招致成品率低下的問題(轉印工序、薄膜分離/保持、外延成長)。
因此，如圖12(a)～12(c)所示，本發明者等，利用微細加工在單晶Si基板81上形成柵電極83、雜質滲雜84等、以及柵絕緣膜82，結束電晶體的主要工序，在規定深度注入規定濃度氫離子並形成離子注入部85，在表面形成氧化膜86後，用CMP(Chemical MechanicalPolishing化學機械拋光)使該氧化膜86平坦化，使單晶Si基板81和玻璃基板88貼緊並接合，該單晶Si基板81切斷成規定形狀，該玻璃基板88，形成由使用了TEOS(Si(OC2H5)4Tetra Ethyl OrthoSilicate正矽酸乙酯)的等離子CVD形成的SiO2膜87，並用SC1洗滌液等活化其表面。
接下來，通過熱處理上述接合的單晶Si基板81和玻璃基板88，從氫離子注入部85使內包含氫氣的片晶(Platelet)成長、並分離薄膜化，從而作為單晶Si器件90，如圖12(d)～圖12(i)所示，單晶Si器件90和包含多晶Si的非單晶SiTFT91共存。
由此，在現有技術中提供了尺寸限於Si晶片尺寸的問題的解決手段。
進而，即使對於由現有的、在二氧化矽(SiO2)上的固相外延層上形成單晶Si器件、而刻蝕分離二氧化矽(SiO2)的製造方法所致的工序複雜化招致成品率低下的問題(轉印工序、薄膜分離/保持、外延成長)，也能由上述製造方法，而無需形成二氧化矽(SiO2)上的固相外延層，從而提供對於刻蝕分離二氧化矽(SiO2)的工序的長時間、工序的複雜化、成品率低下(轉印工序、薄膜分離/保持、外延成長)的解決手段。
然而，為了高集成化單晶Si的薄膜電晶體、發揮充分的高性能，就更需要對下面問題的改善方案。
即，為了在大型玻璃基板上形成單晶Si器件，元件分離是必不可缺的，但是，由上述技術中的單晶Si的島狀刻蝕所致的元件分離由於大型玻璃基板上的光刻蝕法的制約等而在事實上是不可能的。
而且，由於最終轉印到玻璃基板等的絕緣基板並構成器件的單晶Si成為薄膜狀態，因而，無需作出通常的整體單晶SiLSI所需的複雜的阱、溝道截止等摻雜，但需要元件分離或薄膜化後的表面破損恢復、或包含短溝道對策的新的製造工序或器件結構等的解決手段。
另外，作為別的技術，有將氫離子等打入作出單晶Si器件的至少一部分的Si基板、並在該氫離子等的打入部分分離、薄膜化的方法。該方法除了存在上述問題(提供沒有元件分離、薄膜化後的表面破損恢復、平坦化、阱等的單純化器件結構以及其製造工序)以外，還有元件分離(島刻蝕的Si島端的缺陷)和應力洩漏電流減少不充分的問題。
以下所表示的本實施例成為解決這樣的問題的方法。
(實施例1)以下基於圖1到圖7來說明本發明的一實施例。
另外，最終，本實施例所說明的半導體基板和半導體裝置成為在玻璃基板等絕緣基板上的不同區形成了MOS型非單晶Si薄膜電晶體和MOS型單晶Si薄膜電晶體的、適用於高性能高功能化的半導體裝置，形成在TFT(Thin Film Transistor薄膜電晶體)的主動矩陣基板上。
上述MOS型薄膜電晶體是下述這樣的一般電晶體包括形成於活性層、柵電極、柵絕緣膜、柵極兩側的高濃度雜質滲雜部(源？漏極)，利用柵電極來調製柵極下的半導體層的載流子濃度，從而控制流過源-漏極間的電流。
作為MOS型電晶體的特性，在成為CMOS(Complementary MOS)結構時，可實現功耗少、對應於電源電壓使輸出充分發揮，因而可適用於低功耗型邏輯。即使在本實施例中，雖然將CMOS(Complementary MOS)結構作為前提，但圖中只記載1個MOS(Metal Oxide Semiconductor)。
如圖1所示，本實施例的半導體基板10具有作為單晶Si基板的單晶矽(Si)晶片(以下稱為「單晶Si晶片」)8，具有包含溝道區17、源區4和漏區5的活性層6，不具有阱結構和溝道截止結構；柵絕緣膜3，形成在上述單晶Si晶片8上；柵電極2，形成在上述柵絕緣膜3上；LOCOS(Local Oxidation of Silicon矽的局部氧化，選擇氧化法)氧化膜7，形成在上述活性層6的周圍的上述單晶Si晶片8上，其膜厚比上述柵絕緣膜3的膜厚厚；以及作為絕緣膜的平坦化絕緣膜1，形成在柵電極2和LOCOS氧化膜7上。
而且，由於閾值控制，在上述活性層6上，在滲雜了淺的逆導電型雜質的元件區形成有作為源極4和漏極5的N+或P+的雜質注入部。
即，本實施例的半導體基板10，對單晶Si晶片8進行LDD(LightlyDoped Drain輕摻雜漏極)結構4a、5a或短溝道對策的Pocket注入、或者Halo注入(摻雜)。但是，沒有此外的晶片注入以及用於溝道截止的離子注入，也不形成阱接點。
上述氧化膜1，例如包括表面被平坦化了的二氧化矽(SiO2)膜、磷矽玻璃(PSG)膜或硼磷矽酸玻璃(BPSG)膜。而且，通常的LSI中的LOCOS膜是元件分離手段之一，通過在活性層6的周圍形成厚的熱氧化膜(場效氧化膜)，而對橫切場(field)部的柵電極，作為較厚的柵絕緣膜發揮作用，由於這裡提高可寄生電晶體的閾值電壓，因而可實現元件間的劃分，從而實現元件分離。
在本實施例中，上述LOCOS氧化膜7的厚度大約大於等於30nm、且小於等於200nm。即，與現有的、在MOSLSI(Large Scale Integratedcircuit大規模集成電路)中形成約大於等於500nm、至少大於等於300nm的LOCOS氧化膜相對，在本實施例中，並不是1/2而是減薄了一位、約30nm～約200nm以下的LOCOS氧化膜在場區16中成長。原因是在本實施例中，由於去除了上述寄生電晶體部分的Si膜，所以實際上不產生寄生電晶體。
由此，能夠在例如大型玻璃基板等的絕緣基板上形成與非晶Si共存的薄膜器件。而且，能大幅縮短氧化處理時間，且可不由溼氧化而由幹氧化使處理達到實用的水準。特別是，由於能大幅緩和伴隨氧化膜端的氧化的應力，因而能形成特性穩定的電晶體。進而，由於氧化膜變薄，因而能減少鳥嘴式線腳(Bird′s Beak)，並能精確地定義微細的電晶體的元件區。
而且，在本實施例的半導體基板10中，如同圖所示，在單晶Si晶片8中的活性層6內的規定的深度，形成有離子注入層9，用於進行規定濃度的氫離子、或/和氦(He)離子等惰性氣體離子各自單獨或兩方的注入。由此，如後所述，能以該離子注入層9為邊界而分割單晶Si晶片8的一部分。
另外，在本實施例中，也可以如圖2所示，在上述半導體基板10中至少形成1層的金屬布線層。
即，半導體基板10包括柵電極2，形成在平坦化絕緣膜1上；柵絕緣膜3，形成在該柵電極2上；活性層6，形成在該柵絕緣膜3上，且由單晶Si構成，不具有阱結構，該單晶Si由於閾值控制，在滲雜了淺的逆導電型雜質的元件區形成了作為源極4和漏極5的N+或P+的雜質注入部；LOCOS氧化膜7，包圍該活性層6的周圍地形成；保護絕緣膜和層間絕緣膜21，形成在該活性層6和LOCOS氧化膜7上；以及金屬布線層23、23，通過作為形成於該保護絕緣膜和層間絕緣膜21上的連接孔的接觸孔22、22，而分別與源區4和漏區5相連接，且形成在保護絕緣膜和層間絕緣膜21的表面上。
而且，在本實施例中，如圖2所示，通過將上述半導體基板10接合在玻璃基板等絕緣基板25上，從而形成半導體裝置30。即，如該圖所示，半導體裝置30是，通過用TEOS(Si(OC2H5)4Tetra EthylOrtho Silicate)而由等離子CVD形成的二氧化矽(SiO2)膜26將半導體基板10接合到絕緣基板25上。
參照圖3(a)～圖3(g)和圖4(a)～圖4(e)來說明上述結構的半導體基板10和半導體裝置30的製造方法。
首先，如圖3(a)所示，預先準備好由單晶矽(Si)構成的單晶Si晶片8，氧化其表面、形成約30nm薄的二氧化矽(SiO2)膜11。接著，由等離子CVD(Chemical Vapor Deposition化學氣相澱積)將氮化矽(SiN)膜12整體地堆積在該二氧化矽(SiO2)膜11的整體上後，殘留成為元件區的部分的氮化矽(SiN)膜12，刻蝕去除元件區以外的部分的氮化矽(SiN)膜12。
接下來，如圖3(b)所示，掩膜氮化矽(SiN)膜12，將由約120nm的二氧化矽(SiO2)構成的氧化膜作為場效氧化膜而由幹氧化使其成長，從而形成LOCOS氧化膜7。
接著，如圖3(c)所示，刻蝕去除上述氮化矽(SiN)膜12，在由場效氧化膜、即LOCOS氧化膜7包圍的元件區13，由於N溝道區或P溝道區的任一個的溝道區中的閾值電壓控制，而分別注入硼(B)離子或磷(P)離子，從而刻蝕去除二氧化矽(SiO2)膜11。即，若在元件區13注入硼(B)離子，則形成P型區，通過如後所述地打入砷(As)離子而在該P型區形成源區4和漏區5，就能形成N型MOS電晶體。另外，若在元件區13注入磷(P)離子，則形成N型區，通過打入氟化硼(BF2)離子而在該N型區形成源區4和漏區5，就能形成P型MOS電晶體。而且，在本實施例中，同時形成N型MOS電晶體和P型MOS電晶體，完成後，成為CMOS電晶體。另外，包含上述溝道區(柵電極2下面的區)、源區4和漏區5的區成為活性層6。而且，柵電極2下面的上述溝道區注入有閾值電壓調整用雜質離子。
其後，如圖3(d)所示，由幹氧化而使15nm的二氧化矽(SiO2)成長為柵絕緣膜3。
接著，如圖3(e)所示，在柵絕緣膜3上，堆積有約300nm的例如多晶矽(Si)(下面，簡略記為「Poly-Si」)膜，並堆積有無圖示的氯氧化磷(POC13)，在850℃下擴散。將其圖案形成為柵電極2，進行用於形成LDD結構4a、5a的硼(B)或磷(P)離子的注入，從其上堆積約300nm的二氧化矽(SiO2)，由反應性離子刻蝕(RIEReactive Ion Etching)而進行深刻蝕(etch back)，從而形成側壁15、15。
接下來，作為源區、漏區而注入砷(As)離子或氟化硼(BF2)離子，並在約900℃下進行活化退火(Annealing)。由此，形成源區4和漏區5。接著，由APCVD(Atmospheric Pressure CVD常壓CVD)堆積約100nm的二氧化矽(SiO2)，進而，由使用了TEOS的PECVD(PlasmaEnhanced CVD等離子CVD)堆積約400nm的二氧化矽(SiO2)膜，由CMP(Chemical Mechanical Polishing化學機械拋光)作約100nm拋光，使表面平坦從而成為平坦化絕緣膜1。
接著，如圖3(f)所示，從平坦化絕緣膜1的上方對單晶Si晶片8注入例如氫(H)離子。其中，以5.5×1016cm-2的劑(dose)量、以100keV的能量、向離子注入層9注入氫(H)離子。另外，也不限於氫(H)離子，也可以利用例如氦(He)離子等。而且，在本實施例中，調節能量以使由該離子注入層9的單晶Si構成的活性層6內的深度成為LOCOS氧化膜7的下部的Si晶內。
此後，如圖3(g)所示，與上述相反，而在另外準備的絕緣基板、即絕緣基板25的表面上，使用TEOS和氧氣、由等離子CVD形成約100nm的二氧化矽(SiO2)，並且在氨水和雙氧水和純水的混合液(SC1液)的噴射器上重疊兆頻超聲波(Megasonic)，進行洗滌和表面的活化，進行上述平坦化絕緣膜1上的無圖示的標記定位，如圖4(a)所示，進行貼緊並接合。其中，上述絕緣基板25由平坦化絕緣膜1和範德華(Van der Waals)力和氫結合來接合。另外，也可以取代由上述SC1洗滌所致的表面活化，而暴露在氧等離子體中，從而使表面活化。而且，在圖3(g)中記載著絕緣基板25與半導體基板10是相同大小的，但實際上，絕緣基板25也可以是大於等於多數半導體基板10的面積的大型玻璃板。另外，在本實施例中，絕緣基板25使用例如ユ-ニング公司的商品名「code1737(鹼土類-硼矽酸鋁玻璃)」的玻璃。
接著，在250℃下進行2個小時的退火、以強化結合。其後，進行約600℃3分鐘的熱處理時，如圖4(b)所示，以離子注入層9(氫離子注入的凸透鏡)為邊界劈開，分離單晶Si晶片8。
接下來，如圖4(c)所示，使用TEOS和氧氣由等離子CVD將約100nm的二氧化矽(SiO2)堆積在分離後的表面上，並由反應性離子刻蝕(RIE)來進行刻蝕。此時，最初使用在氟化碳(CF4)上混合了氫的氣體。約100nm刻蝕後，在氟化碳(CF4)上混合了氫的氣體中進行切換，而繼續反應性離子刻蝕(RIE)，當場效氧化膜、即LOCOS氧化膜7上的單晶Si膜消失的地方停止刻蝕。另外，由於難以監控終點，因而在此通過從刻蝕速度算出的時間而停止刻蝕。
其後，如圖4(d)所示，由緩衝氟氫酸(HF)輕度刻蝕表面，使基板溫度上升到380℃，由使用了TEOS的PECVD來堆積約400nm的二氧化矽(SiO2)膜，從而成為保護絕緣膜和層間絕緣膜21。
接著，如圖4(e)所示，在該保護絕緣膜和層間絕緣膜21上開口作為開孔部的接觸孔22、22，堆積金屬布線材料從而形成金屬布線層23、23。其中，Ti/TiN/Al-Si/TiN/Ti的總膜厚約為400nm。通過將此加工為規定的圖形，也如圖2所示，完成在絕緣基板25上具有多數的單晶Si的TFT的半導體裝置30。
而且，這樣形成的半導體裝置的基本電路要素、即CMOS變換器如圖5(a)所示，與圖5(b)所示的現有的CMOS變換器相比較，其面積被大幅地縮小。
如以上說明那樣，本實施例的半導體基板10是在由薄的場效氧化膜所包圍的元件區上形成的單晶Si的MOS電晶體。由於沒有阱，因而結構被單純化、並得到成品率上升和成本降低的效果，其自身不工作，但轉印到別的玻璃基板等的絕緣基板25上後，就進行高性能工作。而且，半導體裝置30在絕緣基板25上具有SiO2膜、由多晶Si構成的非單晶Si薄膜的MOS型非單晶Si薄膜電晶體、具有單晶Si薄膜的MOS型單晶Si薄膜電晶體和金屬布線。
而且，在本實施例中，為了決定閾值電壓，將各自規定濃度的硼或磷離子打入到由場效氧化膜包圍的、分別成為n溝道和p溝道的區，形成柵絕緣膜3、柵電極2，進而根據需要形成LDD、HALO、或Pocket注入，形成用於源區4、漏區5的N+和P+注入，形成平坦化膜等，將單獨的氫離子或He離子、或He、Ne等離子的組合打入到規定濃度規定深度，並切斷為規定形狀，由氧等離子體、過氧化氫或RCA1洗滌液(SC1)等對表面進行活化處理後，與玻璃等絕緣基板或、在它們上形成了非單晶SiTFT或其一部分的絕緣基板25貼緊，接合後，由熱處理，以離子注入層9為邊界將整體單晶Si部分劈開分離，從而進行薄膜化。通過這樣，就能在例如大型玻璃基板等上轉印與非單晶Si共存的薄膜器件。
接著，由RIE(Reactive Ion Etching活性離子刻蝕)深刻蝕該單晶Si表面，並薄膜化，直到上述LOCOS氧化膜7上的Si膜消失為止，通過進行刻蝕，而在大型玻璃基板上不進行精密的定位就能定義微細的電晶體的區，並能進行元件分離。
另外，在劈開分離並薄膜化了的單晶Si薄膜表面上、由TEOS等所致的PECVD等形成二氧化矽(SiO2)膜，通過使單晶Si膜與該氧化膜一起成為規定膜厚地、適當選擇刻蝕劑氣體的組成(例如，CF4和氫等)並進行深刻蝕，就能使表面平坦化，並能減小器件最終的洩漏電流。
通過該工藝，能使通常的MOSLSI所需的阱、溝道截止等的離子注入、或接點等的區消失，並能一同大幅簡化空間、工藝。
這樣，單晶Si薄膜的膜厚就成為包圍活性層6的Si氧化膜(LOCOS氧化膜7)的總膜厚的約1/2以下，單晶Si薄膜的圖案一端形成為大概重疊在包圍活性層6的上述Si氧化膜圖案端的傾斜部，實現元件分離的結構，減少現有的島刻蝕的Si島端的缺陷(defect)和由應力產生的洩漏電流。
進而，若在其上堆積保護絕緣膜和層間絕緣膜21，開口接觸孔22，形成金屬布線層23，就能完成器件。
其中，上述保護絕緣膜和層間絕緣膜21包括保護絕緣膜和層間絕緣膜，這些若是具有其功能、特性的材料，則也可以由同一材料構成。
進而，打入了氫離子等後，由高融點且難氧化的金屬材料的布線形成源極和漏極的接觸，再堆積平坦化膜，由CMP等進行適於絕緣基板25的接合的平坦化，接合玻璃基板等的絕緣基板25，並進行熱處理，通過將整體Si劈開分離，就能進一步實現微細化和集成密度的提高。
這樣，在本實施例的半導體基板10和半導體裝置30以及它們的製造方法中，使用具有溝道區17、包含源區4和漏區5的活性層6、而不具有阱結構和溝道截止區的單晶Si晶片8。
因此，由於由單晶Si構成，因而能形成高性能、且具有特性偏差小的器件性能的半導體。
而且，在本實施例中，由於不存在現有的阱、溝道截止、阱接點，因而能減小元件區13的面積，由元件區13的微細化，就能提高集成密度，成為高度集成的半導體基板10。進而，由於不存在現有的阱，因而在深度方向上可以淺出不存在阱的部分。其結果，能在薄膜上形成半導體元件，因此，在形成了半導體裝置30的情況下，例如、與包含其他的多晶Si的TFT的共存的實現、和用薄膜在兩者間相互布線並連接就成為可能。進而，由於能形成在薄膜上，因而，即使是大型玻璃基板等絕緣基板25，不用高精度的光刻蝕法也能實現微細的單晶Si器件的元件分離。而且，由於不形成阱等，因此製造工序也很簡單。
而且，在本實施例中，形成膜厚比柵絕緣膜3的膜厚厚的LOCOS氧化膜7，以便包圍活性層6的周圍。因此，通過該LOCOS氧化膜7，就能可靠地實現元件分離。
其結果，能提供半導體基板10及其製造方法，其是在大型絕緣基板25上形成非單晶Si半導體元件和單晶Si半導體元件、製造集成了高性能的系統的半導體裝置30的情況下，簡化單晶Si部分的製造工序、且在轉印到大型絕緣基板25上後，不用高精度的光刻蝕法就能實現微細的單晶Si器件的元件分離。另外，在本實施例中，雖然絕緣基板25是大型的，但在本發明中絕緣基板25也不限於是大型的。
而且，在本實施例的半導體基板10和半導體裝置30以及它們的製造方法中，活性層6的源區4和漏區5至少具有LDD結構。因此，漏極附近的雜質的濃度分布的變化變得緩慢，能降低漏區5的附近的電場強度，並能有助於可靠性的提高。
而且，在本實施例的半導體基板10和半導體裝置30以及它們的製造方法中，平坦化絕緣膜1的上面被平坦化。因此，能在平坦化絕緣膜1上接合平坦的玻璃基板等絕緣基板25。
然而，與在通常的MOSLSI中形成約大於等於500nm、至少大於等於300nm的LOCOS氧化膜相對，在本實施例的半導體基板10和半導體裝置30以及它們的製造方法中，使減薄一位、約大於等於30nm且約1/2的小於等於200nm的LOCOS氧化膜7在場區16中成長。
由此，能大幅縮短氧化處理時間，不是溼氧化而是幹氧化的處理可達到實用的水準，特別是，能大幅緩和伴隨氧化膜端的氧化的應力，能形成特性穩定的電晶體。而且，由於氧化膜變薄，因而能減少鳥嘴式線腳，並能精確地定義微細的電晶體的元件區。
而且，在本實施例的半導體基板10和半導體裝置30以及它們的製造方法中，在單晶Si晶片8中的規定的深度，形成有從氫離子和惰性元素離子中選擇的1種或多種離子的注入而形成的離子注入層9，因此當熱處理時，就能在離子注入層9中劈開分離，從而進行薄膜化。通過這樣，就能在例如大型玻璃基板等上轉印與非單晶Si共存的薄膜器件。
而且，在本實施例的半導體基板10和半導體裝置30以及它們的製造方法中，離子注入層9被形成在比LOCOS氧化膜7靠下方的單晶Si晶片8中的規定深度，因此，通過將劈開分離並薄膜化的單晶Si薄膜表面刻蝕到LOCOS氧化膜7的注入側表面為止，就能使表面平坦化，並能減小器件最終的洩漏電流。
而且，在本實施例的半導體基板10和半導體裝置30以及它們的製造方法中，能在薄膜上形成LOCOS氧化膜7，因而，能由幹氧化而形成。因此，由於能大幅緩和伴隨氧化膜端的氧化的應力，因而能形成特性穩定的電晶體。
而且，由於本實施例的半導體裝置30具有絕緣基板25和形成於該絕緣基板25的單晶Si半導體元件，因此，例如玻璃板等絕緣基板25和單晶Si半導體元件成為一體。
然後，單晶Si半導體元件具有柵電極2，形成在絕緣基板25的上方；柵絕緣膜3，形成在柵電極2上；活性層6，形成在柵絕緣膜3上，由包含溝道區17、源區4和漏區5的單晶Si層構成；LOCOS氧化膜7，形成在活性層6的周圍；以及保護絕緣膜和層間絕緣膜21，形成在活性層6和LOCOS氧化膜7上。
其結果，能提供半導體裝置30，其是在大型絕緣基板25上形成非單晶Si半導體元件和單晶Si半導體元件、製造集成了高性能的系統的半導體裝置30的情況下，簡化單晶Si部分的製造工序、且在轉印到大型絕緣基板25上後，不用高精度的光刻蝕法就能實現微細的單晶Si器件的元件分離。
而且，本實施例的半導體裝置30具有金屬布線層23，被形成在保護絕緣膜和層間絕緣膜21上，通過設於該保護絕緣膜和層間絕緣膜21上的接觸孔22、22與源區4和漏區5相連接。
而且，本實施例的半導體裝置30的製造方法包含將由上述半導體基板10的製造方法製造的半導體基板10接合在絕緣基板25上的工序；通過進行熱處理，將離子注入層9作為邊界而分割單晶Si晶片8，並剝離單晶Si晶片8的一部分的單晶Si基板剝離工序；刻蝕絕緣基板25上的單晶Si晶片8，從而露出LOCOS氧化膜7的表面的工序；在活性層6和LOCOS氧化膜7上形成保護絕緣膜和層間絕緣膜21的工序；以及在保護絕緣膜和層間絕緣膜21上，而形成通過形成於該保護絕緣膜和層間絕緣膜21上的連接孔22、22與源區4和漏區5相連接的金屬布線層23的工序。
如上所述，具有金屬布線層23，被形成在保護絕緣膜和層間絕緣膜21上，通過設於該保護絕緣膜和層間絕緣膜21上的接觸孔22、22與源區4和漏區5相連接。因此，成為具有由該金屬布線層而與其他的電路或電源相連接的金屬布線層23的半導體裝置30。而且，將具有單晶Si半導體元件的半導體基板10貼合在絕緣基板25上後，就能形成金屬布線層23。
其結果，能提供半導體裝置30及其製造方法，其在大型絕緣基板25上形成非單晶Si半導體元件和單晶Si半導體元件、製造集成了高性能的系統的半導體裝置30的情況下，簡化單晶Si部分的製造工序、且在轉印到大型絕緣基板25上後，不用高精度的光刻蝕法就能實現微細的單晶Si器件的元件分離。
而且，在本實施例的半導體基板10和半導體裝置30以及它們的製造方法中，通過刻蝕劈開分離並薄膜化的單晶Si薄膜表面，就能使活性層6的上面位於比LOCOS氧化膜7的上面低的位置，並能減小器件最終的洩漏電流。
而且，在本實施例的半導體基板10和半導體裝置30以及它們的製造方法中，活性層6的端部被形成為與LOCOS氧化膜7的端部的傾斜部相重疊，因此，能實現元件分離的結構，且減少現有的島刻蝕中的Si島端的缺陷(defect)和由應力產生的洩漏電流。
而且，在本實施例的半導體裝置30以及它們的製造方法中，如圖6所示，在絕緣基板25的一部分區形成單晶Si半導體元件，另外，在其他的區形成非單晶Si半導體元件。
因此，能使單晶Si半導體元件和非單晶Si半導體元件共存於絕緣基板25上。
另外，在現有的技術中，在液晶顯示裝置等顯示裝置中，在玻璃基板等絕緣基板25上形成由非單晶Si半導體元件構成各像素的開關電晶體，進而形成該布線圖案後，對於驅動顯示部的顯示驅動電路或用於將規定信號輸出到該顯示驅動電路的處理電路，由包含單晶Si半導體元件的COG或COF進行安裝，其後，與上述布線圖案相連接。
然而，根據本實施例，如圖7所示，非單晶Si半導體元件的至少一部分，構成控制構成顯示部71的各像素的顯示的電晶體，而且，由單晶Si半導體元件構成的電晶體，構成驅動顯示部71的顯示驅動電路72、73和/或用於將規定信號輸出到該顯示驅動電路72、73的處理電路74、75等，被用作顯示裝置70的構成基板。
因此，在絕緣基板25上形成非單晶Si半導體元件的至少一部分和單晶Si半導體元件的一部分後，就能共同地形成兩者的布線層。其結果，能提供用於形成生產性高、且高品質的顯示裝置的半導體裝置30。
而且，在本實施例的半導體裝置30的各製造方法中，通過由包含雙氧水的洗滌水洗滌半導體基板10和絕緣基板25的表面，或者通過在包含氧的等離子體中暴露而活化後，進行基板接合工序。
由此，由範德華(Van der Waals)力和氫結合來接合半導體基板10和絕緣基板25，能無粘接劑地進行結合。另外，該結合在之後的熱處理的工序中變化為強固的Si-O的結合。
而且，在本實施例的半導體裝置30的製造方法中，能在約大於等於250℃且約小於等於600℃的溫度下進行單晶Si基板剝離工序中的熱處理。
由此，將單晶Si半導體元件加熱到例如使氫離子從Si脫離的溫度，能提高對絕緣基板25的接合強度，並且以離子注入層9為邊界將單晶Si晶片8的一部分劈開分離。
(實施例2)以下基於圖8到圖11來說明本發明的其他實施例。另外，在本實施例中說明的以外的結構與上述實施例1相同。而且，為了便於說明，對於具有與上述實施例1的圖所示的部件相同的功能的部件，付與同樣的符號，並省略其說明。
如圖2所示，在上述實施例1中的半導體基板10和半導體裝置30中，外部取出電極即金屬布線層23、23，通過保護絕緣膜和層間絕緣膜21的接觸孔22、22而直接與源區4和漏區5相連接。
然而，如圖8所示，在本實施例的半導體裝置50中，作為與源區4和漏區5相連接的第1布線層的第1金屬布線層42、42，一旦被取出到後述的半導體基板40和半導體裝置50的背面一側，就在元件區13的周圍的場區16再形成為作為形成於半導體基板40和半導體裝置50的表面上的第2布線層的第2金屬布線45，這一點是不同的。
即，如圖8所示，本實施例的半導體基板40包含絕緣基板25、和形成於該絕緣基板25上的單晶Si半導體元件。
然後，單晶Si半導體元件具有柵電極2，形成在絕緣基板25的上方；柵絕緣膜3，形成在該柵電極2上；活性層6，形成在該柵絕緣膜3上，由包含溝道區17、源區4和漏區5的單晶Si層構成；LOCOS氧化膜7，形成在活性層6的周圍；以及保護絕緣膜和層間絕緣膜21，形成在活性層6和LOCOS氧化膜7上，該單晶Si半導體元件還具有作為絕緣膜的層間絕緣膜43，形成在絕緣基板25和柵電極2之間；第1布線層42、42，形成在該層間絕緣膜43的上面側，並至少1層；以及第2布線層45，形成在保護絕緣膜和層間絕緣膜21上，並與上述第1布線層42、42相連接。
由於閾值控制，上述活性層6成為包括單晶Si的、未形成阱結構的活性層6，該單晶Si在滲雜了淺的逆導電型雜質的元件區具有作為源極4和漏極5的N+或P+的雜質注入部。
而且，第1金屬布線42、42通過作為形成於絕緣膜1和柵絕緣膜3上的各連接孔的接觸孔41、41，而分別與上述源區4和漏區5相連接，且在該絕緣膜1的背面露出。進而，第2金屬布線45與第1布線層42、42相連接，且通過作為形成於上述絕緣膜1、柵絕緣膜3和保護絕緣膜和層間絕緣膜21上的連接孔的接觸孔44，而形成在該保護絕緣膜和層間絕緣膜21的表面上。
而且，如圖8所示，半導體裝置50，由使上述半導體基板40形成在玻璃基板等絕緣基板25上而成。具體說，半導體裝置50形成在絕緣基板25上的、使用TEOS由等離子體CVD形成的二氧化矽(SiO2)膜26上。
基於圖9(a)～圖9(g)和圖10(a)～圖10(e)對上述結構的半導體基板40和半導體裝置50的製造方法進行說明。另外，圖9(a)～圖9(f)的工序與上述實施例1的圖3(a)～圖3(f)的工序相同。
即，如圖9(a)所示，與上述實施例1相同，首先，預先準備好由單晶矽(Si)構成的單晶Si晶片8，氧化其表面、形成約30nm薄的二氧化矽(SiO2)膜11。接著，由等離子體CVD(Chemical VaporDeposition化學氣相澱積)將氮化矽(SiN)膜12整體地堆積在該二氧化矽(SiO2)膜11上的整體上後，殘留成為元件區的部分的氮化矽(SiN)膜12，刻蝕去除元件區以外的部分的氮化矽(SiN)膜12。
接下來，如圖9(b)所示，將氮化矽(SiN)膜12用作掩膜，將由約120nm的二氧化矽(SiO2)構成的氧化膜作為場效氧化膜而由幹氧化使其成長，從而形成LOCOS氧化膜7。
接著，如圖9(c)所示，刻蝕去除上述氮化矽(SiN)膜12，在由場效氧化膜、即LOCOS氧化膜7包圍的元件區13，由於N溝道區或P溝道區的任一個的溝道區中的閾值電壓控制，而分別注入硼(B)離子或磷(P)離子，從而刻蝕去除二氧化矽(SiO2)膜11。另外，包含上述溝道區(柵電極2下面的區)、源區4和漏區5的區成為活性層6。而且，柵電極2下面的上述溝道區注入閾值電壓調整用雜質離子。
其後，如圖9(d)所示，由幹氧化而使15nm的二氧化矽(SiO2)成長為柵絕緣膜3。
接著，如圖9(e)所示，在柵絕緣膜3上，堆積有約300nm的例如多晶矽(Si)(下面，簡略記為「Poly-Si」)膜，並堆積無圖示的氯氧化磷(POCl3)，在800℃下擴散。將其圖案形成為柵電極2，進行用於形成LDD結構4a、5a的硼(B)和磷(P)離子的注入、和用於對短溝道效果的對策的LDD和相反類型的HALO離子注入，從其上堆積約300nm的二氧化矽(SiO2)，由反應性離子刻蝕(RIEReactive IonEtching)而進行深刻蝕(etch back)，從而形成側壁15、15。
接下來，作為源區4、漏區5而注入砷(As)離子或氟化硼(BF2)離子，並在約900℃下進行活化退火(Annealing)。由此，形成源區4和漏區5。接著，由APCVD(Atmos pheric Pressure CVD常壓CVD)堆積約100nm的二氧化矽(SiO2)，進而，由使用了TEOS的PECVD(PlasmaEnhanced CVD等離子體CVD)堆積約400nm的二氧化矽(SiO2)膜，由CMP(Chemical Mechanical Polishing化學機械拋光)作約100nm拋光，使表面平坦從而成為平坦化絕緣膜1。
接著，如圖9(f)所示，從絕緣膜1的上方對單晶Si晶片8注入例如氫(H)離子。其中，以5.5×1016cm-2的劑(dose)量、以100keV的能量、向離子注入層9注入氫(H)離子。在本實施例中，設定能量以使由該離子注入層9的單晶Si構成的活性層6內的深度成為LOCOS氧化膜7的下部的Si晶內。
從這裡開始的說明是與上述實施例1不同的工序。
即，如圖9(g)所示，在本實施例中，再堆積200nm的二氧化矽(SiO2)膜，開口接觸孔41、41，然後堆積金屬布線材料，從而成為第1金屬布線42，42。其中，考慮到耐熱溫度，使第1金屬布線42、42的Ti/TiN/Ti成為總膜厚約為400nm。將其加工成規定的圖案。
接著，再由使用了TEOS的PECVD堆積約400nm的二氧化矽(SiO2)膜，殘留除去第1金屬布線42、42以及其周圍的部分，由反應性離子刻蝕(RIE)來進行刻蝕。進而，堆積500nm的二氧化矽(SiO2)膜，由CMP使其平坦化並成為層間絕緣膜43。
其後，如圖10(a)所示，將上述部件切斷成規定的形狀，在另外準備的由玻璃基板構成絕緣基板25的表面上，使用TEOS和氧氣、由等離子CVD形成約100nm的二氧化矽(SiO2)，並且在SC1液的噴射器上重疊兆頻超聲波，進行洗滌和表面的活化，進行上述層間絕緣膜43上的無圖示的標記定位，如圖10(b)所示，進行貼緊並接合。其中，上述絕緣基板25由絕緣膜1和範德華(Van der Waals)力或氫結合來接合。而且，在圖10(b)中記載著絕緣基板25與半導體基板40是相同大小的，但實際上，絕緣基板25也可以是大於多數半導體基板40的面積的玻璃板。另外，在本實施例中，絕緣基板25使用例如ユ-ニング公司的商品名「code1737(鹼土類-硼矽酸鋁玻璃)」的玻璃。
接著，在約250℃下進行2個小時的退火、以強化結合。其後，進行約600℃3分鐘的熱處理時，如圖10(c)所示，以離子注入層9(氫離子注入的峰值位置)為邊界劈開，分離單晶Si晶片8。
接下來，如圖10(d)所示，使用TEOS和氧氣由等離子體CVD將約100nm的二氧化矽(SiO2)堆積在分離後的表面上，並由反應性離子刻蝕(RIE)來進行刻蝕。此時，最初使用在氟化碳(CF4)中混合了氫的氣體。約100nm刻蝕後，在氟化碳(CF4)中混合了氫的氣體中進行切換，而繼續反應性離子刻蝕(RIE)，在場效氧化膜、即LOCOS氧化膜7上的單晶Si晶片8消失的地方停止刻蝕。另外，由於難以監控終點，因而在此通過從刻蝕速度算出的時間而停止刻蝕。
其後，如圖10(e)所示，由緩衝氟氫酸(HF)輕度刻蝕表面，使基板溫度上升到380℃，由使用了TEOS的PECVD來堆積約400nm的二氧化矽(SiO2)膜，從而成為保護絕緣膜和層間絕緣膜21。
接著，在該保護絕緣膜和層間絕緣膜21上開口作為連接孔的接觸孔44，堆積金屬布線材料從而形成第2金屬布線45。其中，Ti/TiN/Al-Si/TiN/Ti的總膜厚約為400nm。通過將此加工為規定的圖形，也如圖8所示，完成在絕緣基板25上具有單晶Si的半導體裝置的半導體裝置50。
另外，在上述半導體裝置50中，成為從第1金屬布線42直接連接到第2金屬布線45，但是上述第2金屬布線45並不限於此，也可以例如如圖11所示，經由包括柵層2a的中轉用電極而與第1金屬布線層42相連接，這時，由於能使用於將第2金屬布線45連接到包括柵層2a的中轉用電極上的接觸孔變淺，因而能提高成品率。即，一方面經由向柵極的接觸孔而連接第1金屬布線42，另一方面在其背面側與第2金屬布線45相連接。
這樣，本實施例的半導體裝置50，包含絕緣基板25、形成於該絕緣基板25上的單晶Si半導體元件。
然後，單晶Si半導體元件具有柵電極2，形成在絕緣基板25的上方；柵絕緣膜3，形成在該柵電極2上；活性層6，形成在該柵絕緣膜3上，由包含溝道區17、源區4和漏區5的單晶Si層構成；LOCOS氧化膜7，形成在活性層6的周圍；以及保護絕緣膜和層間絕緣膜21，形成在活性層6和LOCOS氧化膜7上，該單晶Si半導體元件還具有作為絕緣膜的層間絕緣膜43，形成在絕緣基板25和柵電極2之間；第1金屬布線42，形成在該層間絕緣膜43的上面側，並至少1層；以及第2金屬布線45，形成在保護絕緣膜和層間絕緣膜21上，並與上述第1金屬布線42相連接。
因此，就能形成具有第2金屬布線45的半導體裝置50。而且，通過將該半導體基板40與絕緣基板25相接合，就能製造半導體裝置50。
然而，在形成第1金屬布線42的情況下，包括上述情況，一般為了提高集成電路的集成密度，需要形成多個布線層並高效地使用空間。但這是因為，元件區變得微小時，布線圖案變難。
於是，在本實施例的半導體基板40和半導體裝置50中，具有第1金屬布線42，形成在平坦化絕緣膜1的下面側，並至少1層；以及第2金屬布線45，形成在保護絕緣膜和層間絕緣膜21上，並與第1金屬布線42相連接。
因此，能利用元件區的背面側的空間而有效地引導布線，從而能提高集成密度。
而且，在本實施例的半導體基板40中，由於在平坦化絕緣膜1上形成有至少一層的作為布線層的第1金屬布線42，因而，能將該第1金屬布線42作為來自源區4和漏區5的外部取出電極。另外，如圖9(g)所示，第1金屬布線42雖然是一層，但也不限於此，也可設置多個金屬布線層。
而且，在本實施例的半導體基板40和半導體裝置50以及它們的製造方法中，第1金屬布線42是由耐熱溫度(融點或與Si的反應溫度中任一較低的一方)約為大於等於500℃的材料所構成的，因此在製造工序中，不會使第1金屬布線42融解等。
另外，本發明並不限於上述各實施例，可在技術方案所示的範圍內進行各種改變，適當組合在不同的實施例中分別公開的技術手段而得到的實施例也被包含在本發明的技術範圍內。
如以上所述，在本發明的半導體基板、半導體裝置、以及它們的製造方法中，半導體基板具有包含溝道區、源區和漏區的活性層，使用不具有阱結構和溝道截止區的單晶Si基板。因此，由於包括單晶Si，因而能形成具有高性能的、且特性偏差少的器件性能的半導體裝置。
而且，在本發明中，由於不存在現有的阱、溝道截止、阱接點，因而，能縮小元件區的面積，能由元件區的微細化而提高集成密度，成為高度集成化的半導體基板。進而，由於不形成阱結構，因而在深度方向上淺出無需考慮阱的部分。其結果，由於能在薄膜上形成半導體元件，因而，在形成半導體裝置的情況下，例如，謀求與包含其他的多晶Si的TFT的共存，可用薄膜使兩者間相互布線並連接。進而，由於能通過深刻蝕劈開分離後的Si薄膜，因而即使在大型玻璃基板等絕緣基板上，不用高精度的光刻蝕法也能實現微細的單晶Si半導體元件的元件分離。進而，由於不形成阱等，因而製造工序也變得簡單。
而且，在本發明中，包圍活性層周圍地形成膜厚比柵絕緣膜厚的LOCOS氧化膜。因此，由該LOCOS氧化膜，能可靠地實現元件分離。
其結果，能提供一種半導體基板、半導體裝置、以及它們的製造方法，在大型絕緣基板上形成非單晶Si半導體元件和單晶Si半導體元件、而製造集成了高性能系統的半導體裝置的情況下，能簡化單晶Si部分的製造工序，且在轉印到大型絕緣基板上後，不用高精度的光刻蝕法就能實現微細的單晶Si半導體元件的元件分離。
而且，在本發明的半導體基板中，上述活性層的源區和漏區至少具有LDD結構。
因此，漏極附近的雜質的濃度分布的變化變得緩慢，能降低漏區的附近的電場強度，並能有助於可靠性的提高。
而且，在本發明的半導體基板中，上述絕緣膜的上面由CMP等進行高度平坦化。
因此，能在絕緣膜上接合平坦的、例如玻璃基板等絕緣基板。
而且，在本發明的半導體基板中，在絕緣膜上形成至少一層的例如由金屬構成的布線層。
因此，能由該布線層與其他電路或電源等相連接。
而且，在本發明的半導體基板中，上述LOCOS氧化膜的膜厚約大於等於30nm且約小於等於200nm。
即，與在通常的MOSLSI中形成約大於等於500nm、至少大於等於300nm的LOCOS氧化膜相對，在本發明中，使其減薄一位、約大於等於30nm且約1/2的小於等於200nm的LOCOS氧化膜作為場區而成長。
由此，能大幅縮短氧化處理時間，不是溼氧化而是幹氧化的處理可達到實用的水準，特別是，能大幅緩和伴隨氧化膜端的氧化的應力，能形成特性穩定的電晶體。而且，由於氧化膜變薄，因而能減少鳥嘴式線腳，並能精確地定義微細的電晶體的元件區。
而且，在本發明的半導體基板中，上述單晶Si基板中規定的深度形成有由從氫離子和惰性元素離子中選擇的1種或多種離子的注入而形成的離子注入層。另外，所謂上述規定深度與形成的單晶Si基板的目標厚度相對應地決定即可。
因此，熱處理時，能在離子注入層上劈開分離Si、從而進行薄膜化。通過這樣，就能在例如大型玻璃基板等上轉印與非單晶Si共存的薄膜器件。
而且，在本發明的半導體基板中，上述離子注入層被形成在比LOCOS氧化膜靠下方的上述單晶Si基板中的規定深度。因此，通過將劈開分離並薄膜化的單晶Si薄膜表面深刻蝕到LOCOS氧化膜的注入側表面為止，就能使元件分離，並能減小器件最終的洩漏電流。
而且，在本發明的半導體基板的製造方法中，能由幹氧化而形成上述LOCOS氧化膜。
即，由於能在薄膜上形成LOCOS氧化膜7，因而，能由幹氧化而形成，且能大幅緩和伴隨氧化膜端的氧化的應力。因此，能形成特性穩定的電晶體。
而且，在本發明的半導體裝置中，上述活性層的上面位於比LOCOS氧化膜的上面低的位置。
根據上述發明，通過刻蝕劈開分離並薄膜化的單晶Si薄膜表面，就能使活性層的上面位於比LOCOS氧化膜的上面低的位置。由此，能形成互相分離的元件，並能減小器件最終的洩漏電流。
而且，在本發明的半導體裝置中，上述活性層的端部被形成為與LOCOS氧化膜的端部的傾斜部相重疊。
因此，能實現元件分離的結構，且減少現有的島刻蝕的Si島端的缺陷(defect)和由應力產生的洩漏電流。
而且，在本發明的半導體裝置中，上述第1布線層是由耐熱溫度(融點或與Si的反應溫度中任一較低的一方)約為大於等於500℃的材料所構成的。
因此，在製造工序中，不會使第1布線層融解等。
而且，在本發明的半導體裝置中，在上述絕緣基板的一部分區形成有由上述單晶Si構成的半導體元件，另一方面，在其他的區形成有由非單晶Si構成的半導體元件。
因此，能使單晶Si半導體元件和非單晶Si半導體元件共存於絕緣基板上。
而且，在本發明的半導體裝置中，上述非單晶Si半導體元件的至少一部分構成控制構成顯示部的各像素的開關電晶體等，另一方面，由上述單晶Si半導體元件構成的電晶體，構成驅動顯示部的顯示驅動電路和/或用於將規定信號輸出到該顯示驅動電路的處理電路等，被用作顯示裝置的結構電路。
即，在現有的技術中，在液晶顯示裝置等顯示裝置中，在玻璃基板等絕緣基板上形成由非單晶Si半導體元件構成各像素的開關電晶體，進而形成其布線圖案後，對於驅動顯示部的顯示驅動電路或用於將規定信號輸出到該顯示驅動電路的處理電路，由包含單晶Si半導體元件的COG或COF進行安裝，其後，與上述布線圖案相連接。或者，從外部的印製電路板等進行供給。
然而，根據本發明，非單晶Si半導體元件的至少一部分構成控制構成顯示部的各像素的開關電晶體，而且，由單晶Si半導體元件構成的電晶體構成驅動顯示部的顯示驅動電路或用於將規定信號輸出到該顯示驅動電路的處理電路等。
因此，在絕緣基板上形成非單晶Si半導體元件的至少一部分和單晶Si半導體元件的一部分後，就能形成兩者的布線層。其結果，能提供用於形成生產性高、且高品質的顯示裝置的半導體裝置。
而且，在本發明的半導體裝置的製造方法中，通過由包含雙氧水的SC1等洗滌水洗滌上述半導體基板和絕緣基板的表面或者通過在包含氧的等離子體中暴露而使其活化，然後進行上述基板的接合工序。
由此，由範德華(Van der Waals)力或氫結合等來接合半導體基板和絕緣基板，能無粘接劑地進行結合。
而且，在本發明的半導體裝置的製造方法中，能在約大於等於250℃且約小於等於600℃的溫度下進行單晶Si基板剝離工序中的熱處理。
由此，將單晶Si半導體元件加熱到例如使氫離子從Si脫離的溫度，能提高對絕緣基板25的接合強度，並且以離子注入層為邊界將單晶Si基板的一部分劈開分離。
另外，在發明的詳細的說明項中所作的具體實施方式
或實施例，始終是為了明確本發明的技術內容，不應該僅限於那樣的具體例而狹義地解釋，可在本發明的要旨和一同附上的權利要求的範圍內實施各種改變。
權利要求
1.一種半導體基板，其特徵在於，具有單晶Si基板，具有包含溝道區、源區和漏區的活性層，包含不具有阱結構和溝道截止區的器件結構的至少一部分；柵絕緣膜，形成在上述單晶Si基板上；柵電極，形成在上述柵絕緣膜上；LOCOS氧化膜，形成在上述活性層的周圍的上述單晶Si基板上，膜厚比上述柵絕緣膜的膜厚厚；以及絕緣膜，形成在上述柵電極和LOCOS氧化膜上。
2.如權利要求1所述的半導體基板，其特徵在於，上述活性層的源區和漏區至少具有LDD結構。
3.如權利要求1所述的半導體基板，其特徵在於，上述絕緣膜的上面被平坦化。
4.如權利要求1、2、或3所述的半導體基板，其特徵在於，在上述絕緣膜上至少形成有1層布線層。
5.如權利要求1、2、或3所述的半導體基板，其特徵在於，上述LOCOS氧化膜的膜厚約大於等於30nm且約小於等於200nm。
6.如權利要求4所述的半導體基板，其特徵在於，上述LOCOS氧化膜的膜厚約大於等於30nm且約小於等於200nm。
7.如權利要求1、2、或3所述的半導體基板，其特徵在於，在上述單晶Si基板中的規定深度形成有利用從氫離子和惰性元素離子中選擇的1種或多種離子的注入而形成的離子注入層。
8.如權利要求4所述的半導體基板，其特徵在於，在上述單晶Si基板中的規定深度形成有利用從氫離子和惰性元素離子中選擇的1種或多種離子的注入而形成的離子注入層。
9.如權利要求7所述的半導體基板，其特徵在於，上述離子注入層形成在比上述LOCOS氧化膜靠下方的上述單晶Si基板中的規定深度。
10.如權利要求8所述的半導體基板，其特徵在於，上述離子注入層形成在比上述LOCOS氧化膜靠下方的上述單晶Si基板中的規定深度。
11.一種半導體裝置，包含絕緣基板和形成於該絕緣基板上的單晶Si半導體元件，其特徵在於，上述單晶Si半導體元件具有柵電極，形成在上述絕緣基板的上方；柵絕緣膜，形成在上述柵電極上；活性層，形成在上述柵絕緣膜上，由包含溝道區、源區和漏區的單晶Si層構成；LOCOS氧化膜，形成在上述活性層的周圍；以及層間絕緣膜，形成在上述活性層和LOCOS氧化膜上。
12.如權利要求11所述的半導體裝置，其特徵在於，具有布線層，該布線層形成在上述層間絕緣膜上，通過設於該層間絕緣膜上的連接孔而連接於上述源區和漏區上。
13.一種半導體裝置，包含絕緣基板和形成於該絕緣基板上的單晶Si半導體元件，其特徵在於，上述單晶Si半導體元件具有柵電極，形成在上述絕緣基板的上方；柵絕緣膜，形成在上述柵電極上；活性層，形成在上述柵絕緣膜上，由包含溝道區、源區和漏區的單晶Si層構成；LOCOS氧化膜，形成在上述活性層的周圍；以及層間絕緣膜，形成在上述活性層和LOCOS氧化膜上，該單晶Si半導體元件還具有絕緣膜，形成在上述絕緣基板和柵電極之間；至少1層的第1布線層，形成在上述絕緣膜的下面側；以及第2布線層，形成在上述層間絕緣膜上，並連接於上述第1布線層上。
14.如權利要求13所述的半導體裝置，其特徵在於，上述第2布線層經由由柵層構成的中轉用電極而連接於第1布線層上。
15.如權利要求11～14的任一項所述的半導體裝置，其特徵在於，上述活性層的上面位於比上述LOCOS氧化膜的上面低的位置。
16.如權利要求11～14的任一項所述的半導體裝置，其特徵在於，上述活性層的端部被形成為重疊在上述LOCOS氧化膜的端部的傾斜部上。
17.如權利要求13所述的半導體裝置，其特徵在於，上述第1布線層由耐熱溫度(融點或與Si的反應溫度中任一較低的一方)約大於等於500℃的材料構成。
18.如權利要求11～14的任一項所述的半導體裝置，其特徵在於，在上述絕緣基板的一部分區域形成有由上述單晶Si構成的半導體元件，另一方面，在其他區域形成有由非單晶Si構成的半導體元件。
19.如權利要求18所述的半導體裝置，其特徵在於，上述非單晶Si半導體元件的至少一部分構成控制構成顯示部的各像素的顯示的電晶體，另一方面，由上述單晶Si半導體元件構成的電晶體，構成驅動顯示部的顯示驅動電路和/或用於將規定信號輸出到該顯示驅動電路的處理電路等，單片地形成在構成顯示部的基板上。
20.一種半導體基板的製造方法，其特徵在於，包含在單晶Si基板中的元件區外形成LOCOS氧化膜的工序；在上述單晶Si基板中的元件區形成柵絕緣膜的工序；在上述柵絕緣膜上形成柵電極的工序；在單晶Si基板中的元件區通過有選擇地進行雜質注入而形成源區和漏區以及溝道區並形成包含上述溝道區、源區和漏區的活性層的工序；在上述柵電極、柵絕緣膜和LOCOS氧化膜上形成上面被平坦化的絕緣膜的工序；以及經由上述平坦化絕緣膜通過進行從氫離子和惰性元素離子中選擇的1種或多種離子的注入而在上述單晶Si基板中的規定深度形成離子注入層的工序。
21.一種半導體基板的製造方法，其特徵在於，包含在單晶Si基板中的元件區外形成LOCOS氧化膜的工序；在上述單晶Si基板中的元件區形成柵絕緣膜的工序；在上述柵絕緣膜上形成柵電極的工序；在上述單晶Si基板中的元件區通過有選擇地進行雜質注入而形成源區和漏區以及溝道區並形成包含上述溝道區、源區和漏區的活性層的工序；在上述柵電極、柵絕緣膜和LOCOS氧化膜上形成上面被平坦化的第1絕緣膜的工序；經由上述平坦化的第1絕緣膜通過進行從氫離子和惰性元素離子中選擇的1種或多種離子的注入而在上述單晶Si基板中的規定深度形成離子注入層的工序；在上述第1絕緣膜的上方至少形成1層第1布線層的工序；以及在上述第1布線層上形成第2絕緣膜的工序。
22.如權利要求20或21所述的半導體基板的製造方法，其特徵在於，利用幹氧化形成上述LOCOS氧化膜。
23.一種半導體裝置的製造方法，其特徵在於，包含在絕緣基板上接合由權利要求20所述的半導體基板的製造方法製造的半導體基板的基板接合工序；通過進行熱處理將上述離子注入層作為邊界而分割上述單晶Si基板並剝離單晶Si基板的一部分的單晶Si基板剝離工序；刻蝕上述絕緣基板上的單晶Si的一部分從而露出上述LOCOS氧化膜的表面的工序；在上述活性層和LOCOS氧化膜上形成層間絕緣膜的工序；以及在上述層間絕緣膜上形成通過形成於該層間絕緣膜上的連接孔與上述源區和漏區相連接的布線層的工序。
24.一種半導體裝置的製造方法，其特徵在於，包含在絕緣基板上接合由權利要求21所述的半導體基板的製造方法製造的半導體基板的基板接合工序；通過進行熱處理將上述離子注入層作為邊界而分割上述單晶Si基板並剝離單晶Si基板的一部分的單晶Si基板剝離工序；刻蝕上述絕緣基板上的上述單晶Si基板從而露出上述LOCOS氧化膜的表面的工序；在上述活性層和LOCOS氧化膜上形成層間絕緣膜的工序；以及在上述層間絕緣膜上形成與上述第1布線層相連接的第2布線層的工序。
25.如權利要求23或24所述的半導體裝置的製造方法，其特徵在於，通過由包含雙氧水的洗滌水洗滌上述半導體基板和絕緣基板的表面或者通過將上述半導體基板和絕緣基板的表面在含氧的等離子體中暴露而使其活化，然後進行上述基板接合工序。
26.如權利要求23或24所述的半導體裝置的製造方法，其特徵在於，以約大於等於250℃且約小於等於600℃的溫度來進行上述單晶Si基板剝離工序中的熱處理。
全文摘要
本發明的半導體基板具有單晶Si基板，具有包含溝道區、源區和漏區的活性層，不具有阱結構和溝道截止區；柵絕緣膜，形成在上述單晶Si基板上；柵電極，形成在上述柵絕緣膜上；LOCOS氧化膜，形成在上述活性層的周圍的上述單晶Si基板上，膜厚比上述柵絕緣膜的膜厚厚；以及絕緣膜，形成在上述柵電極和LOCOS氧化膜上。由此，提供一種半導體基板、半導體裝置和它們的製造方法，在大型絕緣基板上形成非單晶Si半導體元件和單晶Si半導體元件而製造集成了高性能系統的半導體裝置的情況下，能簡化單晶Si部分的製造工序，且在轉印到大型絕緣基板上後，不用高精度的光刻蝕法就能實現微細的單晶Si半導體元件的元件分離。
文檔編號H01L21/77GK1674222SQ20051006275
公開日2005年9月28日 申請日期2005年3月25日 優先權日2004年3月26日
發明者高藤裕, 福島康守, 守口正生 申請人:夏普株式會社