具有自對準的浮柵和擦除柵的非易失性存儲器單元及其製造方法與流程

2023-11-08 06:28:07

本發明涉及一種形成浮柵存儲器單元的半導體存儲器陣列的自對準方法。本發明還涉及一種前述類型的浮柵存儲器單元的半導體存儲器陣列。

背景技術：

使用浮柵以便在其上存儲電荷的非易失性半導體存儲器單元及形成於半導體襯底中的此類非易失性存儲器單元的存儲器陣列在本領域中是眾所周知的。通常，此類浮柵存儲器單元一直是分裂柵類型或疊柵類型的。

半導體浮柵存儲器單元陣列的可製造性所面臨的問題之一是諸如源極、漏極、控制柵和浮柵的各種組件的對準。隨著半導體處理的集成設計規則減少，從而減小最小光刻特徵部件，對精確對準的需求變得愈發關鍵。各種部件的對準還決定了半導體產品的製造產量。

自對準在本領域中是眾所周知的。自對準是指如下行為：對涉及一種或多種材料的一個或多個步驟進行處理，使得這些特徵部件在該步驟處理中相對於彼此自動對準。因此，本發明使用自對準技術來實現浮柵存儲器單元類型的半導體存儲器陣列的製造。

在不犧牲性能（即，編程、擦除和讀取效率以及可靠性）的前提下，一直存在縮小存儲器單元陣列的尺寸的需求，以便最大化單個晶圓上存儲器單元的數目。眾所周知，成對形成存儲器單元可減小存儲器單元陣列的尺寸，其中每一對共享單個源極區，並且其中相鄰單元對共享共用漏極區。同樣已知的是，在襯底中形成溝槽，並且在該溝槽中設置一個或多個存儲器單元元件以增加納入到給定單位表面積中的存儲器單元的數目（參見例如美國專利No. 5,780,341和No. 6,891,220）。然而，此類存儲器單元使用控制柵來控制溝道區（在低壓操作中）並擦除浮柵（在高壓操作中）。這意味著，該控制柵既是低壓元件又是高壓元件，從而使得難以針對高壓操作在其周圍環繞足夠的絕緣材料同時對於低壓操作不太過電隔離。此外，擦除操作需要控制柵緊鄰浮柵，這種緊鄰可導致該控制柵與該浮柵之間多餘的電容耦合水平。

美國專利8,148,768公開了在襯底溝槽中形成一個或多個存儲器元件，並且提供單獨的擦除柵用於存儲器單元擦除，從而解除了控制柵的任何高電壓擦除操作。存儲器單元陣列包括與源極區46電接觸的多晶矽區塊50，由此多晶矽區塊50在隔離區到相鄰有源區上連續形成，從而形成源極線，該源極線中的每個將每行成對存儲器單元的所有源極區電連接在一起。多晶矽區塊50平行於浮柵向上延伸，以便其間更好的電容耦合。然而，僅僅形成多晶矽區塊50就需要單獨的多晶矽形成步驟，這顯著增加了生產的成本。也需要在每行多晶矽區塊50的末端處形成額外的電接觸。

因此，本發明的目的是創建存儲器單元配置以及其中存儲器單元元件彼此自對準的製造方法，並且無需過多製造成本便實現改善的編程、擦除和讀取效率。

技術實現要素：

上述問題、需求和目的由本文所公開的存儲器裝置和方法來解決。具體地講，一對存儲器單元包括半導體材料襯底，所述半導體材料襯底具有第一導電類型和表面；溝槽，所述溝槽形成到襯底的表面中並包括一對相對的側壁；第一區域，所述第一區域形成在襯底中位於溝槽下方；一對第二區域，所述第二區域形成於襯底中，其中一對溝道區各自在襯底中位於第一區域與第二區域中的一者之間，其中第一區域和第二區域具有第二導電類型，並且其中溝道區中的每一者包括基本上沿相對溝槽側壁中的一者延伸的第一部分和基本上沿襯底表面延伸的第二部分；一對導電浮柵，所述導電浮柵各自至少部分地設置在溝槽中、鄰近溝道區第一部分中的一者且與其絕緣以便控制一個溝道區第一部分的導電性；導電擦除柵，所述導電擦除柵具有設置在溝槽中並且鄰近浮柵設置且與所述浮柵絕緣的下部部分；以及一對導電控制柵，所述導電控制柵各自設置在溝道區第二部分中的一者上方且與其絕緣，以便控制一個溝道區第二部分的導電性，其中除了擦除柵下部部分之外，溝槽介於所述一對浮柵之間的任何部分不含導電元件。

形成一對存儲器單元的方法包括將溝槽形成到第一導電類型的半導體襯底的表面中，其中所述溝槽具有一對相對的側壁；在襯底中並且位於溝槽下方形成第一區域；在襯底中形成一對第二區域，其中一對溝道區各自限定在襯底中位於第一區域與第二區域中的一者之間，其中第一區域和第二區域具有第二導電類型，並且其中溝道區中的每一者包括基本上沿相對溝槽側壁中的一者延伸的第一部分和基本上沿襯底的表面延伸的第二部分；形成一對導電浮柵，所述導電浮柵各自至少部分地設置在溝槽中、鄰近溝道區第一部分中的一者且與其絕緣以便控制一個溝道區第一部分的導電性；形成導電擦除柵，所述導電擦除柵具有設置在溝槽中並且鄰近浮柵設置且與所述浮柵絕緣的下部部分；以及形成一對導電控制柵，所述導電控制柵各自設置在溝道區第二部分中的一者上方且與其絕緣，以便控制一個溝道區第二部分的導電性，其中除了擦除柵下部部分之外，溝槽介於所述一對浮柵之間的任何部分不含導電元件。

對一對存儲器單元中的一個進行編程的方法，其中一對存儲器單元包括半導體材料襯底，所述半導體材料襯底具有第一導電類型和表面；溝槽，所述溝槽形成到襯底的表面中並包括一對相對的側壁；第一區域，所述第一區域形成在襯底中位於溝槽下方；一對第二區域，所述第二區域形成於襯底中，其中一對溝道區各自在襯底中位於第一區域與第二區域中的一者之間，其中第一區域和第二區域具有第二導電類型，並且其中溝道區中的每一者包括基本上沿相對溝槽側壁中的一者延伸的第一部分和基本上沿襯底表面延伸的第二部分；一對導電浮柵，所述導電浮柵各自至少部分地設置在溝槽中、鄰近溝道區第一部分中的一者且與其絕緣以便控制一個溝道區第一部分的導電性；導電擦除柵，所述導電擦除柵具有設置在溝槽中並且鄰近浮柵設置且與所述浮柵絕緣的下部部分；以及一對導電控制柵，所述導電控制柵各自設置在溝道區第二部分中的一者上方且與其絕緣，以便控制一個溝道區第二部分的導電性，其中除了擦除柵下部部分之外，溝槽介於所述一對浮柵之間的任何部分不含導電元件。該方法包括將正電壓施加到第二區域中的一者上，將正電壓施加到控制柵中的一者上，將高的正電壓施加到第一區域上，以及將高的正電壓施加到擦除柵上。

通過查看說明書、權利要求和附圖，本發明的其他目的和特徵將變得顯而易見。

附圖說明

圖1A是在本發明的用以形成隔離區的方法的第一步驟中使用的半導體襯底的俯視圖。

圖1B是沿線1B-1B截取的結構的橫截面圖，示出了本發明的初始處理步驟。

圖1C是圖1B結構的俯視圖，示出了該結構的處理過程的下一步驟，其中限定了隔離區。

圖1D是示出在圖1C中的結構中形成的隔離溝槽的沿著線1D-1D所截取的該結構的橫截面圖。

圖1E是示出隔離溝槽中隔離材料區塊的形成的圖1D中的結構的橫截面圖。

圖1F是示出隔離區域的最終結構的圖1E中的結構的橫截面圖。

圖2A至圖2H是沿線2A-2A截取的圖1F的半導體結構的橫截面圖，依次示出了在本發明的浮柵存儲器單元的非易失性存儲器陣列的形成中該半導體結構的處理過程的步驟。

具體實施方式

本發明的方法在圖1A至圖1F以及圖2A至圖2F中示出（這些圖示出用於製造本發明的存儲器單元陣列的處理步驟）。該方法從半導體襯底10開始，半導體襯底10優選地為P型並且在本領域中是眾所周知的。下文所述的層的厚度將取決於設計規則和工藝技術形成。本文所述內容針對深亞微米技術工藝。然而，本領域的技術人員將理解，本發明並不限於任何特定工藝技術形成，也不限於下文中所述工藝參數中的任一者的任何特定值。

隔離區形成

圖1A至圖1F示出了在襯底上形成隔離區域的眾所周知的STI方法。參見圖1A，示出了半導體襯底10（或半導體阱）的平面頂視圖，半導體襯底10優選地為P型並且在本領域中是眾所周知的。第一材料層12和第二材料層14形成（例如，生長或沉積）於襯底上。例如，第一層12可為二氧化矽（下文中為「氧化物」），其通過諸如氧化或氧化物沉積（例如，化學氣相沉積或CVD）之類的任何眾所周知的技術形成於襯底10上達到大約50-150Å的厚度。也可使用氮摻雜的氧化物或其他絕緣電介質。第二層14可為氮化矽（下文中為「氮化物」），其優選地通過CVD或PECVD形成於氧化物層12上方達到大約1000-5000Å的厚度。圖1B示出了所得結構的橫截面。

形成第一層12和第二層14後，將合適的光阻劑材料16塗覆於氮化物層14上，並實施掩模步驟以從沿Y或列方向延伸的某些區域（條帶18）選擇性地去除光阻劑材料，如圖1C所示。在光阻劑材料16被去除的情況下，使用標準蝕刻技術（即，各向異性氮化物和氧化物/電介質蝕刻工藝）在條帶18中蝕刻掉暴露的氮化物層14和氧化物層12，以在結構中形成溝槽20。相鄰條帶18之間的距離W可與所用工藝的最小光刻特徵部件一樣小。然後使用矽蝕刻工藝來使溝槽20向下延伸到矽襯底10中（例如，達到大約500Å至數微米的深度），如圖1D所示。在光阻劑16未被去除的情況下，氮化物層14和氧化物層12被保持。圖1D所示的所得結構現在限定與隔離區24交錯的有源區22。

此結構經進一步處理以去除剩餘的光阻劑16。然後，通過以下步驟在溝槽20中形成諸如二氧化矽的隔離材料：沉積厚氧化物層，接著進行化學機械拋光或CMP蝕刻（使用氮化物層14作為蝕刻終止層）以去除氧化物層，但溝槽20中的氧化物區塊26除外，如圖1E所示。接著使用氮化物/氧化物蝕刻工藝去除剩餘的氮化物層14和氧化物層12，從而留下沿隔離區24延伸的STI氧化物區塊26，如圖1F所示。

上文所述的STI隔離方法是形成隔離區24的優選方法。然而，可替代地使用眾所周知的LOCOS隔離方法（例如，凹入的LOCOS、多晶矽緩衝的LOCOS等），其中溝槽20可不延伸到襯底中，並且隔離材料可形成在襯底表面上位於條帶區18中。圖1A至圖1F示出了襯底的存儲器單元陣列區，其中多列存儲器單元將形成於由隔離區24隔開的有源區22中。應當注意，襯底10還包括其中形成控制電路的至少一個外圍區（未示出），該控制電路將用於操作在存儲器單元陣列區中形成的存儲器單元。優選地，隔離區塊26也在上述相同STI或LOCOS工藝期間形成於外圍區中。

存儲器單元形成

進一步如下處理圖1F中所示的結構。圖2A至圖2H隨著在兩個區域中同時執行本發明的方法中的接下來的步驟而從（沿著線2A-2A，如圖1C和圖1F所示）與圖1F的視圖正交的視圖示出有源區域22中的結構的橫截面。

絕緣層30（優選地為氧化物或摻氮氧化物）首先形成於襯底10上方（例如，約10至50Å厚）。此時可摻雜襯底10的有源區部分，以便相對於外圍區更好地獨立控制存儲器裝置的單元陣列部分。這種摻雜通常稱為Vt注入或單元阱注入，並且在本領域中是眾所周知的。在此注入期間，該外圍區受到光阻劑層的保護，該光阻劑層沉積在整個結構上方並且僅從襯底的存儲器單元陣列區域去除。接下來，硬掩模材料（諸如氮化物）的厚層32形成於氧化物層30上方（例如，約3500Å厚）。所得結構示於圖2A中。

通過在氮化物層32上施加光阻劑（掩模）材料，然後執行掩模步驟以從所選平行條帶區去除光阻劑材料，來在氮化物層32和氧化物層30中形成多個平行第二溝槽36。使用各向異性氮化物和氧化物蝕刻去除氮化物層32和氧化物層30在條帶區中的暴露部分，從而留下向下延伸到襯底10並且暴露襯底10的第二溝槽36。然後利用矽各向異性蝕刻工藝使第二溝槽36在有源區22中的每一者中向下延伸到襯底10中（例如，向下延伸到大約一個特徵部件尺寸的深度，例如約500Å至數微米）。可在溝槽36形成到襯底10中之前或之後去除光阻劑。

接下來，沿第二溝槽36中的暴露矽形成絕緣材料犧牲層37（優選地使用熱氧化或CVD氧化物工藝），從而形成第二溝槽36的底壁和下部側壁。氧化物37的形成允許通過氧化步驟然後進行氧化物去除來去除已損壞的矽。接下來，執行注入步驟以在襯底中溝槽36下方（即，襯底中將位於浮柵下面以調節浮柵VT和/或防止穿通的那些部分）注入摻雜物。優選地，該注入是成角度的注入。所得結構示於圖2B中。

實施氧化物蝕刻以去除犧牲氧化物層37。然後，沿第二溝槽36中的暴露矽形成氧化物層38（優選地使用熱氧化或CVD氧化物工藝），從而形成第二溝槽36的底壁和下部側壁（例如，約60Å至150Å厚）。然後在該結構上方形成多晶矽厚層40（下文中為「多晶矽」），該結構填充第二溝槽36。可通過離子注入或通過原位摻磷或摻砷多晶矽工藝摻雜多晶矽層40（例如n+）。如果多晶矽40通過離子注入摻雜，則可實施注入物退火工藝。所得結構示於圖2C中。

使用多晶矽蝕刻工藝（例如使用氮化物層32作為蝕刻終止層的CMP工藝）去除多晶矽層40，但多晶矽層40的區塊仍留在第二溝槽36中。然後使用受控多晶矽蝕刻來降低多晶矽區塊的高度，其中多晶矽區塊的頂部與襯底10的表面大致齊平地設置。然後沿第二溝槽36的側壁形成氧化物間隔物44。間隔物的形成是本領域熟知的，並且涉及材料在結構的輪廓上方的沉積，繼之進行各向異性蝕刻工藝，由此將該材料從該結構的水平表面移除，而該材料在該結構的垂直取向表面上在很大程度上保持完整（具有圓化的上表面）。通過在該結構上方沉積氧化物（例如，大約300至1000Å的厚度），之後進行各向異性氧化物蝕刻來形成間隔物44，這將得到沿著溝槽側壁且部分覆蓋多晶矽區塊的間隔物44。然後使用各向異性多晶矽蝕刻去除多晶矽區塊的暴露部分，從而留下各自位於間隔物44中的一者下方（並且與間隔物44中的一者自對準）的一對多晶矽區塊42。所得結構示於圖2D中。

接著跨該結構的表面進行合適的離子注入（根據襯底是P型還是N型，該離子注入可包含砷、磷、硼和/或銻（和可選退火））以在第二溝槽36的底部處的襯底部分中形成第一（源極）區域46，之後進行注入物退火。源極區46自對準到第二溝槽36，並且具有不同於襯底的第一導電類型（例如P型）的第二導電類型（例如N型）。為使源極區46跨隔離區24延伸，離子注入為深注入，或在注入之前，從第二溝槽36的隔離區部分去除STI絕緣材料。接下來執行氧化過程以在第二溝槽36底部處在多晶矽區塊42之間增厚氧化物層38的部分38a。該氧化過程有助於散布摻雜物，從而在浮柵下方更均勻地形成源極區46，並且這使浮柵的底部拐角光滑。然後在該結構上方形成厚氧化物層，之後進行各向異性氧化物蝕刻，這去除了該氧化物層，但在第二溝槽36的底部處的氧化物區塊48除外。所得結構示於圖2E中。

然後執行各向同性氧化物蝕刻，以減小氧化物間隔物44的厚度（這也略微減小了氧化物區塊48的高度）。執行氧化物沉積工藝以在包括在溝槽36中的結構上方形成氧化物層52。可使用高品質氧化物化學氣相沉積(CVD)工藝形成層52。所得結構示於圖2F中。替代地，可使用高溫熱氧化(HTO)工藝形成氧化物層52，這意味著層52將僅僅形成在多晶矽區塊42的暴露部分上。

執行氧化物和氮化物蝕刻以去除氮化物32上的氧化物52，從而去除氮化物32，並且去除氧化物30。可執行任選光刻工藝，以保留溝槽36中的氧化物52（如圖2G所示）。替代地，可在形成氧化物52之前去除氮化物32。使用P型離子注入來形成存儲器單元的控制（或WL）電晶體。實施熱氧化，以在襯底10的暴露部分上形成柵極氧化物層54（達到15A至70A的厚度）。在該結構上方（即，在氧化物層54上以及在溝槽36中）沉積厚多晶矽層。可實施原位磷或砷摻雜，或者替代地，可使用多晶矽注入和退火工藝。實施多晶矽平坦化蝕刻以使多晶矽層的頂部平坦化。使用光刻和多晶矽蝕刻工藝去除多晶矽層的某些部分，從而留下位於溝槽36中的多晶矽區塊56a以及柵極氧化物層54上位於溝槽36和相鄰氧化物間隔物44外部的多晶矽區塊56b，如圖2G所示。

然後使用氧化物蝕刻去除氧化物層54的暴露部分。使用氧化物沉積和各向異性蝕刻在多晶矽區塊56b的外側上形成氧化物間隔物58。使用合適的離子注入（和退火）在襯底中形成第二（漏極）區域60。

然後在整個結構上方形成絕緣材料62，諸如BPSG或氧化物。實施掩模步驟，在漏極區60上方限定蝕刻區。在經掩模的區域中選擇性地蝕刻絕緣材料62，以形成向下延伸至漏極區60的觸點開口。然後用導體金屬（例如鎢）填充觸點開口，以形成電連接到漏極區60的金屬觸點64。最終的有源區存儲器單元結構示於圖2H中。

如圖2H所示，本發明的工藝形成彼此成鏡像的存儲器單元對，其中存儲器單元形成於氧化物區塊48的每一側上。對於每個存儲器單元，第一區域46和第二區域60分別形成源極區和漏極區（但本領域的技術人員應當知道，在操作期間，源極和漏極可以切換）。多晶矽區塊42構成浮柵，多晶矽區塊56b構成控制柵，並且多晶矽區塊56a構成擦除柵。每個存儲器單元的溝道區72限定在襯底的位於源極46和漏極60之間的表面部分中。每個溝道區72包括以近似直角接合在一起的兩個部分，其中第一（垂直）部分72a沿經填充的第二溝槽36的垂直壁延伸，並且第二（水平）部分72b在經填充的第二溝槽36的側壁與漏極區60之間延伸。每對存儲器單元共享共用源極區46，該共用源極區設置在經填充的第二溝槽36下方（並且位於浮柵42下方）。類似地，每個漏極區60在來自不同存儲器單元鏡像組的相鄰存儲器單元之間共享。在圖2H所示的存儲器單元陣列中，控制柵56b連續形成為跨有源區22和隔離區24兩者延伸的控制（字）線。

浮柵42設置在第二溝槽36中，其中每個浮柵面向溝道區垂直部分72a中的一者且與其絕緣，並且位於源極區46中的一者上方。每個浮柵42包括具有面向擦除柵56a的凹口80（且與其絕緣）的拐角邊緣42a的上部部分，從而為福勒-諾德海姆（Fowler-Nordheim）隧穿提供穿過氧化物層52到達擦除柵56a的路徑。

存儲器單元操作

現在將描述存儲器單元的操作。此類存儲器單元的操作和操作原理在美國專利No. 5,572,054中也有所描述，該美國專利中關於具有浮柵的非易失性存儲器單元的操作和操作原理、柵極到柵極隧穿以及由此形成的存儲器單元陣列的公開內容以引用方式併入本文。

為了擦除任何給定有源區22中的所選存儲器單元，將接地電位施加到其源極區46以及其字線（控制柵56b）兩者。將高的正電壓（例如，+11.5伏）施加到其擦除柵56a。浮柵42上的電子通過福勒-諾德海姆（Fowler-Nordheim）隧穿機制誘發以從浮柵42的拐角邊緣42a隧穿，穿過氧化物層52，並且到達擦除柵56b上，從而使浮柵42帶正電。隧穿由拐角邊緣42a的銳利度以及邊緣42a面向形成於擦除柵56a中的凹口80這一事實得以增強。凹口80緣自具有在寬度上比其上部部分窄的下部部分的擦除柵56a，並且凹口80延伸到第二溝槽36的頂部部分中以便環繞拐角邊緣42a。應當指出的是，由於每個擦除柵56a面向一對浮柵42，因此將同時擦除每一對中的兩個浮柵42。

當期望對所選存儲器單元進行編程時，向其漏極區60施加小電壓（例如，0.5至2.0V）。將在MOS結構的閾值電壓附近的正電壓電平（在漏極60上方大約+0.2至1伏量級，諸如1V）施加到其控制柵56b。將高的正電壓（例如，5至10伏量級，諸如6V）施加到其源極區46和擦除柵56a。由於浮柵42高度電容地耦合到源極區46和擦除柵56a，因此浮柵42會「看見」+4至+8伏量級的電壓電位。由漏極區60產生的電子將從該區域流向源極區46並穿過溝道區72的深度耗盡的水平部分72b。當電子到達溝道區72的垂直部分72a時，將會看到浮柵42的高電位（因為浮柵42強電壓耦合到帶正電的源極區46和擦除柵56a）。電子將加速並且變熱，其中大部分注入到絕緣層36中、穿過絕緣層36併到達浮柵42上，因此使浮柵42帶負電。對於不包含所選存儲器單元的存儲器單元行/列，將低的或接地電位施加到源極區46/漏極區60和控制柵56b。因此，僅對所選行和列中的存儲器單元進行編程。

電子將持續注入到浮柵42上，直到浮柵42上電荷的減少無法再沿垂直溝道區部分72a維持高表面電位以產生熱電子。這時，浮柵42中的電子或負電荷將使從漏極區60流到浮柵42上的電子流減小。

最後，向其源極區46施加接地電位，以讀取所選存儲器單元。將讀取電壓（例如，約0.6至1伏）施加到其漏極區60，並且將大約1至4伏（取決於裝置的電源電壓）的Vcc電壓施加到其控制柵56b。如果浮柵42帶正電（即，浮柵放出電子），則垂直溝道區部分72a（鄰近浮柵42）導通。當控制柵56b升高至讀取電位時，水平溝道區部分72b（鄰近控制柵56b）也導通。因此，整個溝道區72將導通，從而導致電子從源極區46流到漏極區60。此感測到的電流將處於「1」狀態。

另一方面，如果浮柵42帶負電，則垂直溝道區部分72a弱導通或完全斷開。即使當控制柵56b和漏極區60升高到其讀取電位時，也將幾乎或根本沒有電流流過垂直溝道區部分72a。在這種情況下，電流與「1」狀態的電流相比非常小或根本沒有電流。以此方式，感測到在「0」狀態下對該存儲器單元進行編程。將接地電位施加到未選列和行的源極區46/漏極區60和控制柵56b，因此僅讀取所選存儲器單元。

該存儲器單元陣列包含外圍電路，該外圍電路包括常規行地址解碼電路、列地址解碼電路、感測放大器電路、輸出緩衝器電路和輸入緩衝器電路，這些電路在本領域中是眾所周知的。

本發明提供了一種具有減小的尺寸以及優異的編程、讀取和擦除效率的存儲器單元陣列。存儲器單元尺寸顯著減小，因為源極區46埋入襯底10內，並且自對準到第二溝槽36，其中因光刻形成、觸點對準和觸點完整性的限制而未浪費空間。每個浮柵42具有設置在形成於襯底中的第二溝槽36中的下部部分，以便在編程操作期間接收隧穿電子並且在讀取操作期間導通垂直溝道區部分72a。每個浮柵42還具有在面向擦除柵56a的凹口部分80的拐角邊緣42a中終止的上部部分，以便在擦除操作期間進行到達該擦除柵的福勒-諾德海姆（Fowler-Nordheim）隧穿。擦除效率由擦除柵56a的環繞拐角邊緣42a的凹口80增強。

同樣藉助本發明，使源極區46和漏極區60垂直地並且水平地分離可使得可靠性參數更容易優化，而不影響單元尺寸。此外，通過提供與控制柵56b分離的擦除柵56a，該控制柵只需是低電壓裝置。這意味著，高電壓驅動電路無需耦合到控制柵56b，控制柵56b與浮柵42進一步分離以減少兩者間的電容耦合，並且考慮到缺乏控制柵56b的高電壓操作，使控制柵56b與襯底10絕緣的氧化物層54可以較薄。最後，存儲器單元可僅使用兩個多晶矽沉積步驟形成，其中第一個步驟用於形成浮柵，第二個步驟用於形成控制柵和擦除柵。

應當理解，本發明不限於上述的和本文中示出的實施例，而是涵蓋落在所附權利要求書的範圍內的任何和所有變型形式。例如，溝槽20/36可最終具有延伸到襯底中、具有垂直定向或非垂直定向的側壁的任何形狀，不僅僅是附圖中所示的細長矩形形狀。另外，雖然上述方法描述了使用經適當摻雜的多晶矽作為用於形成存儲器單元的導電材料，但本領域的普通技術人員應當清楚，在本公開內容及所附權利要求的上下文中，「多晶矽」是指可用於形成非易失性存儲器單元的元件的任何適當的導電材料。另外，可使用任何適當的絕緣體來取代二氧化矽或氮化矽。此外，可使用具有與二氧化矽（或任何絕緣體）並且不同於多晶矽（或任何導體）的蝕刻性質不同的蝕刻性質的任何適當材料。此外，如從權利要求可明顯看出，並非所有方法步驟都需要以所示出或所主張的確切順序來實施，而是可按允許恰當形成本發明的存儲器單元的任何順序來實施。另外，上述發明被示出為形成於顯示為經均勻摻雜的襯底中，但眾所周知並且通過本發明可設想出，存儲器單元元件可形成於襯底的阱區中，這些阱區是經摻雜以與該襯底的其他部分相比具有不同導電類型的區域。單層的絕緣或導電材料可形成為多層的這些材料，且多層的絕緣或導電材料可形成為單層的這些材料。浮柵42的頂部表面可在襯底表面上方延伸或可凹入襯底表面下方。最後，雖然環繞浮柵邊緣42a的凹口80為優選的，但其未必是強制性的，因為可在無凹口80的情況下實施擦除柵56a（例如其中擦除柵56a的下部部分僅側向鄰近或垂直鄰近浮柵42（且與其絕緣）。

本文中對本發明的引用並非旨在限制任何權利要求或權利要求條款的範圍，而僅僅是對可由一項或多項權利要求涵蓋的一個或多個特徵的引用。上文所述的材料、工藝和數值的例子僅為示例性的，而不應視為限制權利要求。應當指出的是，如本文所用，術語「在…上方」和「在…上」均包括性地包括「直接在…上」（之間沒有設置中間材料、元件或空間）和「間接在…上」（之間設置有中間材料、元件或空間）。同樣，術語「鄰近」包括「直接鄰近」（兩者間未設置中間材料、元件或空間）和「間接鄰近」（兩者間設置有中間材料、元件或空間）。例如，「在襯底上方」形成元件可包括在兩者間無中間材料/元件的情況下直接在襯底上形成該元件，以及在兩者間有一種或多種中間材料/元件的情況下間接在襯底上形成該元件。