容易控制數據寫入電流的薄膜磁性體存儲器的製作方法

2023-10-22 19:37:57 2

專利名稱：容易控制數據寫入電流的薄膜磁性體存儲器的製作方法
技術領域：
本發明涉及薄膜磁性體存儲器，涉及具有特定的磁隧道結(MTJMagnetic Tunneling Junction)的存儲單元的隨機存取存儲器。
作為能以低功耗存儲非易失數據的存儲器，MRAM(MagneticRandom Access Memory)裝置受到了關注。MYAM裝置是使用在半導體集成電路中形成的多個薄膜磁性體進行非易失的數據存儲、對於各個薄膜磁性體能進行隨機存取的存儲器。
特別是近年來，從發表的文獻中可知，通過將利用磁隧道結(MTJMagnetic Tunnel Junction)的薄膜磁性體用作為存儲單元，MRAM裝置的性能得到了飛躍的進步。具有磁隧道結的存儲單元的MRAM裝置，已經在「A 10ns Read and Write Non-Volati le MemoryArray Using a Magnetic Tunnel Junction and FET Switch in eachCell」，ISSCC Digest of Technical Papers，TA7.2，Feb.2000.以及「Nonvolatile RAM based on Magnetic Tunnel JunctionE1ements」，ISSCC Digest of Technical Papers，TA7.3，Feb.2000.等技術文獻中公開。
圖41是表示具有磁隧道結部的存儲單元(以下簡稱為MTJ存儲單元)構成的概略圖。
參照圖41，MTJ存儲單元具有電阻值根據存儲數據的數據電平而變化的磁隧道結部MTJ和存取電晶體ATR。存取電晶體ATR由場效應電晶體形成，連接在磁隧道結部MTJ和接地電位Vss之間。
對於MTJ存儲單元，配置了用於指示數據寫入的寫入字線WWL、用於指示數據讀出的讀出字線RWL和在數據讀出時和數據寫入時用於傳輸對應於存儲數據電平的電信號的數據線、即位線BL。
圖42是說明MTJ存儲單元的數據讀出工作的概念圖。
參照圖42，磁隧道結部MTJ具有有一定方向的固定磁場的磁性體層(以下簡稱為固定磁性層)FL和有自由磁場的磁性體層(以下簡稱為自由磁性層)VL。在固定磁性層FL和自由磁性層VL之間，配置由絕緣體膜形成的隧道阻擋層TB。在自由磁性層VL中，根據存儲數據的電平，非易失地寫入與固定磁性層FL同一方向的磁場和與固定磁性層FL不同方向的磁場其中之一。
在數據讀出時，存取電晶體ATR由於讀出字線RWL激活而導通。這樣，在位線BL～磁隧道結部MTJ～存取電晶體ATR～接地電位Vss的電流路徑中，從未圖示的控制電路流過作為一定電流供給的讀出電流Is。
磁隧道結部MTJ的電阻值按照固定磁性層FL和自由磁性層VL之間的磁場方向的相對關係而變化。具體地說，當固定磁性層FL的磁場方向和寫入到自由磁性層VL上的磁場方向相同時，與兩者磁場方向不同時相比較，磁隧道結部MTJ的電阻值變小。
因而，在數據讀出時，由於讀出電流Is而在磁隧道結部MTJ產生的電位變化隨著在自由磁性層VL存儲的磁場方向而不同。這樣，如果例如在將位線BL預充電到高電位狀態後，開始讀出電流Is的供給，則通過位線BL的電位電平變化的監視，可以讀出MTJ存儲單元的存儲數據的電平。
圖43是說明對於MTJ存儲單元的數據寫入工作的概念圖。
參照圖43，在數據寫入時，讀出字線RWL非激活，存取電晶體ATR關斷。在該狀態下，用於在自由磁性層VL中寫入磁場的數據寫入電流分別流過寫入字線WWL和位線BL。自由磁性層VL的磁場方向由分別流過寫入字線WWL和位線BL的數據寫入電流的方向的組合來決定。
圖44是說明數據寫入時數據寫入電流的方向和磁場方向的關係的概念圖。
參照圖44，用橫軸表示的磁場Hx表示由流過寫入字線WWL的數據寫入電流產生的磁場H(WWL)的方向。在縱軸表示的磁場Hy表示由流過位線BL的數據寫入電流產生的磁場H(BL)的方向。
在自由磁性層VL中存儲的磁場方向，只有在磁場H(WWL)和H(BL)的和達到圖中所示的星狀特性線的外側區時才被更新。即說，當外加相當於星狀特性線的內側區的磁場時，在自由磁性層VL存儲的磁場方向不更新。
因此，為了按照寫入工作更新磁隧道結部MTJ的存儲數據，必須使電流流過寫入字線WWL和位線BL而兩者。在磁隧道結部MTJ中一度存儲的磁場方向即存儲數據在進行新數據寫入之前的期間內被非易失地保持。
在數據讀出工作時，在位線BL中流過讀出電流Is。然而，一般來說，因為將讀出電流Is設定為與上述數據寫入電流比較小1～2個數量級，故在數據讀出時由於讀出電流Is的影響，MTJ存儲單元的存儲數據錯誤改寫的可能性很小。
在上述技術文獻中公開了將這種MTJ存儲單元集成在半導體襯底上以構成作為隨機存取存儲器的MRAM裝置的技術。
圖45表示矩陣狀集成配置的MTJ存儲單元的概念圖。
參照圖45，通過在半導體襯底上矩陣狀配置MTJ存儲單元，可以實現高集成化的MRAM裝置。圖45表示將MTJ存儲單元配置為n行×m列(n，m自然數)的情況。
如上述說明，對於各MTJ存儲單元，必須配置位線BL、寫入字線WWL和讀出字線RWL。因此，對於矩陣狀配置的n×m個MTJ存儲單元，必須配置n條寫入字線WWL1～WWLn和讀出字線RWL1～RWLn、m條位線BL1～BLm。
這樣，對於MTJ存儲單元，一般來說，設置了分別對應於讀出工作和寫入工作的獨立的字線。
圖46是在半導體襯底上配置的MTJ存儲單元的結構圖。
參照圖46，在半導體主襯底SUB上的P型區PAR形成存取電晶體ATR。存取電晶體ATR具有n型區的源/漏區110、120和柵130。源/漏區110通過在第1金屬布線層M1上形成的金屬布線連接接地電位Vss。作為採用在第2金屬布線層M2上形成的金屬布線寫入字線WWL。位線BL設置在第3金屬布線層M3上。
磁隧道結部MTJ配置在設置了寫入字線WWL的第2金屬布線層M2和設置了位線BL的第3金屬布線層M3之間。存取電晶體ATR的源/漏區120通過在接觸孔中形成的金屬膜150、第1和第2金屬布線層M1和M2和阻擋層金屬140與磁隧道結部MTJ電連接。阻擋層金屬140是為了進行磁隧道結部MTJ和金屬布線之間電連接而設置的緩衝材料。
如上述說明，在MTJ存儲單元中，讀出字線RWL和寫入字線WWL設置為獨立的布線。寫入字線WWL和位線BL在數據寫入時必須流過用於產生規定值以上磁場的數據寫入電流。因此，位線BL和寫入字線WWL用金屬布線形成。
另外，讀出字線RWL是用於控制存取電晶體ATR的柵電位的，不必流過電流。因此，從提高集成度的觀點來看，讀出字線RWL不新設置獨立的金屬布線層，與柵130在同一布線層，採用多晶矽層和多晶矽矽化物結構等形成。
這樣，當在半導體襯底上集成MTJ存儲單元時，由於存儲單元需要的布線較多，則布線數目較多，存在增加製造成本的問題。並且，由於在位線BL上常時連接多個MTJ存儲單元，則位線BL的寄生電容是比較大的值，再加上讀出字線RWL由多晶矽層和多晶矽矽化物結構形成，因此讀出工作的高速化是困難的。
此外，在數據寫入時，在位線BL中也必須流過較大的數據寫入電流。因此，必須根據寫入數據的電平控制數據寫入電流的方向，則存在控制數據寫入電流的電路複雜化的問題。
本發明的目的是在具有MTJ存儲單元的MRAM裝置中，精簡用於供給數據寫入電流的控制電路的構成，削減製造成本。
本發明的另一個目的是分開配置讀出字線和寫入字線的驅動電路，以便提高布局的自由度，減少布局面積即晶片面積。
本發明的還一個目的是削減各存儲單元必要的布線數，以便削減製造成本。
歸納本發明的要點，是一種薄膜磁性體存儲器，具有存儲器陣列；多條寫入字線；多個位線對；數據寫入控制電路；以及多個位線電流控制電路。存儲器陣列具有矩陣狀配置的多個磁性體存儲單元。各磁性體存儲單元，當由第1和第2數據寫入電流產生的數據寫入磁場比規定磁場大時，根據寫入的存儲數據的電平，具有不同的電阻值。多條寫入字線分別與磁性體存儲單元的行對應地設置，在數據寫入時為了流過第1數據寫入電流，根據地址選擇結果有選擇地激活。多個位線對分別與磁性體存儲單元的列對應地設置，各自包含第1和第2位線。數據寫入控制電路在數據寫入時，將根據多個位線對中的地址選擇結果選擇的1個中包含的第1位線和第2位線分別設定在高電位狀態和低電位狀態。多個位線電流控制電路分別與多個位線對對應地設置，各自在數據寫入時，將為了流過第2數據寫入電流而對應的第1和第2位線之間進行電連接。
本發明的主要優點是可以將數據寫入時的數據寫入電流作為往復電流流過短路的位線對中，故可以精簡用於控制數據寫入電流的構成。
在本發明的另一種情況下，薄膜磁性體存儲器具有存儲器陣列；多條寫入字線；多條位線；數據線對；數據寫入控制電路；多個列選擇門電路；以及多個位線電流控制電路。存儲器陣列具有矩陣狀配置的多個磁性體存儲單元。各磁性體存儲單元，當由第1和第2數據寫入電流產生的數據寫入磁場比規定磁場大時，根據寫入的存儲數據的電平，具有不同的電阻值。多條寫入字線分別與磁性體存儲單元的行對應地設置，在數據寫入時根據地址選擇結果流過第1數據寫入電流。多個位線分別與磁性體存儲單元的列對應地設置。數據線對與多條位線共同設置，由第1和第2數據線形成。數據寫入控制電路在數據寫入時，將第1和第2數據線分別設定為高電位狀態和低電位狀態。多個列選擇門電路分別與列對應地設置，各自根據地址選擇結果將對應的位線與第1數據線連接。多個位線電流控制電路分別與列對應地設置，各自為了在數據寫入時流過第2數據寫入電流，將對應的位線和第2數據線之間進行電連接。
在這種薄膜磁性體存儲器中，通過構成數據線對的第1和第2數據線電位電平的控制，可以設定流過開放型位線的數據寫入電流的方向，從而精簡用於控制數據寫入電流的構成。
在本發明的又一種情況下，薄膜磁性體存儲器具有存儲器陣列；多條讀出字線；多條寫入字線；多條寫入數據線；以及多條讀出數據線。存儲器陣列具有矩陣狀配置的多個磁性體存儲單元。各磁性體存儲單元包含當由第1和第2數據寫入電流產生的數據寫入磁場比規定磁場大時，根據寫入的存儲數據的電平而具有不同的電阻值的存儲部和在數據讀出時使數據讀出電流通過存儲部的存儲單元選擇門電路。多條讀出字線分別與磁性體存儲單元的行對應地設置，在數據讀出時，根據地址選擇結果使對應的存儲單元選擇門電路工作。多條寫入字線分別與磁性體存儲單元的列對應地設置，在數據寫入時為了流過第1數據寫入電流，根據地址選擇結果有選擇地驅動為激活狀態。多條寫入數據線分別與行對應地設置，在數據寫入時流過第2數據寫入電流。多條讀出數據線分別與列對應地設置，在數據讀出時流過數據讀出電流。
在這種薄膜磁性體存儲器中，由於分別與磁性體存儲單元的行和列對應地配置讀出字線和寫入數據線，故可獨立配置有選擇地驅動讀出字線的電路和有選擇地驅動各條寫入字線的電路。其結果則可提高布局的自由度，從而提高集成度。
在本發明的還一種情況下，薄膜磁性體存儲器具有存儲器陣列；多條讀出字線；多條寫入數據線；多條共同布線；以及電流控制電路。存儲器陣列具有矩陣狀配置的多個磁性體存儲單元。各磁性體存儲單元包含當由第1和第2數據寫入電流產生的數據寫入磁場比規定磁場大時，根據寫入的存儲數據的電平而具有不同的電阻值的存儲部和在數據讀出時使數據讀出電流通過存儲部的存儲單元選擇門電路。多條讀出字線分別與磁性體存儲單元的行對應地設置，在數據讀出時，根據地址選擇結果使對應的存儲單元選擇門電路工作。多條寫入數據線分別與行和列的其中之一對應地設置，在數據寫入時流過第1數據寫入電流。多個共同布線分別與行和列的其中另一個對應地設置。各共同布線在數據讀出時，根據地址選擇結果有選擇地接受數據讀出電流的供給。各共同布線在數據寫入時，為了流過第2數據寫入電流，有選擇地驅動到第1電位。電流控制電路分別在數據讀出時和數據寫入時，將與第1電位不同的第2電位與各共同布線之間予以連接和切斷。
在這種薄膜磁性體存儲器中，可以在共同布線中共有數據讀出時的讀出數據線功能和數據寫入時的寫入字線功能。其結果將是減少了布線數並削減了製造成本。
通過參照附圖的後述的本發明的詳細的說明，本發明的上述和其它的目的、特徵、方面和優點會變得更加明白。


圖1是表示本發明實施例1的MRAM裝置1整體構成的概略方框圖。
圖2是存儲器陣列10及其周邊電路的實施例1的構成的詳細說明圖。
圖3是說明實施例2的電源供給系統的方框圖。
圖4是表示存儲器陣列10及其周邊電路的實施例3的構成的方框圖。
圖5是表示存儲器陣列10及其周邊電路的實施例3的變形例1構成的方框圖。
圖6是表示存儲器陣列10及其周邊電路的實施例3的變形例2構成的方框圖。
圖7是表示存儲器陣列10及其周邊電路的實施例3的變形例3構成的方框圖。
圖8是在實施例4的存儲器陣列10周邊電路的構成中，表示有關數據寫入部分的方框圖。
圖9是在實施例4的變形例1的存儲器陣列10周邊電路的構成中，表示有關數據寫入部分的方框圖。
圖10是在實施例4的變形例2的存儲器陣列10周邊電路的構成中，表示有關數據寫入部分的方框圖。
圖11是在實施例4的變形例3的存儲器陣列10周邊電路的構成中，表示有關數據寫入部分的方框圖。
圖12是表示存儲器陣列10及其周邊電路的實施例5的構成的方框圖。
圖13是表示電流轉換電路56的構成的方框圖。
圖14是表示存儲器陣列10及其周邊電路的實施例5的變形例構成的方框圖。
圖15是表示電流轉換電路58的構成的方框圖。
圖16是表示本發明實施例6的MRAM裝置2的整體構成的概略方框圖。
圖17是表示實施例6的存儲器陣列10的構成的方框圖。
圖18是表示實施例6的MTJ存儲單元連接狀態的電路圖。
圖19是說明對於實施例6的MTJ存儲單元的數據寫入和數據讀出的時序圖。
圖20是說明實施例6的MTJ存儲單元配置的結構圖。
圖21是表示實施例6的變形例1的存儲器陣列10構成的方框圖。
圖22是表示實施例6的變形例1的MTJ存儲單元連接狀態的電路圖。
圖23是說明對於實施例6的變形例1的MTJ存儲單元的數據寫入和數據讀出的時序圖。
圖24是說明實施例6的變形例1的MTJ存儲單元配置的結構圖。
圖25是表示實施例6的變形例2的存儲器陣列10構成的方框圖。
圖26是表示實施例6的變形例2的MTJ存儲單元連接狀態的電路圖。
圖27是表示實施例6的變形例2的MTJ存儲單元配置的結構圖。
圖28是表示實施例6的變形例3的存儲器陣列10構成的方框圖。
圖29是表示實施例6的變形例3的MTJ存儲單元連接狀態的電路圖。
圖30是表示實施例6的變形例3的MTJ存儲單元配置的結構圖。
圖31是表示實施例6的變形例4的存儲器陣列10構成的方框圖。
圖32是表示實施例6的變形例4的MTJ存儲單元連接狀態的電路圖。
圖33是表示實施例6的變形例4的MTJ存儲單元配置的結構圖。
圖34是表示實施例6的變形例5的存儲器陣列10構成的方框圖。
圖35是表示實施例6的變形例5的MTJ存儲單元連接狀態的電路圖。
圖36是表示實施例6的變形例5的MTJ存儲單元配置的結構圖。
圖37是表示實施例6的變形例6的存儲器陣列10構成的方框圖。
圖38是表示實施例6的變形例6的MTJ存儲單元連接狀態的電路圖。
圖39是表示實施例6的變形例6的MTJ存儲單元配置的結構圖。
圖40是表示實施例6的變形例6的MTJ存儲單元配置的另一例子的結構圖。
圖41是表示具有磁隧道結部的存儲單元構成的概略圖。
圖42是說明MTJ存儲單元的數據讀出工作的概念圖。
圖43是說明對於MTJ存儲單元的數據寫入工作的概念圖。
圖44是說明在數據寫入時數據寫入電流的方向和磁場方向的關係的概念圖。
圖45是表示矩陣狀集成配置的MTJ存儲單元的概念圖。
圖46是在半導體襯底上配置的MTJ存儲單元的結構圖。
以下參照附圖詳細說明本發明的實施例。
實施例1參照圖1，本發明實施例1的MRAM裝置1響應來自外部的控制信號CMD和地址信號ADD進行隨機存取，進行寫入數據DIN的輸入和讀出數據DOUT的輸出。
MRAM裝置1具有響應控制信號CMD，控制MRAM裝置1全部工作的控制電路5和具有按n行×m列矩陣狀配置的多個MTJ存儲單元的存儲器陣列10。存儲器陣列10的構成後面將詳細說明，配置了分別與MTJ存儲單元的行對應的多條寫入字線WWL和讀出字線RWL。並且，配置了分別與MTJ存儲單元的列對應地設置的摺疊型位線對。位線對由位線BL和/BL構成。下面將位線BL和/BL的組總稱為位線對BLP。
MRAM裝置1還具有根據由地址信號ADD表示的行地址RA進行存儲器陣列10的行選擇的行解碼器20；根據由地址信號ADD表示的列地址CA進行存儲器陣列10的列選擇的列解碼器25；根據行解碼器20的行選擇結果有選擇地激活讀出字線RWL和寫入字線WWL的字線驅動器30；在數據寫入時使數據寫入電流流過寫入字線WWL的字線電流控制電路40；以及在數據讀出和數據寫入時，使數據寫入電流±Iw和讀出電流Is通過的讀出/寫入控制電路50、60。
參照圖2，存儲器陣列10按n行×m列(n，m自然數)配置，具有圖41所示構成的MTJ存儲單元MC。與MTJ存儲單元的行(以下簡稱為存儲單元行)對應，分別設置讀出字線RWL1～RWLn和寫入字線WWL1～WWLn。
與MTJ存儲單元的列(以下簡稱為存儲單元列)對應，分別設置構成位線對的位線BL1，/BL1～BLm，/BLm。
以下，在總括地表示寫入字線、讀出字線、位線和位線對時，分別使用符號WWL、RWL、BL(/BL)和BLP表示，在表示特定的寫入字線、讀出字線、位線和位線對時，在其符號中附加下標，如表示為RWL1、WWL1。
寫入字線WWL1～WWLn通過字線電流控制電路40與接地電位Vss連接。這樣，通過字線驅動器30，數據寫入電流Ip流過激活為選擇狀態(高電位狀態電源電位Vcc)的寫入字線WWL。
列解碼器25根據列地址CA的解碼結果，使分別與存儲單元列對應地設置的列選擇線CSL1～CSLm的其中之一激活為選擇狀態(H電平)。
數據I/O線對DI/OP傳輸數據寫入時的數據寫入電流±Iw和數據讀出時的讀出電流Is。即，在數據讀出時和數據寫入時被共有。數據I/O線對DI/OP包含數據線IO和/IO。
下面對讀出/寫入控制電路50中包含的列選擇門電路CSG1～CSGm、數據寫入電流控制電路51以及數據讀出電路52的構成予以說明。
列選擇門電路CSG1～CSGm分別與存儲單元列對應地配置。列選擇門電路CSG1～CSGm中的某一個根據列解碼器25的列選擇結果成為導通狀態，將構成數據I/O線對DI/OP的數據線IO和/IO分別連接對應的位線BL和/BL。
例如，列選擇門電路CSG1具有連接在數據線IO和位線BL1之間的電晶體開關和在數據線/IO和位線/BL1之間進行電連接的電晶體開關。這些電晶體開關根據列選擇線CSL1的電位電平進行導通/關斷。即，當列選擇線CSL1激活為選擇狀態(H電平)時，列選擇門電路CSG1將數據線IO，/IO分別與位線BL1和BL1電連接。分別與其他存儲單元列對應地設置的列選擇門電路CSG2～CSGm也有同樣的構成。
數據寫入電流控制電路51響應數據寫入時激活的控制信號WE而工作。
數據寫入電流控制電路51包含將一定電流供給內部節點Nwo的P型MOS電晶體151；構成用於控制電晶體151的通過電流的電流鏡電路的P型MOS電晶體152和電流源153。
數據寫入電流控制電路51還具有接受從內部節點Nwo供給的工作電流而工作的倒相器154、155和156。倒相器154將寫入數據DIN的電位電平倒相併傳輸給內部節點Nw1。倒相器155將寫入數據DIN的電位電平倒相併傳輸給倒相器156的輸入節點。倒相器156將倒相器154的輸出倒相併傳輸給內部節點Nw2。從而，數據寫入電流控制電路51根據寫入數據DIN的電位電平，將數據線IO和/IO的電位電平設定在電源電位Vcc或接地電位Vss。
數據讀出電路52響應在數據讀出時激活的控制信號RE而工作，輸出讀出數據DOUT。
數據讀出電路52具有接受電源電位Vcc並將一定電流分別供給內部節點Ns1和Ns2的電流源161和162；在內部節點Ns1和內部節點Nr1之間進行電連接的N型MOS電晶體163；在內部節點Ns2和內部節點Nr2之間進行電連接的N型MOS電晶體164；以及對內部節點Ns1和Ns2之間的電位電平差進行放大並輸出讀出數據DOUT的放大器165。
對電晶體163和164的柵提供參照電位Vref。電流源161和162的供給電流量和參照電位Vref，按照讀出電流Is的電流量來設定。電阻166和167被設計成用於將內部節點Ns1和Ns2下拉到接地電位Vss。按照這種構成，數據讀出電路52在數據讀出時，將讀出電流Is供給各數據線IO和/IO。根據通過列選擇門電路和位線對連接的MTJ存儲單元的存儲數據電平，放大在數據線IO和/IO產生的電位差，輸出讀出數據DOUT。
讀出/寫入控制電路60夾住存儲器陣列10，配置在列選擇門電路CSG1～CSGm的相反一側。
讀出/寫入控制電路60具有根據位線均衡化信號BLEQ而導通/關斷的均衡化電晶體62-1～62-m。均衡化電晶體62-1～62-m分別與存儲單元列對應地設置。例如，均衡化電晶體62-1與第1存儲單元列對應地設置，響應位線均衡化信號BLEQ的激活(H電平)，將位線BL1和/BL1進行電連接。
分別與其他存儲單元列對應地設置的均衡化電晶體62-2～62-m也是一樣，響應位線均衡化信號BLEQ的激活，在對應的存儲單元列，將構成位線對的位線BL和/BL之間進行電連接。
位線均衡化信號BLEQ由控制電路5生成。位線均衡化信號BLEQ在MRAM裝置1的備用期間、MRAM裝置1的激活期間中，在存儲器陣列10是非選擇狀態時以及在激活期間內的數據寫入工作時，為了將構成按摺疊型設置的位線對的位線BL和/BL在各存儲單元列中短路，激活為H電平。
另一方面，在MRAM裝置的激活期間中的數據讀出工作時，位線均衡化信號BLEQ非激活為L電平。與此相呼應，在各存儲單元列中，構成位線對的位線BL和/BL之間被斷開。
首先，說明數據寫入時的工作。以下，作為一個實例，將選擇與列選擇線CSL2對應的第2存儲單元列的情況予以說明。
響應列選擇結果，列選擇線CSL2激活為選擇狀態(H電平)，列選擇門電路CSG2導通。這樣，數據線IO和/IO分別與構成位線對BLP2的位線BL2和/BL2電連接。在數據寫入時，均衡化電晶體62-2為導通狀態，將位線BL2和/BL2之間短路。
如已經說明的一樣，數據寫入電流控制電路51將數據線IO和/IO的電位電平設定在電源電位Vcc或接地電位Vss。例如，當寫入數據DIN的數據電平是L電平時，由於倒相器154和156的輸出分別設定在電源電位Vcc(高電位狀態)和接地電位Vss(低電位狀態)，則在數據線IO上流過用於寫入L電平數據的數據寫入電流-Iw。
數據寫入電流-Iw通過列選擇門電路CSG2供給位線BL2。傳輸給位線BL2的數據寫入電流-Iw被均衡化電晶體62-2而轉向，在另一條位線/BL2中作為反方向的數據寫入電流+Iw被傳輸。位線/BL2中流過的數據寫入電流+Iw通過列選擇門電路CSG2傳輸給數據線/IO。
寫入字線WWL1～WWLn中的某一條被激活為選擇狀態(H電平)，流過數據寫入電流Ip。從而，在列選擇線CSL2對應的存儲單元列中，對於在對應的寫入數據線WWL中流過數據寫入電流的MTJ存儲單元進行數據寫入。這時，對與位線BL2連接的MTJ存儲單元MC，寫入L電平數據，對與位線/BL2連接的MTJ存儲單元MC，寫入H電平數據。
另一方面，當寫入數據DIN的數據電平是H電平時，內部節點Nw1和Nw2的電位電平的設定與上述情況相反，在位線BL2和/BL2中流過與上述方向相反的數據寫入電流，寫入與上述相反的數據電平。這樣，具有按照寫入數據DIN的數據電平的方向的數據寫入電流±Iw被供給位線BL和/BL。
下面對數據讀出予以說明。
MTJ存儲單元MC在每1行中與位線BL和/BL的其中之一連接。例如，對屬於第1存儲單元列的MTJ存儲單元予以說明，第1行的MTJ存儲單元與位線BL1連接，第2行的MTJ存儲單元與位線/BL1連接。以下同樣，各MTJ存儲單元，在奇數行與位線對的BL1～BLm連接，在偶數行與位線對的/BL1～/BLm連接。
其結果，當讀出字線RWL根據行選擇結果有選擇地激活時，位線對的BL1～BLm和位線對的/BL1～/BLm的其中之一與MTJ存儲單元MC連接。
存儲器陣列10還有分別與位線BL1、/BL1～BLm、/BLm連接的多個虛設存儲單元DMC。虛設存儲單元與虛設讀出字線DRWL1和DRWL2的其中之一連接，按2行×m列配置。與虛設讀出字線DRWL1連接的虛設存儲單元，分別與位線BL1、BL2～BLm連接。另外，與虛設讀出字線DRWL2連接的剩餘的虛設存儲單元分別與位線/BL1、/BL2～/BLm連接。
虛設讀出字線DRWL1和DRWL2有選擇地激活，以便將在位線對的BL1～BLm和位線對的/BL1～BLm中的與屬於被選擇的存儲單元行的MTJ存儲單元MC非連接的一方，分別與虛設存儲單元DMC連接。
其結果，位線對的BL1～BLm和位線對的/BL1～/BLm分別與被選擇的存儲單元行對應的m個MTJ存儲單元和m個虛設存儲單元連接。
如已經說明的一樣，數據讀出電路52對數據線IO和/IO供給同一方向的讀出電流Is。
對在數據讀出時選擇了與列選擇線CSL2對應的第2存儲單元列的情況予以說明。
列選擇線CSL2被激活為選擇狀態(H電平)，列選擇門電路CSG2導通。據此，構成數據I/O線對DI/OP的數據線IO和/IO與數據寫入時同樣，分別與位線BL2和/BL2連接。
然而，在數據讀出時，由於均衡化電晶體62-2關斷，故從數據讀出電路52供給的讀出電流Is按同一方向流過位線BL2和/BL2。
讀出字線RWL1～RWLn的其中之一被激活為選擇狀態(H電平)，對應的MTJ存儲單元與位線BL2和/BL2其中一個連接。並且，虛設讀出字線DRWL1和DRWL2中的某一個被激活，與MTJ存儲單元非連接的位線BL2和/BL2的其中另一個與虛設存儲單元DMC連接。
在根據行選擇結果，選擇奇數行，位線BL2與MTJ存儲單元MC連接時，虛設讀出字線DRWL2被激活，位線/BL2與虛設存儲單元DMC連接。反之，在根據行選擇結果選擇偶數行，位線/BL2與MTJ存儲單元MC連接時，虛設讀出字線DRWL1被激活，位線BL2與虛設存儲單元DMC連接。
如已經說明的一樣，MTJ存儲單元MC的電阻值隨存儲數據電平而變化。這裡，在存儲H電平數據時的MTJ存儲單元MC的電阻值為Rh，在存儲L電平數據時的MTJ存儲單元MC的電阻值為RI，則將虛設存儲單元DMC的電阻值Rd設定在RI和Rh的中間值。這樣，通過將在和虛設存儲單元連接的位線上產生的電位變化與在和MTJ存儲單元MC連接的位線上產生的電位變化進行比較，即可檢測作為數據讀出對象的存儲數據的電平。
在位線BL2和/BL2之間產生的電位差通過數據I/O線對DI/OP傳輸給數據讀出電路52中的內部節點Ns1和Ns2。通過放大器165，內部節點Ns1和Ns2的電位電平差被放大，並作為讀出數據DOUT輸出。
因而，在與位線BL連接的MTJ存儲單元中存儲L電平數據時，以及在與位線/BL連接的MTJ存儲單元MC中存儲H電平數據時，在讀出數據DOUT中都輸出L電平。反之，在與位線BL連接的MTJ存儲單元中存儲H電平數據時，以及在與位線/BL連接的MTJ存儲單元MC中存儲L電平數據時，在讀出數據DOUT中都輸出H電平。
這樣，與各存儲單元列對應地配置摺疊型位線對BLP，通過用均衡化電晶體使數據寫入電流轉向，只通過將各位線BL和/BL一端的電位電平控制在電源電位Vcc或接地電位Vss，即可供給不同方向的數據寫入電流。因此，不必形成極性不同的電位(負電位)，僅通過將數據線IO和/IO的電位設定在電源電位或接地電位，電流的方向即被轉換，故可使數據寫入電流控制電路51的電路構成簡化。讀出/寫入控制電路60也可以僅用均衡化電晶體62-1～62-m簡單地形成。
同時，由於用虛設存儲單元進行數據讀出，則在設置摺疊型位線對BLP的構成中，可高效率地配置MTJ存儲單元。
實施例2
參照圖3，在實施例2的存儲器陣列10中，與實施例1同樣，在各存儲單元列，設置摺疊型位線對，在讀出/寫入控制電路60中，設置均衡化電晶體62-1～62-m。
在實施例2中，在數據寫入時供給數據寫入電流，對於激活數據寫入電流控制電路51和字線WWL的字線驅動器30，對MRAM裝置1直接供給從外部供給的外部電源電位Ext.Vcc。
MRAM裝置1還具有使外部電源電位Ext.Vcc降壓並生成內部電源電位Int.Vcc的電壓降低電路(VDCVoltage Down Converter)55。
電壓降低電路55生成的內部電源電位Int.Vcc供給進行數據讀出電路52、列解碼器25、控制電路5、行解碼器20等的數據讀出和地址處理的內部電路。在數據讀出時和數據寫入時的各部分工作與實施例1同樣，不再重複詳細說明。
採用這種構成，在數據寫入時，通過利用從外部施加的外部電源電壓Ext.Vcc來驅動供給比較大的數據寫入電流±Iw的數據寫入電流控制電路51和將數據寫入電流Ip供給寫入字線WWL的字線驅動器30，可迅速供給這些數據寫入電流。
另外，通過由已被降壓的內部電源電位Int.Vcc來驅動供給數據寫入電流的電路以外的內部電路，可以減少這些內部電路的功耗，並可確保與高集成化的裝置的微細化對應的可靠性。
實施例3在實施例1中，示出了在沿行方向配置的數據I/O線對DI/OP的一端分別連接數據寫入電流控制電路51的輸出節點Nw1及Nw2與數據線IO及/IO的構成。然而，在這種構成中，與選擇的存儲單元列對應，數據寫入電流±Iw的路徑長度變化了。
例如，在圖2所示的構成中，在列選擇線CSL1一側，由於數據寫入電流控制電路51的輸出節點Nw1及Nw2和數據線IO及/IO分別連接，故在選擇列選擇線CSL1時的數據寫入電流的路徑長度變短了，而相反側的列選擇線CSLm在選擇狀態被激活時的數據寫入電流的路徑長度變長了。這樣，由於根據被選擇的存儲單元列，傳輸數據寫入電流的布線長度變化，故數據寫入電流的路徑電阻值變化，數據寫入電流的電流量也變化了。其結果，根據存儲單元列，在寫入工作的容限方面產生了差別。
因而，在選擇時數據寫入電流的路徑長度變長的存儲單元列中，具有寫入容限不足產生的可能性。然而，若與最擔心寫入容限不足的存儲單元列(例如，在圖2中包含的位於存儲器陣列一端的第1列和第m列，或者包含由於存儲單元的特性離散而形成容限不足的存儲單元的存儲單元列)相一致地設定數據寫入電流，則在其他存儲單元列的數據寫入時，將所設定的數據寫入電流大於必須的數據寫入電流，浪費了功耗。
參照圖4，在實施例3的構成中，數據寫入電流控制電路51分別在最前面的存儲單元列(第1列)一側和最後面的存儲單元列(第m列)一側，分別與構成數據I/O線對DI/OP的數據IO和/IO連接。
採用這種構成，可與作為列選擇對象的存儲單元列的位置無關，使由節點Nw1(數據寫入電流控制電路51)～數據線IO～位線BL～均衡化電晶體～位線/BL～數據線/IO～節點Nw2形成的數據寫入電流±Iw的路徑長度一定，防止電阻值變動，可將數據寫入電流±Iw的電流值維持在一定電平。
這樣，除了實施例1已說明的效果外，即使對於某個存儲單元列抑制了無用的功耗，也可恰當地設定寫入工作容限。
實施例3的變形例1參照圖5，在實施例3的變形例1中，在整個存儲器陣列10中，設置多個數據I/O線對DI/OP。各數據I/O線對DI/OP被配置在每M個(M自然數)存儲單元列中。圖5中，表示M＝2時、即每2個存儲單元列配置1對數據I/O線對DI/OP的構成。
圖5中，代表性表示在這些數據I/O線對DI/OP中的對於第1列和第2列設置的數據I/O線對DI/OPa和對於第3列和第4列設置的數據I/O線對DI/OPb。
數據寫入電流控制電路51和數據讀出電路52與各數據I/O線對對應地設置。例如，與數據I/O線對DI/OPa對應，配置數據寫入電流控制電路51a和數據讀出電路52a。即，數據寫入電流控制電路51和數據讀出電路52，在全部存儲器陣列10中各設置(m/M)個。
從這些數據寫入電流控制電路51和數據讀出電路52中，各激活與選擇的存儲單元列對應的1個，進行數據寫入電流±Iw和讀出電流Is的供給。其他部分的構成和工作與實施例1同樣，不再重複詳細說明。
這樣，通過在每M個存儲單元列中分段配置數據I/O線對DI/OP，可以有效防止通過數據寫入電流的布線長度變化隨作為列選擇對象的存儲單元列的位置而引起的電流電平變化，可以享受到與實施例3同樣的效果。
實施例3的變形例2參照圖6，實施例3的變形例2與圖4所示實施例3的構成相比較，其差別是數據寫入電流控制電路51的輸出節點Nw1和Nw2在數據I/O線對DI/O的中央部分別與數據線IO和/IO電連接。
採用這種構成，可以防止因作為列選擇對象的存儲單元列的位置而引起的數據寫入電流路徑的電阻值變化，能夠享受到與實施例3同樣的效果。
實施例3的變形例3參照圖7，實施例3的變形例3與圖5說明的實施例3的變形例1的情況同樣，在每M個存儲單元列中配置獨立的數據輸入輸出線DI/OP。數據I/O線對DI/OP的配置數目和與其對應的數據寫入電流控制電路51及數據讀出電路52的配置和選擇，已在圖5中說明了，不再重複說明。
在實施例3的變形例3中，各數據I/O線對DI/OP被配置在對應的M個存儲單元列的中央部。圖7中，作為一個例子說明了M＝2的情況，與第1列和第2列對應地設置的數據I/O線對DI/OPa被配置在存儲單元列的第1列和第2列之間。
採用這種構成，與實施例3的變形例1的構成進行比較，進一步控制了依存於作為列選擇對象的存儲單元列的位置的數據寫入電流的變動，對於任何存儲單元列都可以進一步恰當地設定寫入工作容限。
實施例4在實施例1到3中，對於MTJ存儲單元MC，已經說明了由共同的位線BL供給數據寫入電流±Iw和讀出電流Is的構成。
然而，由於數據寫入電流±Iw和讀出電流Is的電流量大不相同，故將位線BL分開地配置在數據讀出時用於流過讀出電流的讀出位線RBL和在數據寫入時用於流過數據寫入電流±Iw的寫入位線WBL中也是有效的。
關於MTJ存儲單元構成的變化將在後面詳細說明，在實施例4中說明當獨立的配置流過數據寫入電流±Iw的寫入位線WBL時，與作為列選擇對象的存儲單元列的位置無關地用於抑制數據寫入電流變動的構成。
參照圖8，在實施例4的存儲器陣列10中，與各存儲單元列對應，設置形成用於流過數據寫入電流±Iw的互補的寫入位線對的WBL，/WBL。對於寫入位線WBL，當總括表示時，用符號WBL表示，當表示特定的寫入位線時，則在符號WBL中附加符號，表示為WBL1，/WBL1。
具有讀出/寫入控制電路60的均衡化電晶體62-1～62-m，在各存儲單元列，電連接寫入位線WBL和/WBL。均衡化電晶體62-1～62-m，與列選擇門電路CSG1～CSGm同樣，根據列選擇線CSL1～CSLm的電位電平導通/關斷。
採用這種構成，根據列選擇結果，例如當列選擇線CSL2被激活為選擇狀態(H電平)時，列選擇門電路CSG2和均衡化電晶體62-2導通，形成節點Nw1(數據寫入電流控制電路51)～數據線IO～寫入位線WBL～均衡化電晶體62-2～寫入位線/WBL2～數據線/IO～節點Nw2(數據寫入電流控制電路51)的電流路徑。
這樣，對於形成寫入位線對的互補的寫入位線WBL和/WBL，由於流過由均衡化電晶體轉向的反方向的數據寫入電流，則可進行與實施例1同樣的數據寫入。
與圖4所示的構成同樣，數據寫入電流控制電路51的內部節點Nw1和Nw2以及構成數據I/O線對DI/OP的數據線IO和/IO，分別連接在最前面的存儲單元列(第1列)和最後面的存儲單元列(第m列)。
因此，與作為列選擇對象的存儲單元列的位置無關的數據寫入電流路徑的布線長度即電阻值為一定值，可防止數據寫入電流的變動。這樣，與實施例3同樣，對於各存儲單元列，不會產生無用的功耗，可確保恰當的寫入容限。
實施例4的變形例1參照圖9，實施例4的變形例1與圖5的情況同樣，數據I/O線對DI/OP按每M個存儲單元列配置。數據寫入電流控制電路51也在整個存儲器陣列10中分別與(m/M)組配置的數據I/O線對DI/OP對應地配置。均衡化電晶體62-1～62-m與圖8的情況同樣，根據列選擇線CSL1～CSLm的電位電平導通/關斷，進行與實施例1同樣的數據寫入。
採用這樣的構成，在將位線BL分開配置為讀出位線RBL和寫入位線WBL時，也可以享受到與實施例3的變形例1同樣的效果。
實施例4的變形例2參照圖10，實施例4的變形例2與圖6所示的構成同樣，在各存儲單元列中共同設置的數據I/O線對DI/OP的中央部，將數據線IO和/IO分別與數據寫入電流控制電路51的輸出節點Nw1和Nw2連接。均衡化電晶體62-1～62-m與圖8的情況同樣，根據列選擇線CSL1～CSLm的電位電平導通/關斷，進行與實施例1同樣的數據寫入。
採用這種構成，在將位線BL分開配置為讀出位線RBL和寫入位線WBL時，也可以得到與實施例3的變形例2同樣的效果。
實施例4的變形例3參照圖11，實施例4的變形例3與圖7的情況同樣，數據I/O線對DI/OP按每M個存儲單元列配置，各數據I/O線對DI/OP部配置在對應的M個存儲單元列的中央部。均衡化電晶體62-1～62-m與圖8的情況同樣，根據列選擇線CSL1～CSLm的電位電平導通/關斷，進行與實施例1同樣的數據寫入。
採用這種構成，在將位線BL分開配置為讀出位線RBL和寫入位線WBL時，也可以得到與實施例3的變形例2同樣的效果。
在實施例4和其變形例1到3中，省略了有關數據讀出的構成的說明，與實施例1到3同樣，可以根據在讀出字線RBL產生的電位變化，進行使用了虛設存儲單元DMC的數據讀出。
在實施例1到4中，示出了使用虛設存儲單元DMC進行數據讀出、MTJ存儲單元MC在各位線BL和/BL按每1行配置的構成，但也可在位線BL和/BL與字線的各交點處配置MTJ存儲單元MC。這時，不設置虛設存儲單元DMC也可以進行數據讀出。
這樣，由於在各存儲單元行與位線BL、/BL的各交點處配置MTJ存儲單元，故對於1位的存儲數據配置2個MTJ存儲單元。採用這種構成，響應讀出字線RWL的激活，對於位線BL和/BL，分別連接存儲互補的數據電平的2個MTJ存儲單元。因此，由於通過比較由存儲這些互補數據的MTJ存儲單元產生的電位變化的差別設定讀出數據的數據電平，故與使用虛設存儲單元DMC檢測讀出數據DOUT的數據電平的情況進行比較，可充分地確保讀出容限。
實施例5參照圖12，在實施例5中，與各存儲單元列對應，配置非摺疊型的開放型位線。即，與m個存儲單元列對應，分別設置位線BL1～BLm。
MTJ存儲單元MC在各存儲單元行中被配置在每個與位線BL的交點。形成數據I/O線對DI/OP的數據線IO和/IO，與存儲器陣列10在列方向鄰接，被配置成分別夾住存儲器陣列10地而對置。
列選擇門電路CSG1～CSGm由列選擇線CSL1～CSLm控制導通/關斷，與數據I/O線對DI/OP之一的數據線IO對應的位線BL連接。
讀出/寫入控制電路60具有在位線BL1～BLm與數據I/O線對DI/OP之另一個的數據線/IO之間分別連接的電流控制電晶體64-1～64-m。電流控制電晶體64-1～64-m也與列選擇門電路CSG1～CSGm同樣，分別根據列選擇線CSL1～CSLm導通/關斷。
在數據寫入電流控制電路51和數據讀出電路52與數據I/O線對DI/OP之間，設置電流轉換電路56。電流轉換電路56有選擇地將來自數據寫入電流控制電路51的數據寫入電流±Iw和來自數據讀出電路52的讀出電流Is供給數據I/O線對DI/OP。
參照圖13，電流轉換電路56具有用於有選擇地連接數據寫入電流控制電路51的輸出節點Nw1和數據讀出電路52的輸出節點Nr1的其中之一與數據線IO的開關SW1a和有選擇地將數據寫入電流控制電路51的輸出節點Nw2和電源電位Vcc的其中之一與數據線/IO連接的開關SW1b。
開關SW1a和SW1b根據共同的控制信號RWS工作。即，在數據讀出時，根據控制信號RWS，開關SW1a和SW1b分別將數據讀出電路52的輸出節點Nr1和電源電位Vcc與數據線IO和/IO連接。
在實施例5中，數據讀出電路52在將數據線/IO上拉到電源電位Vcc的狀態下使讀出電流Is流過數據線IO，將在數據線IO產生的電壓降與作為基準的電壓降低量ΔVr進行比較，檢測讀出數據DOUT的數據電平。ΔVr設定為ΔVh和ΔV1的中間值，其中ΔVh為讀出H電平數據時的數據線IO的電壓降，ΔV1為讀出L電平數據時的數據線IO的電壓降。
數據讀出控制電路的構成是在圖2所示的數據讀出電路52的構成中省略電晶體164和將節點Nr2與電源電位Vcc連接並設定電阻167的電阻值以使內部節點Ns2的電位電平為(Vcc-ΔVr)而實現的。
另外，在數據寫入時，根據控制信號RWS，開關SW1a和SW1b將數據寫入電流控制電路51的輸出節點Nw1和Nw2分別與數據線IO和/IO連接。
再參照圖12，在數據寫入時，在節點Nw1(數據寫入電流控制電路51)～數據線IO～位線BL～數據線/IO～節點Nw2(數據寫入電流控制電路51)的路徑上可以流過數據寫入電流。在配置開放型位線的構成中，與實施例1同樣，僅將數據寫入電流控制電路51的輸出節點Nw1和Nw2的電位電平控制在電源電位Vcc和接地電位Vss的其中之一，即可供給不同方向的數據寫入電流。這樣，不必產生極性不同的電位(負電位)即可簡化數據寫入電流控制電路51的電路構成。讀出/寫入控制電路60同樣可以僅由電流控制電晶體64-1～64-m簡單地形成。
數據寫入電流控制電路51和形成數據I/O線對DI/OP的數據線IO及/IO，分別連接在最前面的存儲單元列(第1列)一側和最後面的存儲單元列(第m列)一側。因而，與實施例3和4同樣，可與作為列選擇對象的存儲單元列的位置無關地將數據寫入電流路徑的布線長度即電阻值維持在一定值。可其結果，防止數據寫入電流的變動，不導致無用功耗而確保對各存儲單元的適當的寫入容限。
實施例5的變形例圖14是表示存儲器陣列10及其周邊的實施例5的變形例構成的方框圖。
參照圖14，實施例5的變形例與圖12的構成相比較，其不同是讀出/寫入控制電路60包含的電流控制電晶體64-1～64-m根據位線預充電信號BLPR而導通/關斷。位線預充電信號BLPR的信號電平被設定為與已說明的位線均衡化信號BLEQ一樣。
代替電流轉換電路56的電流轉換電路58連接在數據寫入電流控制電路51和數據I/O線對DI/OP之間。數據讀出電路52響應控制信號RE而工作，並將讀出電流Is供給數據I/O線對之一的數據線IO。
圖15是表示電流轉換電路58構成的方框圖。
參照圖15，電流轉換電路58具有在數據寫入電流控制電路51的輸出節點Nw1和供給電源電位Vcc的預充電節點Np1與數據線IO之間配置的開關SW2a和在數據寫入電流控制電路51的輸出節點Nw2和供給電源電位Vcc的預充電節點Np2與數據線/IO之間配置的開關SW2b。
開關SW2a和SW2b在數據寫入時分別將數據線IO和/IO與數據寫入電流控制電路51的輸出節點Nw1和Nw2電連接。並且，開關SW1b和SW2b在數據讀出之前進行的預充電工作時，將數據線IO和/IO與預充電節點Np1和Np2分別進行電連接。
然而，在數據讀出時，預充電的數據線IO和/IO通過開關SW1b和SW2b使數據寫入電流控制電路51的輸出節點Nw1，Nw2與預充電節點Np1，Np2都斷開。
開關控制電路59根據已經說明的控制信號WE和位線預充電信號BLPR的信號電平判斷是數據寫入時、數據讀出時和預充電工作時哪種情況，控制開關SW2a和SW2b的連接。
採用這種構成，在數據讀出時，使位線預充電信號BLPR非激活為L電平，關斷電流控制電晶體64-1～64-m，並使數據線IO和/IO與數據寫入電流控制電路51和預充電節點Np1、Np2都斷開。
利用具有與實施例5同樣構成的數據讀出電路52，通過與數據線IO和選擇的存儲單元列對應的列選擇門電路，對位線BL供給讀出電流Is。根據寫入字線RWL的激活，利用與位線連接的MTJ存儲單元MC，將在位線BL產生的電壓降與基準電壓降ΔVr進行比較，數據讀出電路52即可檢測讀出數據DOUT的數據電平。
另外，在數據寫入時，位線預充電信號BLPR被激活為H電平，電流控制電晶體64-1～64-m導通。因而，在選擇的存儲單元列中，形成節點Nw1(數據寫入電流控制電路51)～數據線IO～位線BL～電流控制電晶體～數據線/IO～節點Nw2(數據寫入電流控制電路51)的電流路徑，可以使按照寫入數據DIN的數據電平的數據寫入電流±Iw流過位線BL。這樣，即可進行與實施例5同樣的數據寫入工作。
實施例6在實施例6中，將說明對於MTJ存儲單元MC設置的布線的配置的變型。
參照圖16，本發明實施例6的MRAM裝置2與MRAM裝置1同樣，響應來自外部的控制信號CMD和地址信號ADD進行隨機存取，進行寫入數據DIN的輸入和讀出數據DOUT的輸出。存儲器陣列10具有n行×m列矩陣狀配置的多個MTJ存儲單元。存儲器陣列10的構成後面將詳細說明，分別與存儲單元行對應地配置多條讀出字線RWL和寫入位線WBL，分別與存儲單元列對應地配置多條寫入字線WWL和讀出位線RBL。
這樣，在實施例6中，將流過數據寫入電流±Iw和讀出電流Is的位線BL分開為在數據讀出時流過讀出電流Is的讀出位線RBL和在數據寫入時流過數據寫入電流±Iw的寫入位線WBL。並且，讀出字線RWL和寫入字線WWL按相互不同的方向配置。
MRAM裝置2具有根據由地址信號ADD表示的行地址RA，進行存儲器陣列10的行選擇的行解碼器20；根據由地址信號ADD表示的列地址CA，進行存儲器陣列10的列選擇的列解碼器25；根據行解碼器20的行選擇結果，在數據讀出時有選擇地激活讀出字線RWL的讀出字線驅動器30r；根據行解碼器20的行選擇結果，在數據寫入時，使數據寫入電流流過寫入位線WBL的寫入控制電路50w和60w；根據列解碼器25的列選擇結果，在數據寫入時有選擇地激活寫入字線WWL的寫入字線驅動器30w；使數據寫入電流流過被激活的寫入字線WWL的字線電流控制電路40；以及在數據讀出時將讀出電流Is供給讀出位線RBL的讀出控制電路50r。
寫入控制電路50w同時具有已在實施例1說明的數據寫入電流控制電路51的功能和進行行選擇的選擇門電路的功能。寫入控制電路60w與寫入控制電路50w協調地工作，根據寫入數據DIN的數據電平，通過控制存儲器陣列10兩端部的寫入位線WBL的兩端的電位來控制數據寫入電流±Iw的方向。
讀出控制電路50r同時具有圖2已說明的數據讀出電路52的功能和進行列選擇的列選擇門電路CSG1～CSGm的功能。
字線電流控制電路40，為了使數據寫入電流流過激活為選擇狀態(高電位狀態H電平)的寫入字線WWL，將各寫入字線WWL與接地電位Vss連接。
參照圖17，實施例6的存儲器陣列10具有n行×m列配置的多個MTJ存儲單元MC。在實施例6的構成中，對於各MTJ存儲單元MC配置讀出字線RWL、寫入字線WWL、讀出位線RBL和寫入位線WBL。讀出字線RWL和寫入位線WBL分別與存儲單元行對應並按照行方向配置。寫入字線WWL和讀出位線RBL分別與存儲單元列對應並按照列方向配置。
其結果，在整個存儲器陣列10中，設置了讀出字線RWL1～RWLn、寫入字線WWL1～WWLm、讀出位線RBL1～RBLm以及寫入位線WBL1～WBLn。
以下，當總括地表示讀出位線時，用RBL作為表示符號，當表示特定的讀出位線時，在這些符號上附加下標，表示為RBL1，RBLm。
字線電流控制電路40將寫入字線WWL1～WWLm與接地電位Vss連接。這樣，當通過寫入字線驅動器30w使寫入字線WWL激活為選擇狀態(H電平電源電位Vcc)時，可使數據寫入電流Ip流過已激活的寫入字線WWL。
參照圖18，在實施例6的MTJ存儲單元中，對於由磁隧道結部MTJ和存取電晶體ATR組成的MTJ存儲單元，設置讀出字線RWL、寫入字線WWL、寫入位線WBL和讀出位線RBL。如已經說明的一樣，代表性應用在半導體襯底上形成的場效應電晶體的MOS電晶體作為存取電晶體ATR。
存取電晶體ATR的柵與讀出字線RWL連接。存取電晶體ATR在讀出字線RWL激活為選擇狀態(H電平電源電位Vcc)時導通，形成包含磁隧道結部MTJ的電流路徑。另外，當讀出字線RWL非激活為非選擇狀態(L電平接地電位Vss)時，由於存取電晶體ATR關斷，故不形成包含磁隧道結部MTJ的電流路徑。
寫入字線WWL和寫入位線WBL以與磁隧道結部MTJ鄰近的方式在相互正交方向上配置。這樣，由於在相互正交方向上配置讀出字線RWL和寫入字線WWL，故可以分開配置讀出字線驅動器30r和寫入字線驅動器30w。由於讀出字線RWL和寫入字線WWL在數據讀出時和數據寫入時分別獨立地激活，故這些驅動器可以作為本來獨立的裝置來設計。因而，將寫入字線驅動器30w和讀出字線驅動器30r分開並小型化，由於可把每個驅動器配置在與存儲器陣列10鄰接的不同區中，故可提高布局的自由度，減少布局面積即MRAM裝置的晶片面積。
磁隧道結部MTJ在讀出位線RBL和存取電晶體ATR之間電連接。因而，在數據讀出時，通過將不必流過電流的寫入位線WBL的電位電平設定在接地電位Vss，響應存取電晶體ATR的導通，故形成讀出位線RBL～磁隧道結部MTJ～存取電晶體ATR～寫入位線WBL(接地電位Vss)的電流路徑。通過在該電流路徑中流過讀出電流Is，在讀出位線RBL中產生與磁隧道結部MTJ的存儲數據電平對應的電位變化，可以讀出存儲數據。
在數據寫入時，寫入字線WWL和寫入位線WBL中分別流過數據寫入電流，在由這些數據寫入電流分別產生的磁場的和達到超過一定磁場即圖44所示的星狀特性線的區時，在磁隧道結部MTJ中寫入存儲數據。
下面用圖19說明對於實施例6的MTJ存儲單元的數據寫入和數據讀出。
首先，說明數據寫入時的工作。
寫入字線驅動器30w根據列解碼器25的列選擇結果，將與選擇列對應的寫入字線WWL的電位驅動為選擇狀態(H電平)。在非選擇列中，寫入字線WWL的電位電平維持在非選擇狀態(L電平)。通過字線電流控制電路40，各寫入字線WWL與接地電位Vss連接，故在選擇列中，數據寫入電流Ip流過寫入字線WWL。
讀出字線RWL在數據寫入時維持在非選擇狀態(L電平)。在數據寫入時，讀出控制電路50r不供給讀出電流Is，將讀出位線RBL預充電到高電位狀態(Vcc)。並且，由於存取電晶體ATR維持關斷狀態，故在數據寫入時，在讀出位線RBL上不流過電流。
寫入控制電路50w和60w通過控制在存儲器陣列10兩端的寫入位線WBL的電位，產生按照寫入數據DIN的數據電平方向的數據寫入電流。例如，當寫入「1」的存儲數據時，將寫入控制電路60w側的位線電位設定在高電位狀態(電源電位Vcc)，將相反側的寫入控制電路50w側的位線電位設定在低電位狀態(接地電位Vss)。這樣，在從寫入控制電路60w朝向50w的方向上，數據寫入電流+Iw流過寫入位線WBL。另外，當寫入「0」的存儲數據時，將寫入控制電路50w側和60w側的位線電位分別設定在高電位狀態和低電位狀態，在從寫入控制電路50w朝向60w的方向上，數據寫入電流-Iw流過寫入位線WBL。這時，數據寫入電流±Iw根據行解碼器20的行選擇結果，有選擇地流過與選擇行對應的寫入位線WBL。
這樣，通過設定數據寫入電流Ip和±Iw的方向，在數據寫入時，根據寫入的存儲數據的電平「1」、「0」，選擇方向相反的數據寫入電流+Iw和-Iw的其中之一，即可與數據電平無關地將寫入字線WWL的數據寫入電流Ip固定在一定方向。這樣，由於可常時地使流過寫入字線WWL的數據寫入電流Ip的方向一定，故如已經說明的一樣，可以簡化字線電流控制電路40的構成。
下面說明數據讀出時的工作。
在數據讀出時，寫入字線WWL維持在非選擇狀態(L電平)，其電位電平由字線電流控制電路40固定在接地電位Vss。在數據讀出時，寫入控制電路50w和60w停止使寫入位線WBL設定在接地電位Vss的數據寫入電流的供給。
另外，讀出字線驅動器30r根據行解碼器20的行選擇結果，將與選擇行對應的讀出字線RWL驅動在選擇狀態(H電平)。在非選擇行中，讀出字線RWL的電位電平維持在非選擇狀態(L電平)。讀出控制電路50r在數據讀出時，將進行數據讀出的一定量的讀出電流Is供給選擇列的讀出位線RBL。由於讀出位線RBL在數據讀出前預充電為高電於預充電位狀態(Vcc)，故通過響應讀出字線RWL激活的存取電晶體ATR的導通，在MTJ存儲單元內形成讀出電流Is的電流路徑，在讀出位線RBL中產生根據存儲數據的電位變化(降低)。
在圖19中，在作為一例的存儲的數據電平是「1」的情況下，當固定磁性層FL和自由磁性層VL的磁場方向同一時，在存儲數據是「1」時讀出位線RBL的電位變化ΔV1較小，在存儲數據是「0」時讀出位線RBL的電位變化ΔV2大於ΔV1。通過檢測這些電位降低ΔV1和ΔV2的差，即可讀出MTJ存儲單元的存儲數據。
並且，在讀出位線RBL中，由於使具有數據讀出的預充電電壓和數據寫入時的設定電壓與同一電源電壓Vcc一致，故可使數據讀出開始時的預充電工作的效率高，從而達到數據讀出工作的高速化。
參照圖20，實施例6的MTJ存儲單元中，存取電晶體ATR在半導體主襯底SUB上的P型區PAR形成。寫入位線WBL在第1金屬布線層M1形成，與存取電晶體ATR的源/漏區之一110電連接。另一源/漏區120，經由在第1金屬布線層M1上設置的金屬布線、阻擋層金屬140以及在接觸孔形成的金屬膜150，與磁隧道結部MTJ電連接。
讀出位線RBL設置在第2金屬布線層M2中，以便與磁隧道結部MTJ電連接。寫入字線WWL配置在第3金屬布線層M3中。寫入字線WWL，由於可不與MTJ存儲單元的其他部位連接而獨立配置，故將其自由配置，以能提高與磁隧道結部MTJ之間的磁耦合。
採用這種構成，對於MTJ存儲單元，在相互正交方向上配置讀出字線RWL和寫入字線WWL，故可獨立配置分別與讀出字線RWL和寫入字線WWL對應的讀出字線驅動器30r和寫入字線驅動器30w，提高布局的自由度。並且，可防止數據讀出時的字線驅動電流過大，防止產生不需要的磁噪聲。
實施例6的變形例1參照圖21，存儲器陣列10具有n行×m列配置的MTJ存儲單元MC。分別與存儲單元行對應地配置讀出字線RWL和入位線WBL，分別與存儲單元列對應地配置共同布線CML。共同布線CML是共有讀出位線RBL和寫入字線WWL的功能的布線。因此，在整個存儲器陣列10中，配置了讀出字線RWL1～RWLn、寫入位線WBL1～WBLn以及共同布線CML1～CMLm。
字線電流控制電路40具有在共同布線CML1～CMLm和接地電位Vss之間分別連接的電流控制電晶體41-1～41-m。各個電流控制電晶體41-1～41-m，在數據寫入時，為了使共同布線CML作為寫入字線WWL工作，把各個共同布線CML1～CMLm與接地電位Vss連接。在數據寫入時以外，電流控制電晶體41-1～41-m關斷，共同布線CML與接地電位Vss斷開。
這樣，在實施例6的變形例1中，由於設置了電流控制電晶體41-1～41-m，故在數據讀出時可將共同布線CML作為讀出位線RBL使用，在數據寫入時作為寫入字線WWL使用。由於共同布線CML共有讀出位線RBL和寫入字線WWL的功能，故可削減布線數。
參照圖22，存取電晶體ATR被電連接在磁隧道結部MTJ和寫入位線WBL之間。磁隧道結部MTJ被連接在存取電晶體ATR和共同布線CML之間。存取電晶體ATR的柵與讀出字線RWL連接。在圖2的構成中，讀出字線RWL和寫入字線WWL在相互正交方向上配置。
用圖23，對實施例6的變形例1的MTJ存儲單元的數據寫入和數據讀出予以說明。
參照圖23，在數據寫入時，在寫入位線WBL中流過數據寫入電流±Iw。並且，通過電流控制電晶體41-1～41-m的導通，根據列選擇結果，在與選擇列對應的共同布線CML中流過數據寫入電流Ip。這樣，數據寫入時的共同布線CML的電位和電流可與圖19所示的寫入字線WWL同樣設定。因此，即可將按照寫入數據DIN的數據電平的磁場寫入磁隧道結部MTJ。如圖19所示，讀出位線RBL在數據寫入時因無特別必要，可將兩者合併在共同布線CML中。
在數據寫入時以外，電流控制電晶體41-1～41-m關斷。在數據讀出前，共同布線CML預充電為接地電位Vss。
在數據讀出時，將寫入位線WBL的電位電平設定在接地電位電平Vss，通過激活為選擇狀態(H電平)讀出字線RWL，存取電晶體ATR導通，故可在共同布線CML～磁隧道結部MTJ～存取電晶體ATR～寫入位線WBL的路徑上流過讀出電流Is。
當讀出電流Is的電流路徑在MTJ存儲單元內形成時，存儲數據的電位變化(上升)在共同布線CML中產生。
圖23中，作為一例在被存儲的數據電平是「1」的情況下，當固定磁性層FL和自由磁性層VL的磁場方向同一時，存儲數據是「1」時共同布線CML的電位變化ΔV1較小，存儲數據是「0」時共同布線CML的電位變化ΔV2比ΔV1大。通過檢測在共同布線CML中產生的電位變化ΔV1和ΔV2之差，即可讀出MTJ存儲單元的存儲數據。
並且，在起到讀出位線RBL的功能的共同布線CML中，由於使具有數據讀出的預充電電壓和數據寫入時的設定電壓與同一的接地Vss一致，故可使數據讀出開始時的預充電工作的效率高，從而達到數據讀出工作的高速化。
如圖19所示，寫入字線WWL在數據讀出時因無特別必要，故可將寫入字線WWL和讀出位線RBL合併在共同布線CML中。
參照圖24，在實施例6的變形例1的MTJ存儲單元中，寫入位線WBL被配置在第1金屬布線層M1中，讀出字線RWL與存取電晶體ATR的柵130被配置在同一層。
寫入位線WBL與存取電晶體ATR的源/漏區110電連接。另一源/漏區120通過設置在第1金屬布線層M1的金屬布線、阻擋層金屬140以及在接觸孔設置的金屬膜150，與磁隧道結部MTJ連接。
共同布線CML被設置在與磁隧道結部MTJ電連接的第2金屬布線層M2中。這樣，由於共同布線CML同時具備讀出位線RBL和寫入字線WWL的功能，增加了實施例6的MTJ存儲單元所起的作用，故可削減布線數和金屬布線層數，減少了製造成本。
實施例6的變形例2參照圖25，在實施例6的變形例2中，存儲器陣列10具有n行×m列配置的MTJ存儲單元MC。分別與存儲單元行對應，設置讀出字線RWL和寫入位線WBL。並且，分別與存儲單元列對應，設置讀出位線RBL和寫入字線WWL。因此，對於整個存儲器陣列10，設置了讀出字線RWL1～RWLn、寫入位線WBL1～WBLn、讀出位線RBL1～RBLm以及寫入字線WWL1～WWLm。字線電流控制電路40將各寫入字線WWL與接地電位Vss連接。
參照圖26，在實施例6的變形例2的MTJ存儲單元中，讀出位線RBL通過存取電晶體ATR與磁隧道結部MTJ連接。磁隧道結部MTJ被連接在寫入字線WWL和存取電晶體ATR之間。讀出字線RWL與存取電晶體ATR的柵連接。在圖26的構成中，讀出字線RWL和寫入字線WWL在相互正交方向上配置。
參照圖27，在實施例6的變形例2的MTJ存儲單元中，讀出位線RBL被配置在第1金屬布線層M1中。讀出字線RWL與存取電晶體ATR的柵130在同一層形成。讀出位線RBL與存取電晶體ATR的源/漏區110連接。源/漏區120通過在第1和第2金屬布線層M1和M2設置的金屬布線、阻擋層金屬140以及在接觸孔設置的金屬膜150，與磁隧道結部MTJ連接。
寫入位線WBL與磁隧道結部MTJ鄰近並被設置在第2金屬布線層M2中。寫入字線WWL與磁隧道結部MTJ電連接，被配置在第3金屬布線層M3中。
採用這種構成，讀出位線RBL通過存取電晶體ATR與磁隧道結部MTJ連接。這樣，讀出位線RBL僅與屬於作為數據讀出對象即對應的讀出字線RWL激活為選擇狀態(H電平)的存儲單元行的MTJ存儲單元MC電連接。其結果，抑制了讀出位線RBL的電容量，可使數據讀出工作高速化。
實施例6的變形例3參照圖28，實施例6的變形例3的存儲器陣列10同樣具有n行×m列配置的多個MTJ存儲單元MC。實施例6的變形例3與圖25～27所示的實施例6的變形例2比較，調換了寫入字線WWL和讀出位線RBL的配置。其他構成與實施例6的變形例2的情況一樣，不再重複說明。
參照圖29，實施例6的變形例3的MTJ存儲單元與圖26所示實施例6的變形例2的MTJ存儲單元比較，調換了讀出位線RBL和寫入字線WWL的配置。其他布線的配置與圖26一樣，不再重複說明。對於這種構成，讀出字線RWL和寫入字線WWL可以在互相在正交方向上配置。
參照圖30，實施例6的變形例3的MTJ存儲單元與圖27所示實施例6的變形例2的MTJ存儲單元的結構比較，寫入字線WWL和讀出位線RBL的配置位置調換了。即，寫入字線WWL被設置在第1金屬布線層M1中，與存取電晶體ATR的源/漏區110連接。讀出位線RBL被設置在與磁隧道結部MTJ電連接的第3金屬布線層M3中。
這樣，實施例6的變形例3中，由於讀出位線RBL與磁隧道結部MTJ直接連接，故不可能實現實施例6的變形例2的數據讀出工作的高速化。但是，在實施例6的變形例3的構成中，獨立配置讀出字線驅動器30r和寫入字線驅動器30w，故可得到與實施例6同樣的效果。
實施例6的變形例4參照圖31，實施例6的變形例4的存儲器陣列10同樣具有n行×m列配置的多個MTJ存儲單元MC。分別與存儲單元行對應地配置讀出字線RWL和寫入位線WBL，分別與存儲單元列對應地配置共同布線CML。因此，對於整個存儲器陣列10，配置了讀出字線RWL1～RWLn、寫入位線WBL1～WBLn以及共同布線CML1～CMLm。
字線電流控制電路40具有在共同布線CML1～CMLm和接地電位Vss之間分別電連接的電流控制電晶體41-1～41-m。各個電流控制電晶體41-1～41-m在數據寫入時，將共同布線CML與接地電位Vss連接。在數據寫入時以外，共同布線CML1～CMLm與接地電位Vss斷開。在數據讀出前，共同布線CML預充電為接地電位Vss。
參照圖32，實施例6的變形例4的MTJ存儲單元中，存取電晶體ATR被連接在共同布線CML和磁隧道結部MTJ之間。讀出字線RWL與存取電晶體ATR的柵連接。寫入位線WBL與讀出字線RWL在同一方向配置，與磁隧道結部MTJ電連接。
共同布線CML在數據寫入時與寫入字線WWL一樣，由寫入字線驅動器30w有選擇地激活。另外，在數據讀出時，共同布線CML由讀出控制電路50r供給讀出電流Is。
在數據寫入時，由於電流控制電晶體41-1～41-m的導通，在激活為選擇狀態(H電平)的共同布線CML中與寫入字線WWL同樣流過數據寫入電流Ip。另外，在數據讀出時，電流控制電晶體41-1～41-m關斷，由於在共同布線CML～磁隧道結部MTJ～存取電晶體ATR～寫入位線WBL(接地電位Vss)的路徑中流過讀出電流Is，故如圖23的說明，在共同布線CML中產生與磁隧道結部MTJ的存儲數據對應的電位變化。
因此，共同布線CML兼有在數據寫入時的寫入字線WWL功能和數據讀出時的讀出位線RBL功能，可以削減布線數。
並且，由於讀出字線RWL與在數據寫入時作為寫入字線功能的共同布線CML在相互正交方向上配置，故可獨立配置讀出字線驅動器30r和寫入字線驅動器30w，得到與實施例6同樣的效果。
參照圖33，實施例6的變形例4的MTJ存儲單元中，共同布線CML被配置在第1金屬布線層M1中，與存取電晶體ATR的源/漏區110電連接。讀出字線RWL與存取電晶體ATR的柵130在同一層形成。
源/漏區120通過在第1金屬布線層M1中形成的金屬布線、阻擋層金屬140以及在接觸孔形成的金屬膜150，與磁隧道結部MTJ連接。寫入位線WBL配置在與磁隧道結部MTJ電連接的第2金屬布線層M2中。
這樣，採用通過存取電晶體ATR連接共同布線CML和磁隧道結部MTJ的構成，共同布線CML僅在存取電晶體ATR導通時與磁隧道結部MTJ連接。其結果，在數據讀出時，削減了作為讀出位線RBL功能的共同布線CML的電容，可進一步使數據讀出工作高速化。
實施例6的變形例5參照圖34，實施例6的變形例5的存儲器陣列10同樣具有n行×m列配置的多個MTJ存儲單元MC。分別與存儲單元行對應地配置讀出字線RWL和共同布線CML，分別與存儲單元列對應地配置寫入位線WBL。因此，對於整個存儲器陣列10，設置了讀出字線RWL1～RWLn、共同布線CML1～CMLn以及寫入位線WBL1～WBLm。
字線電流控制電路40具有在共同布線CML1～CMLn和接地電位Vss之間分別電連接的電流控制電晶體41-1～41-n。各個電流控制電晶體41-1～41-n，在數據寫入時連接共同布線CML和接地電位Vss。在數據寫入時以外，共同布線CML1～CMLn與接地電位Vss斷開。特別是在數據讀出前，共同布線CML預充電於接地電位Vss。
參照圖35，實施例6的變形例5的MTJ存儲單元中，存取電晶體ATR被連接在寫入位線WBL和磁隧道結部MTJ之間。讀出字線RWL與存取電晶體ATR的柵連接。共同布線CML與讀出字線RWL在同一方向上配置，與磁隧道結部MTJ電連接。
共同布線CML的工作與實施例6的變形例4一樣，兼有在數據寫入時的寫入字線WWL的功能以及在數據讀出時的讀出位線RBL的功能。
因此，採用實施例6的變形例5的構成，由於共同布線CML和磁隧道結部MTJ直接電連接，故不能減少數據讀出時的共同布線CML的電容，然而由於可將寫入字線WWL和讀出位線RBL匯集在共同布線CML上，故可削減製造時的金屬布線層數，達到削減製成成本。
參照圖36，實施例6的變形例5的MTJ存儲單元中，寫入位線WBL被配置在第1金屬布線層M1中，與存取電晶體ATR的源/漏區110電連接。讀出字線RWL與存取電晶體AR的柵130在同一層形成。源/漏區120通過在第1金屬布線層M1形成的金屬布線、阻擋層金屬140以及在接觸孔形成的金屬膜150，與磁隧道結部MTJ連接。
共同布線CML被配置在與磁隧道結部MTJ電連接的第2金屬布線層M2中。
實施例6的變形例6參照圖37，實施例6的變形例6的存儲器陣列10具有n行×m列配置的多個MTJ存儲單元MC。分別與存儲單元行對應地配置讀出字線RWL和寫入位線WBL，分別與存儲單元列對應地配置寫入字線WWL和讀出位線RBL。因此，在整個存儲器陣列10，配置了讀出字線RWL1～RWLn、寫入位線WBL1～WBLn、寫入位線RBL1～RBLm以及寫入字線WWL1～WWLm。
參照圖38，實施例6的變形例6的MTJ存儲單元中，存取電晶體ATR的柵與讀出字線RWL連接。存取電晶體ATR被電連接在讀出位線RBL和磁隧道結部MTJ之間。磁隧道結部MTJ與和讀出字線RWL同一方向配置的寫入位線WBL連接。
將寫入字線WWL在與寫入位線WBL正交的方向上與磁隧道結部MTJ鄰近設置。因此，可獨立配置讀出字線驅動器30r和寫入字線驅動器30w，得到與實施例6同樣的效果。
並且，由於寫入字線WWL可不與MTJ存儲單元的其他部位連接而獨立配置，因此可按優先提高與磁隧道結部MTJ之間的磁耦合來配置。這樣，可以抑制流過寫入字線WWL的數據寫入電流Ip，實現MRAM裝置的低功耗。
同時，由於讀出位線RBL通過存取電晶體ATR與磁隧道結部MTJ連接，故可削減在讀出位線RBL上連接的磁隧道結部MTJ的數量，減低讀出位線RBL的電容，使數據讀出高速化。
參照圖39，實施例6的變形例6的MTJ存儲單元中，讀出位線RBL被設置在第1金屬布線層M1中，與存取電晶體ATR的源/漏區110電連接。讀出字線RWL與存取電晶體ATR的柵130在同一層配置。存取電晶體ATR的源/漏區120通過設置在第1和第2金屬布線層M1和M2的金屬布線、阻擋層金屬140以及在接觸孔設置的金屬膜150，與磁隧道結部MTJ連接。
磁隧道結部MTJ被配置在第2金屬布線層M2和第3金屬布線層M3之間。寫入位線WBL與磁隧道結部MTJ電連接，並被配置在第3金屬布線層M3中。寫入字線WWL被設置在第2金屬布線層中。這時，寫入字線WWL的配置可以提高與磁隧道結部MTJ之間的磁耦合。
在圖40所示的另一個構成中，按同一方向配置的讀出位線RBL和寫入字線WWL被配置在同一金屬布線層中。磁隧道結部MTJ被設置在金屬布線層M1和M2之間，寫入字線WWL接近磁隧道結部MTJ，被配置在與讀出位線RBL同一金屬布線層M1。寫入位線WBL與磁隧道結部MTJ電連接，被配置在第2金屬布線層M2中。
因此，與圖39所示的MTJ存儲單元的結構比較，由於可減少金屬布線層數，故除了由實施例6的變形例6產生的效果，還可以進一步削減製造成本。
如以上所述，在實施例6和其變形例1～4、6的MTJ存儲單元的構成中，由於可將讀出字線RWL和寫入字線WWL在相互正交方向上配置，故可分開配置用於驅動各個字線的寫入字線驅動器30w和讀出字線驅動器30r，提高布局的自由度。
另外，在實施例6的變形例1、4和5的MTJ存儲單元的構成中，由於將讀出位線RBL和寫入字線WWL匯集到共同布線CML中，故可削減布線數降低製造成本。
而且，在實施例6的變形例2，4和6的MTJ存儲單元的構成中，由於通過存取電晶體ATR將讀出位線RBL與磁隧道結部MTJ連接，故可抑制讀出位線RBL的電容，使數據讀出高速化。
以上，參照附圖詳細地說明了本發明，但這些說明始終是例示性的，而不是在任何意義上來限定本發明，本發明的要旨和範圍只由後附的權利要求書來限定，包含與權利要求的範圍均等的意義和範圍內的全部的變更。
權利要求
1.一種薄膜磁性體存儲器，其特徵在於，具備具有矩陣狀配置的多個磁性體存儲單元(MC)的存儲器陣列(10)，上述多個磁性體存儲單元的每一個在由第1和第2數據寫入電流(Ip，±Iw)產生的數據寫入磁場比規定磁場大時，根據寫入的存儲數據的電平，具有不同的電阻值；分別與上述磁性體存儲單元的行對應地設置、為了在數據寫入時流過上述第1數據寫入電流、根據地址選擇結果有選擇地激活的多條寫入字線(WWL1～WWLn)；分別與上述磁性體存儲單元的列對應地設置、各自包含第1和第2位線的多個位線對(BLP1～BLPm，WBLP1～WBLPm)；用於將在上述數據寫入時根據上述多個位線對的地址選擇結果選擇的其中1個包含的上述第1位線(BL1～BLm，WBL1～WBLm)和上述第2位線(/BL1～/BLm，/WBL1～/WBLm)分別設定在高電位(Vcc)狀態或低電位(Vss)狀態的數據寫入控制電路(51)；以及分別與上述多個位線對對應地設置、各自在上述數據寫入時為了流過上述第2數據寫入電流而將對應的上述第1和第2位線之間進行電連接的多個位線電流控制電路(62-1～62-m)。
2.權利要求1的薄膜磁性體存儲器，其特徵在於由對於上述薄膜磁性體存儲器從外部供給的外部電源電位(Ext.Vcc)驅動上述數據寫入控制電路(51)。
3.權利要求1的薄膜磁性體存儲器，其特徵在於具有在上述多個位線對(BLP1～BLPm，WBLP1～WBLPm)中共同設置、由第1和第2數據線(IO，/IO)形成的數據線對(DI/OP)；以及分別與上述列對應地設置、根據上述地址選擇結果將對應的上述第1和第2位線分別與上述第1和第2數據線連接的多個列選擇門電路(CSG1～CSGm)，上述數據寫入控制電路(51)在上述數據寫入時，將第1和第2內部節點(Nw1，Nw2)分別設定在上述高電位(Vcc)狀態或低電位(Vss)狀態，上述第1和第2內部節點與上述第1和第2數據線連接，以使形成上述第2數據寫入電流(±Iw)路徑的布線電阻值與作為上述地址選擇對象的上述列位置無關而大致一定。
4.權利要求1的薄膜磁性體存儲器，其特徵在於具有在每M個(M2以上的自然數)的上述列中配置、由第1和第2數據線(IOa，IOb，…/IOa，/IOb)形成的數據線對(DI/OPa，DI/OPb，…)；以及分別與上述列對應地設置、根據上述地址選擇結果將對應的上述第1位線(BL1～BLm，WBL1～WBLm)和上述第2位線(/BL1～/BLm，/WBL1～/WBLm)分別與對應的上述第1和第2數據線連接的多個列選擇門電路(CSG1～CSGm)，上述數據寫入控制電路(51a，…)被設置在上述每個數據線對中，各上述數據寫入控制電路在上述數據寫入時根據地址選擇結果而工作，將對應的上述第1和第2數據線分別設定在上述高電位(Vcc)狀態或低電位(Vss)狀態。
5.權利要求1的薄膜磁性體存儲器，其特徵在於還具有分別與上述行對應地設置、在數據讀出時用於與根據地址選擇結果激活的對應磁性體存儲單元對應的位線對連接的多條讀出字線(RWL1～RWLn)；以及對在數據讀出時在根據地址選擇結果選擇的上述多個位線對的其中一個中包含的上述第1和第2位線(BL1～BLm，/BL1～/BLm)供給數據讀出電流(Is)的數據讀出控制電路(52)，在上述數據讀出時，各上述位線電流控制電路(62)將對應的第1和第2位線之間斷開。
6.權利要求5的薄膜磁性體存儲器，其特徵在於各上述磁性體存儲單元(MC)在各自的上述列中與上述第1和第2位線(BL1～BLm，/BL1～/BLm)的其中之一連接，上述薄膜磁性體存儲器，還具有分別與上述列對應地設置、與各上述第1位線連接的多個第1虛設存儲單元(DMC)；分別與上述列對應地設置、與各上述第2位線連接的多個第2虛設存儲單元(DMC)；與上述多個第1虛設存儲單元對應地設置、將上述多個第1虛設存儲單元分別與對應的上述第1位線(BL1～BLm)連接、在上述數據讀出時根據地址選擇結果激活的第1虛設讀出字線(DRWL1)；與上述多個第2虛設存儲單元對應地設置、將上述多個第2虛設存儲單元分別與對應的上述第2位線(BL1～BLm)連接、在上述數據讀出時根據地址選擇結果激活的第2虛設讀出字線(DRWL2)；以及在上述數據讀出時，將上述多條字線(RWL1～RWLn)中的1個和上述第1及第2虛設讀出字線中的1個，根據上述地址選擇結果有選擇地激活的字線驅動電路(30)，上述第1和第2虛設存儲單元分別具有上述磁性體存儲單元根據上述存儲數據的電平而具有的第1和第2電阻值的中間電阻值。
7.權利要求5的薄膜磁性體存儲器，其特徵在於還具有降低對於上述薄膜磁性體存儲器從外部供給的外部電源電位(ext.Vcc)以生成內部電源電位(int.Vcc)的電壓降低電路(55)，上述數據寫入控制電路(51)由上述外部電源電位驅動，上述數據讀出控制電路(52)由上述內部電源電位驅動。
8.一種薄膜磁性體存儲器，其特徵在於具備具有矩陣狀配置的多個磁性體存儲單元(MC)的存儲器陣列(10)，上述多個磁性體存儲單元的每一個在由第1和第2數據寫入電流(Ip，±Iw)產生的數據寫入磁場比規定磁場大時，根據寫入的存儲數據的電平，具有不同的電阻值；分別與上述磁性體存儲單元的行對應地設置、用於在數據寫入時根據地址選擇結果流過上述第1數據寫入電流的多條寫入字線(WWL1～WWLn)；分別與上述磁性體存儲單元的列對應地設置的多條位線(BL1～BLm)；在上述多條位線中共同設置、由第1和第2數據線(IO，/IO)形成的數據線對(DI/OP)；在上述數據寫入時，用於將上述第1和第2數據線分別設定在高電位(Vcc)狀態和低電位(Vss)狀態的數據寫入控制電路(51)；分別與上述列對應地設置、各自根據上述地址選擇結果將對應的上述位線與上述第1數據線連接的多個列選擇門電路(CSG1～CSGm)；以及分別與上述列對應地設置、各自在上述數據寫入時為了流過上述第2數據寫入電流而在上述對應的位線與上述第2數據線之間進行電連接的多個位線電流控制電路(64-1～64-m)。
9.權利要求8的薄膜磁性體存儲器，其特徵在於上述數據寫入控制電路(51)在上述數據寫入時，將第1和第2內部節點(Nw1，Nw2)分別設定在上述高電位(Vcc)狀態或低電位(Vss)狀態，各上述位線電流控制電路(64-1～64-m)根據上述地址選擇結果，使上述對應的位線(BL1～BLm)和上述第2數據線(/IO)之間進行電連接，上述薄膜磁性體存儲器具有在數據讀出時，用於將數據讀出電流(Is)供給第3內部節點(Nr1)的數據讀出控制電路(52)；以及在上述數據寫入時，用於分別連接上述第1和第2內部節點(Nw1，Nw2)與上述第1和第2數據線(IO，/IO)的連接轉換電路(56)，上述連接轉換電路在上述數據讀出時，將上述第1和第2數據線分別與上述第3內部節點(Nr1)和供給讀出基準電位(Vcc)的第4內部節點(Nr3)進行電連接，上述數據讀出控制電路(52)根據上述第3內部節點的電位進行上述數據讀出。
10.權利要求8的薄膜磁性體存儲器，其特徵在於上述數據寫入控制電路(51)在上述數據寫入時，將第1和第2內部節點(Nw1，Nw2)分別設定在上述高電位(Vcc)狀態或低電位(Vss)狀態，各上述位線電流控制電路(64-1～64-m)在上述數據讀出前的預充電時在上述對應的位線(BL1～BLm)和上述第2數據線(/IO)之間進行電連接，同時在數據讀出時在上述對應的位線和上述第2數據線之間進行電斷開。上述薄膜磁性體存儲器還具有在上述數據讀出時，用於將數據讀出電流(Is)供給上述第1數據線(IO)的數據讀出控制電路(52)；以及在上述數據寫入時，用於分別連接上述第1和第2內部節點與上述第1和第2數據線的連接轉換電路(58)，上述連接轉換電路在上述預充電時，使上述第1和第2數據線分別與供給讀出基準電位(Vcc)的第3和第4內部節點(Np1、Np2)進行電連接，在上述數據讀出時，使上述第1和第2數據線與上述第1到第4內部節點斷開，上述數據讀出控制電路根據上述第1數據線的電位進行上述數據讀出。
11.一種薄膜磁性體存儲器，其特徵在於具備具有矩陣狀配置的多個磁性體存儲單元(MC)的存儲器陣列(10)；上述多個磁性體存儲單元的每一個具備當由第1和第2數據寫入電流(Ip，±Iw)產生的數據寫入磁場比規定磁場大時，根據寫入存儲數據的電平具有不同電阻值的磁存儲部(MTJ)；在數據讀出時，使數據讀出電流(Is)通過上述存儲部的存儲單元選擇門電路(ATR)；分別與上述磁性體存儲單元的行對應地設置、在數據讀出時根據地址選擇結果使對應的上述存儲單元選擇門電路工作的多條讀出字線(RWL1～RWLn)；分別與上述磁性體存儲單元的列對應地設置、在數據寫入時為了流過上述第1數據寫入電流根據地址選擇結果有選擇地在激活狀態驅動的多條寫入字線(WWL1～WWLm)；分別與上述行對應地設置、在上述數據寫入時用於流過上述第2數據寫入電流的多條寫入數據線(WBL1～WBLn)；以及分別與上述列對應地設置、在上述數據讀出時用於流過上述數據讀出電流的多條讀出數據線(RBL1～RBLm)。
12.權利要求11的薄膜磁性體存儲器，其特徵在於上述多條讀出數據線(RBL1～RBLm)分別通過各個上述存儲單元選擇門電路(ATR)與屬於對應的上述行的多個上述存儲部(MTJ)的每一個進行電連接。
13.權利要求11的薄膜磁性體存儲器，其特徵在於上述多條讀出數據線(RBL1～RBLm)的每一條與上述多條寫入字線(WWL1～WWLm)的每一條配置為共有同一的共同布線(CML1～CMLm)，上述薄膜磁性體存儲器還具有分別在上述數據讀出時和上述數據寫入時在與對應於上述激活狀態的第2電位(Vcc)不同的第1電位(Vss)和各上述共同布線之間進行連接和斷開的電流控制電路(40)。
14.一種薄膜磁性體存儲器，其特徵在於具有矩陣狀配置的多個磁性體存儲單元(MC)的存儲器陣列(10)，上述多個磁性體存儲單元的每一個包含當由第1和第2數據寫入電流(Ip，±Iw)產生的數據寫入磁場比規定磁場大時，根據寫入存儲數據的電平具有不同電阻值的存儲部(MTJ)；在數據讀出時，使數據讀出電流(Is)通過上述存儲部的存儲單元選擇門電路(ATR)；分別與上述磁性體存儲單元的行對應地設置、在數據讀出時根據地址選擇結果使上述存儲單元選擇門電路工作的多條讀出字線(RWL1～RWLn)；分別與上述行和列其中之一對應地設置、在上述數據寫入時用於流過上述第1數據寫入電流的多條寫入數據線(WBL1～WBLn)；分別與上述行和列的另一個對應地設置的多條共同布線(CML1～CMLm)；上述多條共同布線的每一條在上述數據讀出時，根據上述地址選擇結果有選擇地接受上述數據讀出電流的供給，上述多條共同布線的每一條在上述數據寫入時，為了流過上述第2數據寫入電流有選擇地驅動為第1電位(Vcc)；以及分別在上述數據讀出時和上述數據寫入時在與第1電位不同的第2電位(Vss)與各上述共同布線之間進行連接和斷開的電流控制電路(40)。
15.權利要求14的薄膜磁性體存儲器，其特徵在於上述多條共同布線(CML1～CMLm)的每一條通過各上述存儲單元選擇門電路(ATR)，與屬於對應的行和列的上述另一個的多個上述存儲部(MTJ)的每一個進行電連接。
全文摘要
與MTJ存儲單元的各列對應地配置摺疊型位線對。形成位線對的2條位線(BL,/BL)通過列選擇門(CSG1～CSGm)分別與形成數據I/O線對DI/OP的2條數據線(IO,/IO)連接。在數據寫入時,與各位線對對應地配置的均衡化電晶體(62)導通。數據寫入電流控制電路(51)將2條數據線(IO,I/O)分別設定在高電位狀態(Vcc)或低電位狀態(Vss),故可以根據寫入數據的電平簡單地控制作為為往復電流流過位線對的數據寫入電流的方向。
文檔編號G11C11/14GK1349226SQ0112208
公開日2002年5月15日 申請日期2001年5月21日 優先權日2000年10月17日
發明者日高秀人 申請人:三菱電機株式會社