具有不同奇偶校驗區的存儲器件的製作方法

2023-10-22 11:15:47

本申請要求於2015年7月3日提交的申請號為10-2015-0095391的韓國專利申請的優先權，其全部公開通過引用整體地併入本文。
技術領域：
：本公開的實施例涉及一種電子器件，具體地說，涉及一種存儲器件的控制器及其操作方法。
背景技術：
：：可以使用諸如矽(Si)、鍺(Ge)、砷化鎵(GaAs)、磷化銦(InP)等的半導體來實現半導體存儲器件。半導體存儲器件可以分為易失性存儲器件和非易失性存儲器件。在易失性存儲器件中，斷電可以導致儲存在其中的數據丟失。易失性存儲器件可以包括靜態RAM(SRAM)、動態RAM(DRAM)、同步DRAM(SDRAM)等。在非易失性存儲器件中，即使斷電，儲存在其中的數據仍可以保留。非易失性存儲器件可以包括只讀存儲器(ROM)、可編程只讀存儲器(PROM)、電可編程ROM(EPROM)、電可擦除可編程ROM(EEPROM)、閃速存儲器、相變RAM(PRAM)、磁性RAM(MRAM)、電阻式RAM(RRAM)、鐵電RAM(FRAM)等。閃速存儲器可以分為NOR結構和NAND結構。技術實現要素：各種實施例針對一種存儲器件的控制器及其操作方法，該存儲器件具有用於單元陣列的頁的不同奇偶校驗數據區。在本公開的一個方面中，提供了一種用於半導體存儲器件的控制器，該器件包括具有多個頁的存儲單元陣列，該控制器包括存儲器控制模塊和錯誤校正碼電路，該存儲器控制模塊適用於將從主機提供的數據的邏輯地址轉換為表示多個頁中的一個頁的物理地址並且基於該物理地址和預儲存的奇偶校驗相關信息來確定多個工作模式中的一個，該錯誤校正碼電路適於根據所確定的工作模式來為從主機提供的數據產生奇偶校驗數據。在一種實施方式中，奇偶校驗相關信息可以包括關於奇偶校驗數據區的大小的信息。奇偶校驗數據區中的每個可以對應於多個頁中的一個頁。在一種實施方式中，奇偶校驗相關信息可以包括關於多個工作模式的信息。多個工作模式中的每個可以對應於多個頁中的一個頁。在一種實施方式中，控制器還可以包括適用於將奇偶校驗相關信息儲存在其中的儲存模塊。在一種實施方式中，多個工作模式中的每個可以對應於用於多個頁中的一個頁的奇偶校驗數據的位的數量。在一種實施方式中，錯誤校正碼電路可以根據所確定的工作模式來產生奇偶校驗數據，使得用於多個頁中的每個頁的奇偶校驗數據的數量與多個頁中的每個頁至半導體存儲器件的漏極選擇線的距離成反比。在一種實施方式中，存儲器控制模塊還可以將要被寫入的數據發送到半導體存儲器件。要被寫入的數據可以包括產生的奇偶校驗數據與從主機提供的數據的組合。在本公開的一個方面中，提供了一種用於半導體存儲器件的控制器的操作方法，該器件包括具有多個頁的存儲單元陣列，該方法包括：將從主機提供的數據的邏輯地址轉換為表示多個頁中的一個頁的物理地址；基於該物理地址和預儲存的奇偶校驗相關信息來確定多個工作模式中的一個；以及根據所確定的工作模式來為從主機提供的數據產生奇偶校驗數據。在一種實施方式中，奇偶校驗相關信息可以包括關於奇偶校驗數據區的大小的信息。奇偶校驗數據區中的每個可以對應於多個頁中的一個頁。在一種實施方式中，奇偶校驗相關信息可以包括關於多個工作模式的信息。多個工作模式中的每個可以對應於多個頁中的一個頁。在一種實施方式中，多個工作模式中的每個可以分別對應於用於多個頁中的每個頁的奇偶校驗數據的位的數量。在一種實施方式中，可以執行產生奇偶校驗數據，使得用於多個頁中的每個頁的奇偶校驗數據的數量與多個頁中的每個頁至半導體存儲器件的漏極選擇線的距離成反比。在一種實施方式中，該方法還可以包括產生要被寫入的數據，其中，要被寫入的數據包括產生的奇偶校驗數據與從主機提供的數據的組合。在一種實施方式中，該方法還可以將要被寫入的數據發送到半導體存儲器件。在本公開的一個方面中，提供了一種存儲系統，其包括：具有多個頁的存儲單元陣列，頁的每個頁連接到多個字線中的每個，頁中的每個頁包括多個存儲單元，存儲單元中的每個具有多個電壓狀態；以及控制器，適用於基於預儲存的奇偶校驗相關信息來為產生多個頁之中的選定的一個頁產生奇偶校驗數據，並且適用於控制存儲單元陣列以將從主機提供的數據和產生的奇偶校驗數據儲存在選定的頁中。在一種實施方式中，奇偶校驗相關信息可以包括關於數據的位的數量與用於多個頁的奇偶校驗數據的位的數量之間的多個比值。在一種實施方式中，奇偶校驗相關信息可以包括關於奇偶校驗數據區的大小的信息。奇偶校驗數據區可以分別對應於多個頁。在一種實施方式中，奇偶校驗相關信息可以包括關於多個工作模式的信息。多個工作模式中的每個可以對應於多個頁中的一個頁。多個工作模式中的每個可以分別對應於用於多個頁的奇偶校驗數據的位的數量。在一種實施方式中，控制器根據所確定的工作模式來產生奇偶校驗數據，使得用於多個頁中的每個頁的奇偶校驗數據的位的數量與多個頁中的每個頁至半導體存儲器件的漏極選擇線的距離成反比。根據上述方面和/或實施例，錯誤校正容量可以增加從而存儲器件的總體可靠性可以增強。附圖說明圖1示出了根據本公開的實施例的存儲單元區。圖2A和圖2B示出了根據字線的位置的失效位的出現。圖3示出了主機與存儲系統之間的操作。圖4示出了根據本公開的實施例的包括用於存儲器件的控制器的存儲系統。圖5示出了存儲單元陣列。圖6示出了根據本公開的用於存儲器件的控制器的操作。圖7示出了儲存在根據本公開的用於存儲器件的控制器中的奇偶校驗相關信息的示例。圖8示出了根據本公開的包括用於存儲器件的控制器的存儲系統。圖9示出了根據本公開的包括具有用於存儲器件的控制器的存儲系統的計算系統。圖10示出了根據本公開的存儲器件控制器。具體實施方式各種實施例的示例在附圖中示出並且以下進一步來描述。將理解的是，本文中的討論並非意在將權利要求限制為所描述的特定實施例。相反地，其意在覆蓋可以包括在如所附權利要求所限定的本公開的精神和範圍之內的替換例、變型以及等效例。將參考附圖來更詳細地描述示例性實施例。然而，本公開可以以各種不同的形式來實施，而不應該被理解為限於僅僅本文中所示出的實施例。更確切地說，這些實施例被提供作為示例使得本公開將徹底和完整，並且將把本公開的方面和特徵充分地傳達給本領域技術人員。將理解的是，儘管在本文中可以使用術語「第一」,「第二」、「第三」等描述各種元件、部件、區域、層和/或部，但是這些元件、部件、區域、層和/或部不應該被這些術語所限制。這些術語用於區分一個元件、部件、區域、層或者部與另一個元件、部件、區域、層或者部。因此，在不脫離本公開的精神和範圍的情況下，以下描述的第一元件、部件、區域、層或者部可以被稱為第二元件、部件、區域、層或者部。將理解的是，在元件或者層被稱為是「連接到」或者「耦接到」另一元件或層時，它可以直接在另一元件或層上、連接到或者耦接到另一元件或層，或者可以存在一個或更多個中間元件或層。此外，還將理解的是，在元件或層被稱為在兩個元件或者層「之間」時，它可以是兩個元件或層之間的唯一元件，或者也可以存在一個或更多個中間元件或層。本文所使用的術語僅僅用於描述特定的實施例的目的，而並非意在限制本公開。如在本文中所使用的，除非上下文清楚地指示相反，否則單數形式「a」和「an」意在也包括複數形式。還將理解的是，術語「包含(comprises)」、「包含(comprising)」、「包括(includes)」以及「包括(including)」在用於本說明書中時列舉規定的特徵、整體、步驟、操作、元件和/或部件的存在，但是不排除存在或添加一個或更多個的其它特徵、整體、步驟、操作、元件、部件和/或它們的組合。如本文中所使用的，術語「和/或」包括相關列舉的項目中的一個或更多個的任何組合和所有組合。在一列元件之前的諸如「...中的至少一個(atleastoneof)」的表述可以修飾整列元件而不能修飾該列中的個別元件。除非另外限定，否則在本文中所使用的所有術語(技術術語和科學術語)具有與本發明構思所屬領域技術人員通常所理解的相同的含義。還將理解的是，諸如在常用詞典中限定的那些術語的術語應該被解釋為具有與它們在相關領域的環境中的含義一致的含義而不以理想化或者過分正式的意義來解釋(除非在本文中清楚地限定為如此)。在下面的詳細說明中，闡述了許多的具體的細節以便提供對本公開的透徹了解。本公開可以在沒有這些具體的細節中的某些或者全部的情況下實踐。另一方面，未詳細描述眾所周知的工藝結構和/或工藝以避免不必要地使本公開模糊。在下文中，將參考附圖來詳細地描述本公開的各種實施例。圖1示出了根據本公開的實施例的存儲單元區。圖1示意性地示出了根據儲存在其中的數據的類型的存儲區。參考圖1，存儲單元區被分成主數據區1和奇偶校驗區2。如本文中所使用的，「奇偶校驗」可以被稱為「奇偶校驗位」或者「奇偶校驗數據」。奇偶校驗數據區2可以在其中包括用來校正儲存在主數據區1中的主數據的奇偶校驗或者奇偶校驗數據。通常，奇偶校驗數據區2的全部被分配給連接到特定位線的存儲單元區。在各種示例中，存儲單元區可以包括用來儲存主數據(例如有效載荷)的數據區和用來儲存元數據、選項、標誌數據等的備用區。本文中所提及的奇偶校驗或者奇偶校驗數據可以儲存在備用區的某些部分中。主數據區1和奇偶校驗數據區2中的每個可以包括用來在其中儲存數據的存儲單元結構。主數據區1和奇偶校驗數據區2可以具有相同的單元結構。因此，對數據區1和奇偶校驗數據區2的劃分可以基於儲存在其中的數據。也就是說，有可能的是，奇偶校驗數據區2可以將主數據儲存在其中，而主數據區可以將奇偶校驗數據儲存在其中。圖2A和圖2B示出了根據字線的位置的失效位的出現。存儲單元陣列包括多個字線WL00至WLN。每個字線可以連接到多個存儲單元(或者單元區)。耦接到單個字線的全部存儲單元可以形成單個頁。圖2A是示出了在數據被編程至耦接到多個字線的多個存儲單元中然後該被編程了的數據被讀出時根據多個字線的位置的失效位數量的圖。參考圖2A，失效位的數量可以根據字線的位置而變化。假設每個字線與相同數量的奇偶校驗數據位關聯，鄰近於源極選擇線(SSL)和/或漏極選擇線(DSL)的字線可以具有相對更多的檢測到的失效位。在鄰近於DSL的字線處可以比在鄰近於SSL的字線處的失效位的出現更頻繁。因此，在單個單元串的情況下，在連接到鄰近於DSL的字線的存儲單元區中，失效位出現的概率可以增加。圖2B是圖示單個單元串(CS)以示出圖2A中所示的趨勢的原因的電路圖。參考圖2B，沿著從第0字線WL00至第N字線WLN的方向(在圖2B中標註為「PGM方向」)執行編程操作。在單個單元串的情況下，從第0字線WL00至第N字線WLN順序執行編程，並且與漏極選擇線(DSL)相對應的電晶體的漏極耦接到位線(B/L)。因此，在對鄰近於漏極選擇線DSL的存儲單元(DSL側單元)執行編程時，在DSL側單元下面且先前被編程了的存儲單元在單個單元串中充當電阻器。也就是說，從漏極選擇線的角度來說，鄰近於源極選擇線SSL的存儲單元(SSL側單元)的電阻由於「體偏置效應」而增加。因此，耦接到鄰近於DSL的字線的存儲單元具有更高的擦除閾值電壓。更高的擦除閾值電壓導致在讀取操作期間失效位的出現增加。為了解決上述問題，由於失效位的數量根據不同字線的位置而不同，因此本公開提供用來控制具有用於多個頁的不同奇偶校驗區的存儲器件的控制器。如上所述，單個頁包括連接到單個字線的多個存儲單元。根據本公開的實施例，具有較高失效位出現概率的高失效位頁(HFBP)被分配較大的奇偶校驗數據區而具有較低失效位出現概率的低失效位頁(LFBP)被分配較小的奇偶校驗數據區。在這一點上，對於被編程至HFBP的數據，可以產生較大量的奇偶校驗數據。這增加了HFBP的錯誤校正效率。較大量的奇偶校驗數據的產生使得可校正的失效位的數量增加。圖3示出了在主機將數據編程至存儲系統中/從存儲系統讀取數據時主機與存儲系統之間的操作。參考圖3，該主機包括應用程式31和文件系統32。在該應用程式31作出請求時，文件系統32產生命令和邏輯地址(LA)，並且將它們傳送到快閃記憶體轉換層(FTL)33中。此後，快閃記憶體轉換層33將來自文件系統32的LA轉換為物理地址PA(例如，塊編號、頁編號等)，並且將轉換來的PA傳送至非易失性存儲器件34。快閃記憶體轉換層33在對非易失性存儲器件34的讀取操作或者寫入操作期間將通過文件系統32所產生的LA映射至非易失性存儲器件34的PA。在根據本公開的半導體存儲器件中，HFBP可以被分配較大的奇偶校驗數據區。在這一點上，為了產生用於要被編程至HFBP的數據的較大量的奇偶校驗數據，基於存儲 器件的PA來確定錯誤校正碼(ECC)電路的工作模式。錯誤校正碼電路根據所確定的工作模式增加HFBP的錯誤校正率。圖4示出了根據本公開的實施例的包括針對存儲器件100的控制器200的存儲系統50。參考圖4，存儲系統50包括半導體存儲器件100和控制器200。半導體存儲器件100包括NAND閃速存儲器、垂直NAND閃速存儲器、NOR閃速存儲器、電阻式隨機存取存儲器(RRAM)、相變存儲器(PRAM)、磁阻式隨機存取存儲器(MRAM)、鐵電隨機存取存儲器(FRAM)、自旋轉移力矩隨機存取存儲器(STT-RAM)和/或本領域技術人員根據本文中的公開將理解的其他合適的存儲器。此外，根據本公開的半導體存儲器件100可以被實施為三維陣列結構。本公開可以被應用於閃速存儲器件(其中電荷儲存層由導電浮置柵製成)和電荷俘獲快閃(CTF)存儲器件(其中電荷儲存層由絕緣膜製成)。半導體存儲器件100包括存儲單元陣列110和構造為驅動存儲單元陣列110的外圍電路120。存儲單元陣列110包括多個非易失性存儲單元。存儲單元陣列110包括多個存儲塊。多個存儲塊根據其用途可以包括系統塊、用戶塊等。外圍電路120在控制器200的控制下工作。外圍電路120將數據編程到存儲單元陣列110中。外圍電路120從存儲單元陣列110讀取/刪除數據。在各種實施方式中，半導體存儲器件100基於存儲頁執行讀取操作和編程操作。在各種實施方式中，半導體存儲器件100基於存儲塊執行擦除操作。在編程操作期間，外圍電路120從控制器200接收用來指示編程操作、物理地址(PA)以及要被寫入的數據的命令。外圍電路120將該數據編程在由PA所指示的選定存儲塊的選定頁中。在讀取操作期間，外圍電路120從控制器200接收用來指示讀取操作和物理地址(PA)的命令。外圍電路120從由PA所指示的選定存儲塊的選定頁讀取數據，然後將讀取的數據(在下文中稱為「頁數據」)輸出至控制器200。在擦除操作期間，外圍電路120從控制器200接收用來指示擦除操作和物理地址(PA)的命令。PA可以指示單個存儲塊。外圍電路120從通過PA識別的存儲塊擦除數 據。控制器200控制半導體存儲器件100的總體操作。控制器200響應於來自主機的請求而訪問半導體存儲器件100。控制器200包括隨機存取存儲器(RAM)210、存儲器控制模塊220以及錯誤校正電路230。RAM210在存儲器控制模塊220的控制下工作。RAM210可以充當工作存儲器、緩衝存儲器、高速緩衝存儲器等。在RAM210充當工作存儲器時，RAM將通過存儲器控制模塊220處理的數據暫時儲存在其中。在RAM210充當緩衝存儲器時，RAM緩衝要從主機(未示出)傳送到半導體存儲器件100(或者反過來)的數據。在RAM210充當高速緩衝存儲器時，RAM使慢速的半導體存儲器件100能夠高速工作。RAM210在其中儲存用於半導體存儲器件100的存儲單元陣列110的奇偶校驗相關信息。奇偶校驗相關信息包括分配給形成存儲單元陣列110的多個頁中的每個頁的奇偶校驗數據區的大小的信息。此外，奇偶校驗相關信息包括關於與多個頁相對應的錯誤校正碼電路230的工作模式的信息。在各個實施例中，奇偶校驗相關信息儲存在查找表(look-uptable)中。奇偶校驗相關信息將錯誤校正碼電路230的工作模式限定為針對更靠近存儲單元陣列110的漏極選擇線的頁產生更大數量的奇偶校驗數據位。此外，根據頁的奇偶校驗數據區的根據經驗預定的大小來限定錯誤校正碼電路230的工作模式。存儲器控制模塊220控制半導體存儲器件100的讀取操作、編程操作、擦除操作以及後臺操作(backgroundoperation)。存儲器控制模塊220還驅動固件以控制半導體存儲器件100。存儲器控制模塊220通過快閃記憶體轉換層FTL將來自主機的邏輯地址(LA)轉換為物理地址(PA)。快閃記憶體轉換層(FTL)使用映射表將接收到的LA轉換為PA。在這裡，邏輯地址是指邏輯塊地址而物理地址是指物理頁編號。快閃記憶體轉換層的地址映射方案根據映射的單位而變化。例如，地址映射方案可以包括但不限於頁映射方法、塊映射方法以及混合映射方法。在該主機請求編程操作時，存儲器控制模塊220通過以上例示的地址映射方案將來自主機的邏輯地址轉換為物理地址。一旦用於編程操作的物理地址被映射，存儲器控制模塊220就根據包含在RAM210中的奇偶校驗相關信息來確定錯誤校正碼電路230的工作模式接下來，存儲器控制模塊220將來自主機的數據和所確定的錯誤校正碼電路230的 工作模式傳送到錯誤校正碼電路230。此外，在錯誤校正碼電路230產生奇偶校驗數據、將其添加至要被寫入的數據以及將添加了奇偶校驗的數據發送到存儲器控制模塊220時，存儲器控制模塊220將編程命令、要被寫入的數據和物理地址發送到半導體存儲器件100。在主機請求讀取操作時，存儲器控制模塊220通過讀取請求來提供針對半導體存儲器件100的讀取命令以識別編程在選定頁中的數據。存儲器控制模塊220將映射至包含在該讀取請求中的邏輯地址與讀取命令一起提供給半導體存儲器件100。在各個實施例中，每次從該主機接收到請求，存儲器控制模塊220通過快閃記憶體轉換層將該邏輯地址轉換為物理地址。在各個實施例中，存儲器控制模塊220在編程操作期間儲存轉換來的信息，並且在接收到讀取請求時從所儲存的轉換來的信息獲取對應的物理地址。接下來，響應於讀取命令，半導體存儲器件100從與該物理地址相對應的選定頁中讀取頁數據，然後將讀取的頁數據發送到控制器200。存儲器控制模塊220將該頁數據、物理地址以及錯誤校正碼電路230的工作模式發送到錯誤校正碼電路230。錯誤校正碼電路230在存儲器控制模塊220的控制下檢測和校正頁數據中的錯誤。在檢測到到錯誤時，錯誤校正碼電路230使用奇偶校驗數據校正該錯誤。錯誤校正碼電路230使用諸如低密度奇偶校驗核查(LDPC)碼、Bose-Chaudhri-Hocquenghem(BCH)碼、渦輪(turbo)碼、裡德-索羅蒙碼、卷積碼、遞歸系統碼(RSC)、格碼調製(TCM)、塊碼調製(BCM)、漢明碼等的編碼調製來校正錯誤。錯誤校正碼電路230產生奇偶校驗數據作為要被寫入的數據的錯誤校正碼。此外，錯誤校正碼電路230使用所產生的奇偶校驗數據來校正讀取的頁數據的錯誤。在編程操作期間，錯誤校正碼電路230根據從存儲器控制模塊220接收到的工作模式信息來產生奇偶校驗位或者奇偶校驗數據。在各個實施例中，錯誤校正碼電路230根據該工作模式將關於要產生的奇偶校驗位的數量的信息儲存在其中。此外，錯誤校正碼電路230產生合併了奇偶校驗位的數據。錯誤校正碼電路230具有多個工作模式，並且通過多個工作模式中的每個來產生不同數量的奇偶校驗位。此外，錯誤校正碼電路230通過具有要被寫入的數據位的數量與奇偶校驗數據位的數量之間的不同比值的多個工作模式中的每個來產生要被寫入的多個數據。在各個實施例中，錯誤校正碼電路230將要被編程的數據劃分為多個塊單元(chunk-unit)並且為每個塊單元數據產生各自的奇偶校驗數據。此外，錯誤校正碼電路230為所有要被編程的數據產生奇偶校驗數據。在各種實施方式中，錯誤校正碼電路230將產生的奇偶校驗數據合併到要被編程的數據以產生要被寫入的數據。錯誤校正碼電路230將產生的要被寫入的數據發送至存儲器控制模塊220。在讀取操作期間，錯誤校正碼電路230檢測並且校正所讀取的頁數據中的錯誤。此時，可校正錯誤位的數量取決於錯誤校正碼電路230在編程操作期間操作所處的工作模式。通常，奇偶校驗位的數量的增加導致可校正錯誤位的數量增加。因此，具有較大數量的奇偶校驗位的頁數據可以具有較大數量的可校正錯誤位。頁數據中包含的錯誤位的數量大於預定數量導致對頁數據的解碼失敗。相反，在頁數據中包含的錯誤位的數量等於或者小於預定數量導致對頁數據的解碼成功。解碼成功指對應的讀取命令的通過。相反，解碼失敗是指對應的讀取命令的失敗。在解碼成功的情況下，控制器200將錯誤被校正了的頁數據輸出至主機。圖5示出了圖4中所示的存儲單元陣列110。參考圖5，存儲單元陣列110包括多個存儲塊BLK1至BLKz。第一存儲塊BLK1至第z存儲塊BLKz連接到第一位線BL1至第m位線BLm中的每個。第一位線BL1至第m位線BLm形成如圖2中的位線(BL)。多個存儲塊BLK1至BLKz中的每個限定擦除單元。參考圖5，示出了在來自多個存儲塊BLK1至BLKz中的一個存儲塊BLK1中包含的元件而省略其他存儲塊BLK2至BLKz的每個中的元件。其他存儲塊BLK2至BLKz中的每個可以具有與第一存儲塊BLK1的配置相同的配置。存儲塊BLK1包括多個單元串CS1至CSm。第一單元串CS1至第m單元串CSm分別連接到第一位線BL1至第m位線BLm。多個單元串CS1至CSm中的每個具有漏極選擇電晶體DST、彼此串聯連接的多個存儲單元MC1至MCn以及源極選擇電晶體SST。漏極選擇電晶體DST連接到第一漏極選擇線DSL1。第一存儲單元MC1至第n存儲單元MCn分別連接到第一字線WL1至第n字線WLn。源極選擇電晶體SST連接到第一源極選擇線SSL1。漏極選擇電晶體DST的漏極連接到對應的位線。源極選擇電晶體SST的源極連接到參考電壓節點。在一個示例中，源極選擇電晶體SST的源極連接到公共源極線(未示出)，公共源極線接著被偏置至參考電壓。分別來自第一單元串CS1至第m單元串CSm之中並且共同地連接到單個字線(例如WL1)的所有存儲單元形成單個頁(pg)。因此，單個存儲塊BLK1包含多個頁。第一漏極選擇線(DSL1)、第一字線WL1至第n字線WLn以及第一源極選擇線(SSL1)包括在圖2中的行線(RLs)中。第一漏極選擇線(DSL1)、第一字線WL1至第n字線WLn以及第一源極選擇線(SSL1)由外圍電路120中的地址解碼器來控制。第一位線BL1至第m位線BLm由外圍電路120中的讀寫電路來控制。圖6示出了用於該存儲器件的控制器200的操作。圖6示出了根據本公開的編程操作。參考圖4和6，控制器200從主機接收編程請求。除了編程請求之外，控制器200從主機接收要被編程的數據和關聯的邏輯地址(LA)。在步驟601處，控制器將來自主機的LA轉換為存儲器件的物理地址(PA)。控制器200使用快閃記憶體轉換層(FTL)將該邏輯地址轉換為物理地址。快閃記憶體轉換層(FTL)使用邏輯地址與物理地址之間的映射表。快閃記憶體轉換層(FTL)被加載在控制器200中的RAM上。在步驟603處，控制器200基於在控制器200中的RAM中儲存的轉換來的物理地址和奇偶校驗相關信息來確定錯誤校正碼電路230的工作模式。奇偶校驗相關信息可以包括分配給形成存儲單元陣列110的多個頁中的每個頁的奇偶校驗數據區的大小。此外，奇偶校驗相關信息可以包括關於分別與多個頁相對應的錯誤校正碼電路230的工作模式的信息。在各個實施例中，奇偶校驗相關信息可以儲存在查找表中。奇偶校驗相關信息將錯誤校正碼電路230的工作模式限定為針對更靠近存儲單元陣列110的漏極選擇線的頁產生更大數量的奇偶校驗數據位。此外，可以根據頁的奇偶校驗數據區的根據經驗預定的大小來限定錯誤校正碼電路230的工作模式。控制器200使用在步驟603中所確定的錯誤校正碼電路230的工作模式來產生奇偶校驗數據作為用於要被編程的數據的錯誤校正碼。在各個實施例中，錯誤校正碼電路230將關於基於工作模式而要被產生的奇偶校驗位的數量的信息儲存在其中。此外，錯誤校正碼電路230產生合併了奇偶校驗位的數據。錯誤校正碼電路230具有多個工作模式，並且通過多個工作模式中的每個來產生不同數量的奇偶校驗位。此外，錯誤校正碼電路230通過具有要被寫入的數據位的數量與奇偶校驗數據位的數量之間的不同比值的多個 工作模式中的每個來產生要被寫入的多個數據。在各個實施例中，錯誤校正碼電路230將要被編程的數據劃分為多個塊單元並且為每個塊單元數據產生各自的奇偶校驗數據。此外，錯誤校正碼電路230為所有要被編程的數據產生奇偶校驗數據。在步驟605處，錯誤校正碼電路230將所產生的奇偶校驗數據合併到要被編程的數據以產生要被寫入的數據。在步驟607處，控制器200將要被寫入的數據、物理地址以及編程命令發送到半導體存儲器件100，半導體存儲器件100接著可以基於其將數據儲存在其中。以下參考圖6來描述實施對編程了的數據的讀取操作的方法。控制器200提供用於半導體存儲器件100的讀取命令以通過該讀取命令識別編程在選定頁中的數據。控制器200將映射至包含在讀取請求中的邏輯地址的物理地址與讀取命令一起提供給半導體存儲器件100。在各個實施例中，每次從主機接收到請求，控制器200通過快閃記憶體轉換層將該邏輯地址轉換為物理地址。在各個實施例中，控制器200在編程操作期間儲存轉換來的信息，並且在接收讀取請求時從所儲存的轉換來的信息獲取對應的物理地址。控制器200檢測並且校正頁數據中的錯誤。在檢測到錯誤時，錯誤校正碼電路230使用奇偶校驗數據校正該錯誤。錯誤校正碼電路230使用諸如低密度奇偶校驗核查(LDPC)碼、Bose-Chaudhri-Hocquenghem(BCH)碼、渦輪(turbo)碼、裡德-索羅蒙碼、卷積碼、遞歸系統碼(RSC)、格碼調製(TCM)、塊碼調製(BCM)、漢明碼等的編碼調製來校正錯誤。此時，可校正錯誤位的數量取決於錯誤校正碼電路230在編程操作期間操作所處的工作模式。通常，奇偶校驗位的數量的增加導致可校正錯誤位的數量增加。因此，具有較大數量的奇偶校驗位的頁數據可以具有較大數量的可校正錯誤位。頁數據中包含的錯誤位的數量大於預定數量導致對頁數據的解碼失敗。相反，頁數據中包含的錯誤位的數量等於或者小於預定數量導致對頁數據的解碼成功。解碼成功是指對應的讀取命令的通過。相反，解碼失敗是指對應的讀取命令的失敗。在解碼成功的情況下，控制器200將錯誤被校正了的頁數據輸出至主機。圖7是儲存在針對根據本公開的存儲器件的控制器中的奇偶校驗相關信息的示例。參考圖7，奇偶校驗相關信息包括關於分配給形成存儲單元陣列110的多個頁的每個的奇偶校驗數據區的大小的信息。此外，奇偶校驗相關信息包括關於與多個頁相對應的錯誤校正碼電路的工作模式的信息。在各個實施例中，奇偶校驗相關信息儲存在查找表中。奇偶校驗相關信息將錯誤校正碼電路230的工作模式限定為針對更靠近存儲單元陣列110的漏極選擇線的頁產生更大數量的奇偶校驗數據位。此外，根據頁的奇偶校驗數據區的根據經驗預定的大小來限定錯誤校正碼電路230的工作模式。圖7示出了根據錯誤校正碼電路230的工作模式的奇偶校驗相關信息，諸如失效位的最大數量、奇偶校驗位的增加的數量、奇偶校驗數據區的增加的大小以及編碼率。例如，工作模式中的每個可以是如下：第一模式(模式1)：數據區的任何部分都不充當奇偶校驗數據區的默認模式；第二模式(模式2)：數據區的一部分充當奇偶校驗數據區，並且可校正的錯誤位的數量擴展至80位；第三模式(模式3)：數據區的一部分充當奇偶校驗數據區，使用的部分比模式2中的部分大，並且可校正的錯誤位的數量擴展至90位；以及第四模式(模式4)：數據區的一部分充當奇偶校驗數據區，使用的部分比模式2或者模式3中的部分大，並且可校正的錯誤位的數量擴展至100位。工作模式從第一模式到第四模式的改變導致奇偶校驗位的數量增加並且因此導致錯誤校正容量的增加。此外，增加以用於奇偶校驗數據的奇偶校驗數據區的大小被配置為使得第二模式、第三模式以及第四模式可以分別對應於17.5位元組、35位元組以及52.5位元組。這樣的尺寸佔據整個主數據區的不足0.1％，從而對存儲器件的儲存性能的影響可以忽略不計。應當注意的是，儘管圖7示例性地示出了僅僅第一模式到第四模式，但根據設置方法可以具有更多工作模式。圖8示出了包括用於根據本公開的實施例的存儲器件的控制器的存儲系統。例如，本公開的特徵可以應用於圖8中的融合存儲設備700。閃速存儲設備700包括主機接口710、緩衝RAM720、控制器730、寄存器740以及NAND快閃記憶體單元陣列750。接口710使用不同的協議來與其他設備通訊各種信息。緩衝RAM720暫時儲存數據或者包含用來驅動存儲器件的編碼。控制器730響應於來自外部源的控制信號和指令而控制讀取、編程以及狀態。寄存器740儲存例如指令、地址和/或用來限定存儲器件中的內部系統操作環境的配置數據。NAND快閃記憶體單元陣列750被配置為包括非易失性存儲單元和頁緩衝器的操作電路。響應於寫入請求，閃速存儲設備以上述方式編程數據。圖8中的NAND閃速單元陣列750可以對應於圖4中的存儲單元陣列110。圖4中的外圍電路120、存儲器控制模塊220、RAM210以及錯誤校正碼電路230可以包括在控制器730中。圖9示出了包括具有用於根據本公開的實施例的存儲器件的控制器的存儲系統的計算系統。參考圖9，根據本公開的計算系統800包括微處理器820、RAM830、用戶接口840、諸如基帶晶片組的數據機850以及存儲系統810，他們全部經由系統總線860電互連。存儲系統810具有控制器811和半導體器件812，它們可以分別對應於如圖4中所示的根據本公開的控制器200和半導體存儲器件100。在根據本公開的計算系統800可以是行動裝置時，計算系統800可以另外包括用來提供其操作電壓的電池(未示出)。儘管在圖中未示出，但本領域技術人員將從本文中的公開理解到，根據本公開的計算系統800還可以設置有應用晶片組、相機圖像處理器(CIS)、移動DRAM等。作為示例，存儲系統810可以使用用來在其中儲存數據的非易失存儲器來配置固態驅動器/盤(SSD)。此外，存儲系統810可以被提供作為融合閃速存儲器。圖10示出了根據本公開的存儲器件控制器。在如圖4中所示的存儲系統50中，半導體存儲裝置100和控制器200可以合併以實施為存儲卡或者半導體磁碟設備(固態盤：SSD)。參考圖10，控制器1000包括SRAM1050、處理單元1010、主機接口1030、錯誤校正塊1040以及存儲器接口1020。如圖10中所示的處理單元1010和SRAM1050的組合可以充當如圖4中所示的存儲器控制模塊220，並且錯誤校正塊1040可以對應於如圖4中所示的控制器200的錯誤校正碼電路230。SRAM1050可以用作處理單元1010的操作存儲器。在各個實施例中，SRAM1050可以包括在存儲器控制模塊220內或者可以以如圖4所示的單獨的RAM210來實施。主機(系統)接口1030具有連接到存儲系統50的主機(系統)的數據交換協議。錯誤校正塊1040檢測並且校正包含在從半導體裝置讀取的數據中的錯誤。存儲器接口1020與根據本公開的半導體存儲器件100接口。處理單元1010執行控制器200的總體控制操作以交換數據。主機(未示出)與控制器1000經由各種接口彼此連接。例如，主機接口1030可以包括標準接口，諸如PATA(並行高級技術連接)、SATA(串行高級技術連接)、SCSI(小型計算機小接口)、SAS(串行連接SCSI)、USB(通用串行總線)、PCIe(PCI快速)等。存儲系統50還可以設置有ROM(未示出)以儲存用來與該主機或主機接口的編碼數據。半導體存儲器件100可以實施為劃分成多個閃速存儲晶片的多晶片封裝。以上的根據本公開的存儲系統50可以被設置作為具有較低錯誤出現的高可靠性儲存介質。經歷近來研究焦點的諸如半導體磁碟設備(固態盤：SSD)的存儲系統可以設置有根據本公開的半導體器件。儘管已經參考有限的實施例和附圖描述了本公開，但是本公開不局限於此。本公開可以包括經由本領域技術人員對其的改變和修改。因此，本公開的範圍可以不限於如上所述的實施例，而是更確切地說，可以由所附的權利要求和它們的等效例來限定。必要時，本文中討論的不同功能可以以不同次序和/或彼此同時地執行。此外，必要時，上述功能中的一種或更多種可以是可選的或者可以合併。儘管在獨立權利要求中陳述了實施例的各個方面，但其他方面包括來自所描述的實施例和/或具有獨立權利要求的特徵的從屬權利要求的特徵的其他組合，而不僅僅是在權利要求中明確陳述的組合。在本文中也要注意的是，雖然以上描述了本發明的示例性實施例，這些描述不應該以限制意義來看待。更確切地說，在不脫離如所附權利要求中所限定的本公開的範圍情況下存在可以做出的若干改變和修改。當前第1頁1&nbsp2&nbsp3&nbsp當前第1頁1&nbsp2&nbsp3&nbsp