半導體裝置及其製造方法以及半導體集成電路的製作方法
2023-10-05 20:19:49 2
專利名稱：半導體裝置及其製造方法以及半導體集成電路的製作方法
技術領域：
本發明涉及元件分離技術，特別是涉及關於在SOI(Silicon OnInsulator矽絕緣體)襯底上形成的MIS(Metal Insulator Semiconductor金屬-絕緣體-半導體)電晶體的元件分離。
背景技術：
將多個MIS電晶體(例如MOS電晶體)之間分離的元件分離技術中，已知有利用絕緣膜的元件分離。該元件分離用絕緣膜通過從形成MOS電晶體的半導體襯底表面開始的處理來形成。
所謂塊(bulk)型MOS電晶體即在半導體襯底表面上有限地形成高濃度雜質層而形成源極區域和漏極區域的MOS電晶體的場合，在半導體襯底中源極區域與漏極區域之間殘留的區域還與半導體襯底表面連接。因而所謂背柵極的電位(與柵極相對的位置上可形成溝道的半導體層)可從半導體襯底的表面側容易控制。
但是，一般在SOI襯底上的半導體層較薄，且源極區域、漏極區域、元件分離用絕緣膜到達所謂埋入絕緣層地形成。因而為了容易地固定夾於源極區域和漏極區域之間並在埋入絕緣層的相反側與柵電極相對的所謂主體區域的電位，提出了從埋入絕緣層隔離元件分離用絕緣膜的技術。例如經由設於元件分離用絕緣膜與埋入絕緣層之間的雜質區域控制主體區域的電位。這種技術公開於例如日本專利文獻1～4和非專利文獻1中。
專利文獻1特開平11-340472號公報專利文獻2特開2004-193146號公報專利文獻3特開2002-217420號公報專利文獻4特開2000-243973號公報非專利文獻1「Bulk-Layout-Compatible 0.18-μm SOI-MOSTechnology Using Body-Tied P artial-Trench-Isolation(PTI)」，Yuuichi Hirano，et al.，IEEE TRANSACTIONS ON ELECTRONDEVICES，VOL.48，NO.12，DECEM BER 2001發明內容但是，只從埋入絕緣層隔離元件分離用絕緣膜時，存在源極區域或漏極區域與元件分離用絕緣膜和埋入絕緣層之間殘留的雜質層之間形成pn結，且在此處發生靜電容的問題。這會增大源極區域或漏極區域的寄生電容。
另外與源極區域或漏極區域連接的布線或柵電極也敷設在元件分離用絕緣膜上。這時，在元件分離用絕緣膜與埋入絕緣層之間殘留的雜質層有助於增加該布線的寄生電容。
本發明為解決上述問題構思而成，旨在提供降低寄生於源極區域、漏極區域上的結電容，並降低寄生於布線上的電容的技術。
本發明的半導體裝置中設有多個MIS電晶體和將所述MIS電晶體互相分離的元件分離絕緣膜。所述MIS電晶體在設於絕緣層上的半導體層上形成，各自至少包括一個柵電極、均到達所述絕緣層的源極區域、漏極區域及主體區域。所述元件分離絕緣膜將所述MIS電晶體互相分離。所述主體區域夾於所述源極區域和所述漏極區域之間，在所述絕緣層的相反側與所述柵電極相對。在與所述半導體層的厚度方向和所述MIS電晶體中所述柵電極延伸的第一方向均垂直的第二方向，不同電晶體間的所述源極區域與所述漏極區域之間的所述元件分離絕緣膜達到所述絕緣層。
本發明的半導體裝置的製造方法包括以下工序(a)準備包括絕緣層和設於所述絕緣層上的半導體層的半導體襯底的工序；(b)在所述半導體層上方形成氮化矽膜的工序；(c)用光刻技術將所述氮化矽膜圖案形成的工序；(d)以圖案形成的所述氮化矽膜作為掩模，將所述半導體層蝕刻到未到達所述絕緣層的深度的工序；(e)在圖案形成的所述氮化矽膜上和經蝕刻的所述半導體層上方形成光刻膠，將所述光刻膠圖案形成的工序；(f)以圖案形成的所述光刻膠和所述氮化矽膜作為掩模，並將蝕刻後的所述半導體層的一部分進一步蝕刻到達到所述絕緣層的深度的工序；以及(g)在所述半導體層中，對蝕刻到未到達所述絕緣層的深度的部分和蝕刻到達到所述絕緣層的深度的部分均埋入絕緣膜，形成元件分離絕緣膜的工序。
依據本發明的半導體裝置，在源極區域、漏極區域的第二方向側不存在雜質層，因此降低寄生於此處的結電容。另外降低在一個電晶體的源極區域和與該一個電晶體在第二方向相鄰的另一電晶體的漏極區域之間，寄生於在絕緣層相反側敷設的布線上的電容。
另外，依據本發明的半導體裝置的製造方法，以氮化矽膜作為掩模，並將半導體層蝕刻到未到達絕緣層的深度，然後，以光刻膠和氮化矽膜作為掩模，並將蝕刻後的半導體層的一部分進一步蝕刻到達到絕緣層的深度。然後向蝕刻後的部分埋入絕緣膜，形成元件分離絕緣膜。從而，能夠形成未到達絕緣層的元件分離絕緣膜和到達絕緣層的元件分離絕緣膜。另外在蝕刻到達到絕緣層的深度的過程中，以光刻膠和氮化矽膜兩個作為掩模，因此即便發生了光刻膠的圖案偏移，也不會無意間擴大達到絕緣層的元件分離絕緣膜。
圖1與圖2和圖3相結合，是例示本發明實施例1的元件分離技術的平面圖。
圖2與圖1和圖3相結合，是例示本發明實施例1的元件分離技術的平面圖。
圖3與圖1和圖2相結合，是例示本發明實施例1的元件分離技術的平面圖。
圖4是表示圖1至圖3的連接的示意圖。
圖5是圖1的位置5-5』的剖面指示圖。
圖6是圖1的位置6-6』的剖面指示圖。
圖7是圖1的位置7-7』的剖面指示圖。
圖8是圖1的位置8-8』的剖面指示圖。
圖9是例示本發明實施例2的元件分離技術的平面圖。
圖10與圖11和圖12相結合，是例示本發明實施例2的元件分離技術的平面圖。
圖11與圖10和圖12相結合，是例示本發明實施例2的元件分離技術的平面圖。
圖12與圖10和圖11相結合，是例示本發明實施例2的元件分離技術的平面圖。
圖13是表示圖10至圖12的連接的示意圖。
圖14是表示PTI配置子程序的概要的流程圖。
圖15是概略例示本發明實施例3的分離技術的框圖。
圖16是概略例示本發明實施例3的變形相關的分離技術的框圖。
圖17是表示PTI配置子程序的概要的流程圖。
圖18是表示本發明實施例4的半導體裝置的製造方法的各工序的剖面指示圖。
圖19是表示本發明實施例4的半導體裝置的製造方法的各工序的剖面指示圖。
圖20是表示本發明實施例4的半導體裝置的製造方法的各工序的剖面指示圖。
圖21是表示本發明實施例4的半導體裝置的製造方法的各工序的剖面指示圖。
圖22是表示本發明實施例4的半導體裝置的製造方法的各工序的剖面指示圖。
圖23是表示本發明實施例4的半導體裝置的製造方法的各工序的剖面指示圖。
圖24是表示本發明實施例4的半導體裝置的製造方法的各工序的剖面指示圖。
圖25是表示本發明實施例4的半導體裝置的製造方法的各工序的剖面指示圖。
圖26與圖27和圖28相結合，是例示本發明實施例5的元件分離技術的平面圖。
圖27與圖26和圖28相結合，是例示本發明實施例5的元件分離技術的平面圖。
圖28與圖26和圖27相結合，是例示本發明實施例5的元件分離技術的平面圖。
圖29是表示圖26至圖28的連接的示意圖。
圖30是圖28的位置9-9』的剖面指示圖。
(符號說明)101襯底，102絕緣層，103絕緣膜，300LSI，301、304第二種塊，302、303第一種塊，305、305a、305b FTI區域，306PTI區域，G1～G4柵電極，N10、N11、N12、N13、N21、N22、N23、N31、N32、N41、N42(作為源極區域/漏極區域起作用的)N型雜質層，P10、P11、P12、P13、P21、P22、P23、P31、P32、P41、P42(作為源極區域/漏極區域起作用的)P型雜質層，N14、N15、N16、N24、N25、N33、N43(作為主體區域起作用的)N型雜質層，P14、P15、P16、P24、P25、P33、P43(作為主體區域起作用的)P型雜質層，N17、N18、N19、N20、N26、N27、N30、N34、N40、N44、N45、N101、N102(PTI區域中的)N型雜質層，P17、P18、P19、P20、P26、P27、P30、P34、P40、P44、P45、P101、P102(PTI區域中的)P型雜質層，QN1～QN4NMOS電晶體，QP1～QP4PMOS電晶體。
具體實施例方式
實施例1圖1至圖3相結合，是例示本發明實施例1的元件分離技術的平面圖。圖4是表示圖1至圖3的連接的示意圖。圖1與圖2在虛擬線I-I上連接，圖2與圖3在虛擬線II-II上連接，從而構成整個平面圖。
圖1至圖3中示出沿著由圖中下側到上側的方向(X方向的正方向)依次排列了低電位線VSL、NMOS電晶體組、PMOS電晶體組、高電位線VDL的柵極陣列。這些低電位線、高電位線、NMOS電晶體組、PMOS電晶體組均在SOI襯底(未圖示)上形成。但本發明的應用並不限於柵極陣列。
低電位線VSL和高電位線VDL均有沿著圖中由左向右的方向(Y方向的正方向)延伸的主線和沿著X方向延伸的支線。在設有低電位線VSL的主線的位置與設有高電位線VDL的主線的位置的SOI襯底上分別形成P型雜質層PL和N型雜質層NL。還有低電位線VSL的主線與P型雜質層PL、高電位線VDL的主線與N型雜質層NL分別通過接觸孔(圖中用方塊包圍的×符號表示)彼此連接。
在NMOS電晶體或PMOS電晶體中設柵電極延伸的方向為X方向，設與X方向垂直的方向為Y方向而加以圖示。但是，X方向還是Y方向都與SOI襯底的絕緣層厚度方向垂直。
在圖1中的上側，P型雜質層P10、P11、P12、P13按該順序沿著Y方向的正方向排列。還有在Y方向上，P型雜質層P10、P11、P12、P13之間夾著N型雜質層N14、N15、N16，並向X方向延伸地設置。同樣地，在圖中下側，N型雜質層N10、N11、N12、N13按該順序沿著圖中Y方向的正方向排列。還有在Y方向上，N型雜質層N10、N11、N12、N13之間，夾著P型雜質層P14、P15、P16，並向X方向延伸地設置。P型雜質層P10～P16及N型雜質層N10～N16沿厚度方向貫通SOI層(未圖示)地形成。這些在圖1上的位置表示在SOI層中露出的位置。
柵電極G1包括與N型雜質層N14、N15、N16、P型雜質層P14、P15、P16相對並向X方向延伸的部分和與它們連接並向Y方向延伸的部分。向柵電極G1的Y方向延伸的部分，經由接觸孔連接到比柵電極G1更遠離SOI襯底的布線L11。
P型雜質層P10、P12經由接觸孔連接到高電位線VDL的支線，N型雜質層N10、N12經由接觸孔連接到低電位線VSL的支線。P型雜質層P11、P13及N型雜質層N11、N13，經由接觸孔連接到比柵電極G1更遠離SOI襯底的布線L12。
因而圖1中設有以P型雜質層P10、P12為源極區域、以P型雜質層P11、P13為漏極區域、以N型雜質層N14、N15、N16為主體區域的PMOS電晶體QP1和以N型雜質層N10、N12為源極區域、以N型雜質層N11、N13為漏極區域、以P型雜質層P14、P15、P16為主體區域的NMOS電晶體QN1，在低電位線VSL與高電位線VDL之間，經由布線L12串聯連接的結構。該PMOS電晶體QP1和NMOS電晶體QN1共用柵電極G1。
在圖2中的上側，P型雜質層P21、P22、P23按該順序沿著Y方向的正方向排列。還有在Y方向上，P型雜質層P21、P22、P23之間，夾著N型雜質層N24、N25向X方向延伸地設置。同樣地，在圖中下側，N型雜質層N21、N22、N23按該順序沿著圖中Y方向的正方向排列。還有在Y方向上，N型雜質層N21、N22、N23之間，夾著P型雜質層P24、P25向X方向延伸地設置。P型雜質層P21～P25和N型雜質層N21～N25沿厚度方向貫通SOI層地形成。這些在圖2中示出的位置表示在SOI層中露出的位置。
柵電極G2包括與N型雜質層N24、N25及P型雜質層P24、P25相對並向X方向延伸的部分和與它們連接並向Y方向延伸的部分。柵電極G2的向Y方向延伸的部分，經由接觸孔連接到比柵電極G2更遠離SOI襯底的布線L21。
P型雜質層P21、P23經由接觸孔連接到高電位線VDL的支線，N型雜質層N21、N23經由接觸孔連接到低電位線VSL的支線。P型雜質層P22和N型雜質層N22，經由接觸孔連接到比柵電極G2更遠離SOI襯底的布線L22。圖中用二重圓表示的位置形成將布線L22與必須連接的布線(未圖示)互相連接的通孔V1。
因而，圖2中設有以P型雜質層P21、P23為源極區域、以P型雜質層P22為漏極區域、以N型雜質層N24、N25為主體區域的PMOS電晶體QP2和以N型雜質層N21、N23為源極區域、以N型雜質層N22為漏極區域、以P型雜質層P24、P25為主體區域的NMOS電晶體QN2，在低電位線VSL和高電位線VDL之間，經由布線L22串聯連接的結構。該PMOS電晶體QP2和NMOS電晶體QN2共用柵電極G2。
另外在圖2中的上側，P型雜質層P31、P32按該順序沿著Y方向的正方向排列。還有在Y方向上，P型雜質層P31、P32之間，夾著N型雜質層N33向X方向延伸地設置。同樣地，在圖中下側，N型雜質層N31、N32按該順序沿著圖中Y方向的正方向排列。還有在Y方向上，N型雜質層N31、N32之間，夾著P型雜質層P33並向X方向延伸地設置。P型雜質層P31～P33及N型雜質層N31～N33沿厚度方向貫通SOI層地形成。它們在圖2中示出的位置表示在SOI層中露出的位置。
柵電極G3包括與N型雜質層N33、P型雜質層P33相對並向X方向延伸的部分和與它們連接並向Y方向延伸的部分。柵電極G3在Y方向延伸的部分，經由接觸孔連接到比柵電極G3更遠離SOI襯底的布線L31。
P型雜質層P31經由接觸孔連接到高電位線VDL的支線，N型雜質層N31經由接觸孔連接到低電位線VSL的支線。P型雜質層P32和N型雜質層N32，經由接觸孔連接到比柵電極G3更遠離SOI襯底的布線L32。
因而，圖2中還設有以P型雜質層P31為源極區域、以P型雜質層P32為漏極區域、以N型雜質層N33為主體區域的PMOS電晶體QP3和以N型雜質層N31為源極區域、以N型雜質層N32為漏極區域、以P型雜質層P33為主體區域的NMOS電晶體QN3，在低電位線VSL與高電位線VDL之間，經由布線L32串聯連接的結構。該PMOS電晶體QP3、NMOS電晶體QN3共用柵電極G3。
在圖3中的上側，P型雜質層P41、P42按該順序沿著Y方向的正方向排列。還有在Y方向上，P型雜質層P41、P42之間，夾著N型雜質層N43並向X方向延伸地設置。同樣地，在圖中下側，N型雜質層N41、N42按該順序沿著圖中Y方向的正方向排列。還有在Y方向上，N型雜質層N41、N42之間，夾著P型雜質層P43向X方向延伸地設置。P型雜質層P41～P43及N型雜質層N41～N43沿厚度方向貫通SOI層地形成。這些在圖3中示出的位置表示SOI層中露出的位置。
柵電極G4包括與N型雜質層N43、P型雜質層P43相對並向X方向延伸的部分和與它們連接並向Y方向延伸的部分。向柵電極G4的Y方向延伸的部分，經由接觸孔連接到比柵電極G4更遠離SOI襯底的布線L41。
P型雜質層P41經由接觸孔連接到高電位線VDL的支線，N型雜質層N41經由接觸孔連接到低電位線VSL的支線。P型雜質層P42和N型雜質層N42經由接觸孔連接到比柵電極G4更遠離SOI襯底的布線L42。
因而，圖3中設有以P型雜質層P41為源極區域、以P型雜質層P42為漏極區域、以N型雜質層N43為主體區域的PMOS電晶體QP4和以N型雜質層N41為源極區域、以N型雜質層N42為漏極區域、以P型雜質層P43為主體區域的NMOS電晶體QN4，在低電位線VSL和高電位線VDL之間，經由布線L42串聯連接的結構。這些PMOS電晶體QP4與NMOS電晶體QN4共用柵電極G4。
在這些結構中，N型雜質層、P型雜質層達到成為SOI層的底層的絕緣層地形成。還有作為主體區域起作用的雜質層，通過與該雜質層相對的柵電極上施加預定電壓，在SOI襯底的絕緣層的相反側形成溝道。
另外僅用斜線圖示的部分採用PTI(Partial Trench Isolation)結構。除此以外的部分上未形成P型雜質層或N型雜質層的部分，即未加斜線也未加陰影的部分上採用FTI(Full Trench Isolation)結構。PTI結構指的是僅在SOI層上面(柵電極G1～G4和布線L11～L42側)設置絕緣膜，並殘留了SOI層的元件分離結構。FTI結構指的是未留SOI層且由成為SOI層的底層的絕緣層到其相反側設置絕緣膜的元件分離結構。以下將採用PTI結構的區域稱為PTI區域，採用FTI結構的區域稱為FTI區域。
圖1中N型雜質層N17、N18、N19及P型雜質層P17、P18、P19在PTI區域設於SOI層上。N型雜質層N17與N型雜質層N14、NL及P型雜質層P10、P11接觸，N型雜質層N18與N型雜質層N15、NL及P型雜質層P11、P12接觸，N型雜質層N19與N型雜質層N16、NL及P型雜質層P12、P13接觸。因而，N型雜質層N17、N18、N19具有將PMOS電晶體QP1的主體區域連接到高電位線VDL的功能。
同樣在圖1中設成使P型雜質層P17與P型雜質層P14、PL及N型雜質層N10、N11接觸，使P型雜質層P18與P型雜質層P15、PL及N型雜質層N11、N12接觸，使P型雜質層P19與P型雜質層P16、PL及N型雜質層N12、N13接觸。因而，P型雜質層P17、P18、P19具有將NMOS電晶體QN1的主體區域連接到低電位線VSL的功能。
但是，如傳統技術那樣，不在PMOS電晶體QP1和NMOS電晶體QN1周圍廣泛設置PTI區域，而固定主體區域電位所必要的區域以外採用FTI結構進行元件分離。因而，作為源極區域或漏極區域起作用的P型雜質層P10～P13、N型雜質層N10～N13在其周圍雜質層之間形成pn結的部分也非常受限制。這帶來基本避免在傳統技術中成為問題的元件分離區域中的結電容的效果。另外能夠降低柵電極G1或布線L11、L12與SOI層之間的寄生電容。
圖2中N型雜質層N26、N27及P型雜質層P26、P27在PTI區域設於SOI層上。N型雜質層N26與N型雜質層N24、NL及P型雜質層P21、P22接觸，N型雜質層N27與N型雜質層N25、NL及P型雜質層P22、P23接觸。因而，N型雜質層N26、N27具有將PMOS電晶體QP2的主體區域連接到高電位線VDL的功能。
同樣在圖2中設成使P型雜質層P26與P型雜質層P24、PL及N型雜質層N21、N22接觸，使P型雜質層P27與P型雜質層P25、PL及N型雜質層N22、N23接觸。因而，P型雜質層P26、P27具有將NMOS電晶體QN2的主體區域連接到低電位線VSL的功能。
另外在圖2中N型雜質層N34與P型雜質層P34設於PTI區域中SOI層上。N型雜質層N34與N型雜質層N33、NL及P型雜質層P31、P32接觸。因而，N型雜質層N34具有將PMOS電晶體QP3的主體區域連接到高電位線VDL的功能。
同樣在圖2中設成使P型雜質層P34與P型雜質層P33、PL及N型雜質層N31、N32接觸。因而，P型雜質層P34具有將NMOS電晶體QN3的主體區域連接到低電位線VSL的功能。
但是，如傳統技術那樣，不在PMOS電晶體QP2、QP3或NMOS電晶體QN2、QN3周圍廣泛設置PTI區域，因此作為源極區域或漏極區域起作用的P型雜質層P21～P23、P31、P32、N型雜質層N21～N23、N31、N32在其周圍雜質層之間形成pn結的部分也非常受限制。這帶來基本避免在傳統技術中成為問題的元件分離區域中的結電容。另外能夠降低柵電極G2、G3或布線L21、L22、L31、L32與SOI層之間的寄生電容。
另外若與通孔V1連接的布線(未圖示)或者布線L22的延長線在Y方向上相鄰並分離的PMOS電晶體QP2、QP3之間向X方向延伸地設置時，在這些布線正下方不存在半導體層，能夠降低這些布線與SOI層之間的寄生電容。同樣地，若這些布線在Y方向上相鄰並分離的NMOS電晶體QN2、QN3之間向X方向延伸地設置時，也能降低這些布線與SOI層之間的寄生電容。
另外在圖3中N型雜質層N44及P型雜質層P44設於PTI區域中SOI層上。N型雜質層N44與N型雜質層N43、NL及P型雜質層P41、P42接觸。因而，N型雜質層N44具有將PMOS電晶體QP4的主體區域連接到高電位線VDL的功能。
同樣在圖3中設成使P型雜質層P44與P型雜質層P43、PL及N型雜質層N41、N42接觸。因而，P型雜質層P44具有將NMOS電晶體QN4的主體區域連接到低電位線VSL的功能。
但是，如傳統技術那樣，不在PMOS電晶體QP4或NMOS電晶體QN4周圍廣泛設置PTI區域，因此作為源極區域或漏極區域起作用的P型雜質層P41、P42、N型雜質層N41、N42在其周圍雜質層之間形成pn結的部分也非常受限制。這帶來基本避免在傳統技術中成為問題的元件分離區域中的結電容。另外能夠降低柵電極G4或布線L41、L42和SOI層之間的寄生電容。
為了更詳細說明PTI結構及FTI結構，用圖5、圖6、圖7、圖8分別表示圖1的位置5-5』、6-6』、7-7』、8-8』的剖面指示圖。圖5的左端及右端與圖1的位置5、5』對應，圖6的左端及右端與圖1的位置6、6』對應，圖7的左端及右端與圖1的位置7、7』對應，圖8的左端及右端與圖1的位置8、8』對應。
在任何圖中SOI襯底的絕緣層102設於襯底101上。例如襯底101用半導體構成，例如絕緣層102是氧化膜等的埋入絕緣膜。例如在絕緣層102和其上設置的SOI層的合計厚度約270nm。另外，任何圖中均適當省略了層間絕緣膜或其它布線。
參照圖5，柵電極G1隔著柵極絕緣膜104與P型雜質層P15、P16對峙，且在側面設有側壁105。圖5中右端與位置5』對應，採用FTI結構，元件分離絕緣膜103貫通形成了N型雜質層N11、N12、N13或P型雜質層P15、P16的SOI層地設置。元件分離絕緣膜103達到絕緣層102。另外低電位線VSL的支線也出現在N型雜質層N12上方(實際上隔著層間絕緣膜設於N型雜質層N12上)。
如關於布線L22的說明，即便在採用FTI結構的位置上敷設布線，該布線與SOI層之間的靜電容也變小。因而能夠減小因布線的寄生電容而產生的信號延遲。另外，與作為漏極區域起作用的N型雜質層N13相鄰的元件分離絕緣膜103達到絕緣層102，因此基本上能夠避免在該部分產生結電容的情況。
參照圖6，柵電極G1、低電位線VSL的支線形成在元件分離絕緣膜103上方。這裡省略側壁，柵極絕緣膜包含於元件分離絕緣膜103中。圖6中左端及右端分別與位置6、6』對應，採用FTI結構。另外在低電位線VSL的支線正下方也採用FTI結構。另一方面，設有P型雜質層P18、P19的位置上採用PTI結構，元件分離絕緣膜103僅在SOI層上方設置。還有在元件分離絕緣膜103下方(絕緣層102側)殘留P型雜質層P18、P19。
PTI區域上的元件分離絕緣膜103的厚度，比例如作為源極區域或漏極區域起作用的雜質層的伸出部(在作為源極區域或漏極區域起作用的雜質層中，延伸到柵電極下方的較淺的雜質區域)深，例如為90nm。
在圖6中從紙面跟前側P型雜質層PL與P型雜質層P18、P19接觸，從紙面背側P型雜質層P15、P16分別與P型雜質層P18、P19接觸，P型雜質層PL經由接觸孔連接到低電位線VSL。如圖7所示，在PTI區域中元件分離絕緣膜103下方形成P型雜質層P19，P型雜質層PL經由該P型雜質層P19連接到P型雜質層P16。
因而，作為NMOS電晶體QN1的主體區域起作用的P型雜質層P15、P16通過低電位線VSL固定電位。作為NMOS電晶體QN1的主體區域起作用的P型雜質層P14也經由P型雜質層PL及PTI區域的P型雜質層P17連接到低電位線VSL，固定其電位(未圖示)。但是，由於N型雜質層N10～N13周圍的PTI區域限於固定主體區域電位所必要的區域，在低電位線VSL的支線正下方採用FTI結構。例如如圖8所示，採用FTI結構的位置中，N型雜質層N11與其它雜質層不形成pn結，因此能夠降低結電容。
如上所述，PTI區域最好限於主體區域附近。具體地說，將Y方向上的PTI區域的寬度，例如設為與柵電極各側壁端部相同的寬度。通常，伸出部在側壁形成，因此，通過將PTI區域設定為這樣的寬度，能夠使PTI區域上的雜質區域可靠地與主體區域接觸。
若更詳細地例示，則圖5中沿著柵電極G1的X方向的側面的兩方形成側壁105。還有，作為源極區域起作用的N型雜質區域N12和作為漏極區域起作用的N型雜質區域N11，在與側壁105相對的位置設有伸出部。還有，將作為主體區域起作用的P型雜質區域P15附近沿著元件分離絕緣膜103的Y方向的寬度，設定為沿著Y方向由一方側壁105的端部經過柵電極G1到達另一方側壁105端部的寬度。
或者，為了固定主體區域的電位而減小設於PTI區域的雜質區域的電阻，並且為了降低在PTI區域上方延伸的柵電極的寄生電容，最好將與主體區域接觸的PTI區域的Y方向上的寬度，選定為由主體區域端部向源極區域或漏極區域擴大預定寬度的寬度。該預定寬度越小就越可降低寄生電容，因此最好將該預定寬度設定為設計標準所允許的最小寬度。
實施例2如圖3所示，電晶體QP4、QN4的柵極寬度窄於電晶體QP1～QP3、QN1～QN3的柵極寬度。為了減小在電晶體QP4、QN4兩個中使用的柵電極G4的電阻，最好將各電晶體QP4、QN4在X方向上靠近地配置。
但是，通過該配置，PTI區域中的N型雜質層N44、P型雜質層P44會在X方向配置得較長。N型雜質層N44在X方向上夾於N型雜質層NL、N43之間並相鄰，因此電流沿著X方向流過。P型雜質層P44也同樣。因而，對降低用以固定主體區域電位的雜質區域電阻的觀點來說，最好擴大PTI區域在Y方向上的寬度。
但是，僅僅增大PTI區域在Y方向上的寬度會導致結電容的增大。具體地說，例如圖3中僅僅按照矩形的形態增大N型雜質層N44在Y方向的寬度，會增大不必要的該N型雜質層N44與P型雜質區域P41、P42之間產生的結電容，並且在與高電位線VDL的支線之間也會發生不必要的寄生電容。
於是，如果將與源極區域或漏極區域接觸的部分的寬度保持較窄的情況下，由相離此處的位置擴大PTI區域在Y方向的寬度，就不會增大不必要的結電容，能夠降低上述雜質區域的電阻。還有，在形成了高電位線VDL的支線的位置上最好擴大PTI區域。這是為了避免高電位線VDL上的寄生電容的增大。
圖9是例示基於上述觀點經改善的半導體裝置的結構的平面圖，與圖3同樣在虛擬線II-II上連接。與圖3所示的結構相比，N型雜質層N44及P型雜質層P44分別被N型雜質層N45及P型雜質層P45置換。設有N型雜質層N45及P型雜質層P45的位置上，SOI襯底的絕緣層(圖5至圖8中例示的絕緣層102)相反側上設置元件分離膜(圖5至圖8中例示的元件分離膜103)不到達該絕緣層，並採用PTI結構。換言之，該元件分離膜與該絕緣層之間設有N型雜質層N45及P型雜質層P45，設有它們的區域成為PTI區域。
N型雜質層N45在與PMOS電晶體QP4接觸的一側將寬度設定為與圖3所示的N型雜質層N44同樣的寬度。但是由N型雜質區域N43、P型雜質區域P41、P42靠近N型雜質區域NL側的X方向的端往前距離δ1開始到N型雜質層NL為止，N型雜質層N45在Y方向的寬度被擴大。
從而，避免P型雜質區域P41、P42與其它雜質形成的結電容的增大，並可使N型雜質層45在X方向上的電阻值降到N型雜質區域N44以下。
另外，P型雜質層P45在與NMOS電晶體QN4接觸的一側將寬度設定為與圖3所示的P型雜質層P44同樣的寬度。但是由P型雜質區域P43、N型雜質區域N41、N42靠近P型雜質區域PL側的X方向的端往前距離δ2開始到P型雜質層PL為止，P型雜質層P45在Y方向的寬度被擴大。
從而，避免N型雜質區域N41、N42與其它雜質形成的結電容的增大，並可使P型雜質層P45在X方向上的電阻值降到P型雜質區域P44以下。
為了不使P型雜質區域P41、P42與N型雜質區域N45的寬度被擴大的部分接觸，且不使N型雜質區域N41、N42與P型雜質區域P45的寬度被擴大的部分接觸，有必要將距離δ1、δ2設為正值。另外，為了使N型雜質區域N45的寬度被擴大的部分和P型雜質區域P45的寬度被擴大的部分均在X方向上的電阻下降，最好使距離δ1、δ2較小。因此，最好將距離δ1、δ2設定為設計標準所允許的最小寬度。
顯然，隨著N型雜質區域N45的寬度或P型雜質區域P45的寬度的擴大，寄生於它們的靜電容也增加。將寄生於柵電極G4的靜電容設為Cg(這包含因MIS結構而來的所謂柵電容和在N型雜質區域N45和P型雜質區域P45之間發生的寄生電容兩個)，將柵電極G4的電阻設為Rg，將N型雜質區域N45和P型雜質區域P45的電阻及電容分別設為Rpti、Cpti時，使時間常數{Rpti(Cpti+Cg)+RgCg}滿足電路規定工作頻率的值例如小於電路工作頻率之逆數地設定PTI區域的寬度。
另外，擴大PTI區域的方法並不限於如電晶體QP4、QN4那樣縮短柵極寬度的場合。圖10至圖12相結合，是例示本發明實施例2的另一元件分離技術的平面圖。圖13是表示圖10至圖12的連接的示意圖。圖10與圖11在虛擬線III-III上連接，圖11與圖12在虛擬線IV-IV上連接，從而構成整個平面圖。
圖10至圖12示出擴大圖1至圖3的PTI區域在Y方向的寬度的結構。即，圖1中PTI區域上形成的N型雜質區域N17、N18及P型雜質區域P17、P18分別被N型雜質區域N101和P型雜質區域P101置換。另外N型雜質區域N19和P型雜質區域P19分別被N型雜質區域N102和P型雜質區域P102置換(參照圖10)。圖2中PTI區域上形成的N型雜質區域N26、N27及P型雜質區域P26、P27分別被N型雜質區域N20和P型雜質區域P20置換。另外N型雜質區域N34和P型雜質區域P34分別被N型雜質區域N30和P型雜質區域P30置換(參照圖11)。圖3中PTI區域上形成的N型雜質區域N44和P型雜質區域P44分別被N型雜質區域N40和P型雜質區域P40置換(參照圖12)。
N型雜質區域N101、N102、N20、N30、N40及P型雜質區域P101、P102、P20、P30、P40均在PTI區域中設於元件分離絕緣層103與SOI襯底的絕緣層102(參照圖5至圖8)之間。為固定電晶體QP1～QP4的主體電位，作為主體區域起作用的N型雜質區域N14、N15、N16、N24、N25、N33、N43均與高電位線VDL連接，因此將它們與高電位線VDL的主線之間全部作成PTI區域，並可在此處設置N型雜質區域。但是，為降低N型雜質區域N14、N15、N16、N24、N25、N33、N43的結電容，最好僅將它們附近作成PTI區域，並在與它們相離的位置從作為源極區域或漏極區域起作用的P型雜質層開始間隔地設置PTI區域。
具體地說，例如上述那樣，最好將與主體區域接觸的PTI區域Y方向上的寬度，選定為由主體區域端部向源極區域或漏極區域按設計標準所允許的最小寬度擴大的寬度。另外，最好從源極區域或漏極區域向X方向僅相離設計標準所允許的最小寬度後，擴大PTI區域在Y方向上的寬度。
還有，設有高電位線VDL或低電位線VSL支線的位置上採用FTI區域，從而能夠基本避免在高電位線VDL或低電位線VSL的支線上寄生的靜電容的增大。
圖14是表示設定PTI區域的配置的PTI配置子程序的概要的流程圖。從半導體裝置的配置布線程序的主程序(未圖示)中一但起動該子程序，步驟S11、S12就按該順序執行，然後其處理返回到該主程序。
在步驟S11中，按照預定的設計標準確定敷設布線的位置。在步驟S12中，除在步驟S11中確定的敷設布線的位置以外，設置PTI區域的位置。但是如上所述，使在PTI區域中形成的雜質層的電阻及電容或柵電極的電阻及電容所確定的時間常數滿足預定值地設定PTI區域。
實施例3在設計並製造LSI(大規模集成電路)時，往往將它分為多個塊。往往混合例如構成建立邏輯電路用的單元基片或柵極陣列等設計自由度較低的電路的塊(以下稱為「第一種塊」)和構成SRAM(靜態RAM)、PLL(鎖相環路)、ADC(模/數變換)、DAC(數/模變換)、I/O(輸入輸出電路)等設計自由度較高的電路的塊(以下稱為「第二種塊」)設計並製造。這也適合在SOI襯底上設計並製造LSI的場合。
在SOI襯底上製造並設計LSI時，應用如本發明那樣將PTI區域限定於預定區域的技術的是最好其設計自由度低的第一種塊而不是第二種塊。這是由於工作頻率提高而寄生電容和雜散電容成為問題時，第二種塊具有容易重新最優化的設計自由度，而且在第一種塊中利用傳統的設計資產而將PTI區域限定於預定區域，容易應對該問題。
於是，例如在第二種塊內，例如作為元件分離僅採用PTI結構等採用傳統的元件分離技術，並在第一種塊內，利用實施例1或實施例2所示的技術，將PTI區域限定在預定區域，能夠改善LSI動作。
圖15是概略例示在SOI襯底上製造並設計的LSI300的結構的框圖。LSI300中設有第一種塊302、303、第二種塊301、304和使這些塊301～304彼此分離的FTI區域305。
即便設有彼此連接塊之間的布線(以下稱為「塊間布線」)，由於塊301～304通過FTI區域305互相分離，塊間布線的寄生電容會較小。塊間布線例如從SOI襯底側開始數第三層以上的布線實現。
可以只將在塊間布線中在配置其上所寄生的電容特別成為問題的部分(例如因寄生電容的增大而增大的時間常數鑑於工作頻率較大時等)的區域設為FTI區域，其以外的部分設為PTI區域。從而能夠降低其寄生電容成為問題的塊間布線的寄生電容，而且可將設於PTI區域的雜質層連接到塊以外的部分，因此容易固定主體電位。對於全部的塊間布線，其寄生電容成為問題時，除敷設塊間布線的位置以外，能夠設置PTI區域。
圖16是表示本實施例的變形形態的框圖，具有LSI300中通過FTI區域305a、305b和PTI區域306使塊301～304互相分離的結構。
FTI區域305a包含設有將塊301、303互相連接的塊間布線的區域，FTI區域305b包含塊302、303或者還設有將塊301、304互相連接的塊間布線的區域。
圖17是表示用以設定各塊間的分離時將PTI結構和FTI結構用在哪一處的PTI配置子程序的概要的流程圖。從半導體裝置的設置布線程序的主程序(未圖示)，一旦起動該子程序，步驟S21～S25按該順序執行，然後其處理返回到該主程序。但是，步驟S21和步驟S22可交換執行，也可將步驟24和步驟25交換執行。
在步驟S21中，按照預定的設計標準，確定配置塊的位置。在步驟S22中確定塊內部的元件分離中將實施例1、2中例示的本發明的元件分離(圖記載為「受限制的PTI區域的配置」)用於哪個塊。在步驟S23中設定塊間布線的配置。在步驟S24中設定塊間的PTI區域。
在步驟S24中，鑑於步驟S23中確定的塊布線被敷設的位置，可將除設有寄生電容成為問題的布線的部位以外的塊間作成PTI區域。這時的示例與圖16相當。另一方面，可以不鑑於在步驟S23中確定的敷設塊布線的位置，而在步驟S24中進行完全不採用PTI區域的設定。步驟S25中在塊間不採用PTI結構的區域設定FTI區域。
在交換步驟S24、S25的順序時，可包含敷設其寄生電容成為問題的布線的區域在內，設定FTI區域，然後在步驟S25中塊間不採用FTI結構的區域設定PTI區域。
實施例4本實施例是與實施例1和2相關的半導體裝置的製造方法。
圖18至圖25均為圖1的位置7-7』中將7』側擴大到PMOS電晶體QP1附近的位置上的剖面指示圖，表示本實施例的製造方法的各工序。
首先，準備設有氧化矽膜等的埋入絕緣膜即絕緣層102及設於絕緣層102上的半導體層即SOI層100的半導體襯底(SOI襯底)101。接著，在SOI襯底100上依次形成底層氧化膜110、多晶矽膜111及氮化矽膜112(圖18)。還有，底層氧化膜110可通過例如熱氧化法使SOI層100表面氧化而形成。另外，多晶矽膜111及氮化矽膜112可都用CVD(Chemical Vapor Deposition)法等來形成。各部分的膜厚例為底層氧化膜110為11nm、多晶矽膜111為50nm、氮化矽膜112為120nm。
接著，通過光刻技術來將氮化矽膜112圖案形成。在該圖案形成過程中，元件分離絕緣膜103的形成區域被開口。然後，以圖案形成的氮化矽膜112作為掩模，將多晶矽膜111和底層氧化膜110蝕刻。然後，再將圖案形成的氮化矽膜112作為掩模，將SOI層100蝕刻到未達到絕緣層102的深度。還有，利用氮化矽膜112、多晶矽膜111及底層氧化膜110、SOI層100之間的蝕刻選擇性，能夠使氮化矽膜112作為掩模起作用。從而形成溝狀部TRa～TRc。然後用例如熱氧化法使溝狀部TRa～TRc的內壁氧化，形成內壁氧化膜113(圖19)。溝狀部TRa～TRc的深度與PTI區域中的元件分離絕緣膜103的厚度大致相同(例如90nm)即可。
接著，在圖案形成的氮化矽膜112上以及經蝕刻的SOI層上方形成光刻膠PR1，並將光刻膠PR1圖案形成。在該圖案形成過程中，元件分離絕緣膜103中FTI區域的形成區域被開口。然後，以圖案形成的光刻膠PR1和氮化膜112作為掩模，將蝕刻後的SOI層100的一部分即溝狀部TRd、TRe蝕刻到達到絕緣層102的深度(圖20)。
在該蝕刻過程中，使光刻膠PR1和氮化矽膜112兩個具有掩模功能。因而，如圖20所示，即使發生光刻膠PR1的圖案偏移，氮化矽膜112的露出部112d也成為掩模，不會發生無意間擴大FTI區域的情況。還有，在FTI區域內一部分上會產生PTI區域110a，但PTI區域100a微小，因此不會特別構成問題。
然後，在SOI層100的被蝕刻到未到達絕緣層102深度的部分和被蝕刻到達到絕緣層102深度的部分上，均埋入氧化矽膜等的絕緣膜114，形成元件分離絕緣膜103。具體地說，如圖21所示，用CVD法形成絕緣膜114，覆蓋溝狀部TRb、TRd、TRe及氮化矽膜112，如圖22所示，用CMP(Chemical Mechanical Polishing)處理等，將絕緣膜114的表面平坦化。還有，在進行該平坦化處理時，可將氮化矽膜112作為研磨阻擋層。
然後，如圖23所示，用蝕刻除去氮化矽膜112、多晶矽膜111及底層氧化膜110，如圖24所示，通過進行用光刻膠PR的選擇性離子注入IP1，形成P型雜質區域P19、PL、P16等。另外，N型雜質區域N16等也同樣通過選擇性離子注入來形成。還有，絕緣膜114和內壁氧化膜113構成元件分離絕緣膜103。另外，FTI區域內的一部分元件分離絕緣膜103a構成PTI區域。
然後，如圖25所示，如果在SOI層100上形成MIS電晶體的柵極絕緣膜104或柵電極G1、低電位線VSL、高電位線VDL等，就得到實施例1和2的半導體裝置。
依據本實施例的半導體裝置的製造方法，以氮化矽膜112作為掩模，將SOI層100蝕刻到未到達絕緣層102的深度，然後以光刻膠PR1和氮化矽膜112作為掩模，將蝕刻後的SOI層100的一部分即溝狀部TRd、TRe再蝕刻到達到絕緣層102的深度。然後，向經蝕刻的部分埋入絕緣膜114，形成元件分離絕緣膜103。從而，能夠形成未到達絕緣層102的元件分離絕緣膜103和到達絕緣層102的元件分離絕緣膜103。另外，蝕刻到達到絕緣層102的深度的過程中，以光刻膠PR1和氮化矽膜112兩個作為掩模，因此即便發生光刻膠PR1的圖案偏移，也不會無意間擴大達到絕緣層102的元件分離絕緣膜103。
另外，在元件分離絕緣膜103中達到絕緣層102的是在不同電晶體之間的元件分離絕緣膜，而在元件分離絕緣膜103中不到達絕緣層102的是在作為多個MIS電晶體的主體區域起作用的P型雜質區域P16等附近設置的元件分離絕緣膜。從而能夠形成實施例1和2中記載的半導體裝置。
實施例5本實施例是實施例1的變形例，還設有多個高電位線和多個低電位線，通過PTI區域的雜質層，將各MIS電晶體中主體區域連接到高電位線和低電位線之一。
圖26至圖28相結合，是例示本實施例的元件分離技術的平面圖。圖29是表示圖26至圖28的連接的示意圖。圖26與圖27在虛擬線V-V上連接，圖27與圖28在虛擬線VI-VI上連接，從而構成整個平面圖。另外，圖30是圖28的位置9-9』的剖面指示圖。圖30的左端與右端分別與圖28的位置9、9』對應。
本實施例的半導體裝置，如圖26至圖30所示，取代圖1至圖3的高電位線VDL和低電位線VSL，設有被施加不同高電位的多個高電位線VDL1、VDL2和被施加比所述不同高電位都低的不同低電位的多個低電位線VSL1、VSL2。
低電位線VSL2和高電位線VDL2均有圖26至圖28中沿著由左向右方向(Y方向的正方向)延伸的主線和沿著X方向延伸的支線。另外，低電位線VSL1和高電位線VDL1均有圖26至圖28中沿著由左向右方向(Y方向的正方向)延伸的主線。
還有，在設有低電位線VSL2的主線的位置和設有高電位線VDL2的主線的位置，在SOI襯底上分別形成P型雜質層PL及N型雜質層NL。還有，低電位線VSL2的主線和P型雜質層PL通過接觸孔連接，且高電位線VDL2的主線與N型雜質層NL通過接觸孔連接。另外，在設有低電位線VSL1的主線的位置中PMOS電晶體QP4附近及設有高電位線VDL1的主線的位置中NMOS電晶體QN4附近，SOI襯底上分別形成P型雜質層PLa和N型雜質層NLa。還有，低電位線VSL1的主線與P型雜質層PLa通過接觸孔連接，高電位線VDL1的主線與N型雜質層NLa通過接觸孔連接。還有，高電位線VDL1和低電位線VSL1在圖26至圖28中用虛線表示，但如圖30所示，存在於與高電位線VDL2和低電位線VSL2相同的布線層上。
如圖26至圖28所示，在PTI區域設於SOI層上的N型、P型的各雜質層，具有在多個MIS電晶體的各電晶體中將主體區域連接到高電位線VDL1、VDL2及低電位線VSL1、VSL2之一的功能。
即，圖26和圖27中，N型雜質層N17～N19、N26、N27、N34及P型雜質層P17～P19、P26、P27、P34，在PTI區域設於SOI層上。還有，N型雜質層N17、N18、N19具有將PMOS電晶體QP1的主體區域連接到高電位線VDL2的功能，N型雜質層N26、N27具有將PMOS電晶體QP2的主體區域連接到高電位線VDL2的功能，N型雜質層N34具有將PMOS電晶體QP3的主體區域連接到高電位線VDL2的功能。同樣地，P型雜質層P17、P18、P19具有將NMOS電晶體QN1的主體區域連接到低電位線VSL2的功能，P型雜質層P26、P27具有將NMOS電晶體QN2的主體區域連接到低電位線VSL2的功能，P型雜質層P34具有將NMOS電晶體QN3的主體區域連接到低電位線VSL2的功能。
另外，圖28中，N型雜質層N44和P型雜質層P44在PTI區域設於SOI層上。N型雜質層N44與N型雜質層N43、NLa及P型雜質層P41、P42接觸。因而，N型雜質層N44具有將PMOS電晶體QP4的主體區域連接到高電位線VDL1的功能。另一方面，P型雜質層P44與P型雜質層P43、PLa及N型雜質層N41、N42接觸。因而，P型雜質層P44具有將NMOS電晶體QN4的主體區域連接到低電位線VSL1的功能。
依據本實施例半導體裝置，在PTI區域設於SOI層上的N型、P型的各雜質層，具有在多個MIS電晶體的各電晶體中將主體區域連接到高電位線VDL1、VDL2及低電位線VSL1、VSL2之一的功能。從而能夠對多個MIS電晶體各主體上施加各式各樣的電位。
還有，在本實施例的技術思想也適用於實施例2。
權利要求
1.一種半導體裝置，其中設有多個MIS電晶體，在設於絕緣層上的半導體層上形成，各自至少包括一個柵電極、均到達所述絕緣層的源極區域、漏極區域及主體區域；以及元件分離絕緣膜，將所述MIS電晶體互相分離，所述主體區域夾於所述源極區域和所述漏極區域之間，在所述絕緣層的相反側與所述柵電極相對，在與所述半導體層的厚度方向和所述MIS電晶體中所述柵電極延伸的第一方向均垂直的第二方向，不同電晶體間的所述源極區域與所述漏極區域之間的所述元件分離絕緣膜達到所述絕緣層。
2.如權利要求1所述的半導體裝置，其特徵在於在所述主體區域附近，所述元件分離絕緣膜不到達所述絕緣層，與所述主體區域相同導電型的雜質層設於該元件分離絕緣膜與所述絕緣層之間。
3.如權利要求2所述的半導體裝置，其特徵在於所述柵電極沿所述第一方向的側面的兩方形成側壁；所述源極區域、所述漏極區域在與所述側壁相對的位置設有伸出部；在所述主體區域附近未到達所述絕緣層的所述元件分離絕緣膜沿所述第二方向的寬度，設定為沿著所述第二方向由一方的所述側壁的端部經由所述柵電極而到達另一方的所述側壁的端部的寬度。
4.如權利要求2所述的半導體裝置，其特徵在於在與所述主體區域接觸的位置未到達所述絕緣層的所述元件分離絕緣膜沿所述第二方向的寬度，設定為由所述主體區域的端部到所述源極區域及所述漏極區域的、設計標準所允許的最小寬度擴大後的寬度。
5.如權利要求4所述的半導體裝置，其特徵在於在從所述源極區域和所述漏極區域開始在所述第一方向上往前設計標準所允許的最小距離，其未到達所述絕緣層的所述元件分離絕緣膜沿所述第二方向的寬度被擴大。
6.一種半導體集成電路，其中設有構成設有權利要求1至5中任一項所述的半導體裝置的電路的第一種塊；構成其它電路的第二種塊；以及將所述塊之間分離的分離區域，所述半導體集成電路在設於所述絕緣層上的所述半導體層上形成，至少在敷設連接所述塊之間的塊間布線的位置上，將塊之間分離的分離絕緣膜達到所述絕緣層。
7.如權利要求6所述的半導體集成電路，其特徵在於在敷設所述塊間布線的位置以外部分上，所述分離絕緣膜不到達所述絕緣層。
8.如權利要求6所述的半導體集成電路，其特徵在於將所述塊之間分離的所述分離絕緣膜全部達到所述絕緣層。
9.一種半導體裝置的製造方法，包括以下工序(a)準備包括絕緣層和設於所述絕緣層上的半導體層的半導體襯底的工序；(b)在所述半導體層上方形成氮化矽膜的工序；(c)用光刻技術將所述氮化矽膜圖案形成的工序；(d)以圖案形成的所述氮化矽膜作為掩模，將所述半導體層蝕刻到未到達所述絕緣層的深度的工序；(e)在圖案形成的所述氮化矽膜上和經蝕刻的所述半導體層上方形成光刻膠，將所述光刻膠圖案形成的工序；(f)以圖案形成的所述光刻膠和所述氮化矽膜作為掩模，並將蝕刻後的所述半導體層的一部分進一步蝕刻到達到所述絕緣層的深度的工序；以及(g)在所述半導體層中，對蝕刻到未到達所述絕緣層的深度的部分和蝕刻到達到所述絕緣層的深度的部分均埋入絕緣膜，形成元件分離絕緣膜的工序。
10.如權利要求9所述的半導體裝置的製造方法，其特徵在於所述元件分離絕緣膜中達到所述絕緣層的是與所述半導體層的厚度方向和多個MIS電晶體的柵電極延伸的第一方向均垂直的第二方向延伸的不同電晶體之間的元件分離絕緣膜；所述元件分離絕緣膜中不到達所述絕緣層的是設於所述多個MIS電晶體的主體區域附近的元件分離絕緣膜。
11.如權利要求2所述的半導體裝置，其特徵在於還設有被施加不同高電位的多個高電位線；以及施加比所述不同高電位都低的不同低電位的多個低電位線，所述雜質層具有在所述多個MIS電晶體的各電晶體中，將所述主體區域連接到所述高電位線和所述低電位線之的功能。
全文摘要
本發明中在與作為所述PMOS電晶體(QP1)的漏極區域起作用的P型雜質層(P13)在Y方向上相接的分離區域，採用FTI結構。在作為主體區域起作用的N型雜質層(N14、N15、N16)分別經由N型雜質層(N17、N18、N19)且都經過N型雜質層(NL)連接到高電位線(VDL)。N型雜質層(N17、N18、N19)在PTI區域設於SOI襯底的絕緣層和元件分離絕緣膜之間。從而降低寄生於源極區域、漏極區域的結電容，並降低寄生於布線的電容。
文檔編號H01L21/70GK1819216SQ200610004329
公開日2006年8月16日 申請日期2006年1月24日 優先權日2005年1月31日
發明者金本俊幾, 吉田真澄, 渡邊哲也, 一法師隆志 申請人:株式會社瑞薩科技