具有埋入電極的半導體器件的製作方法

2023-10-30 05:51:27

專利名稱：具有埋入電極的半導體器件的製作方法
技術領域：
本發明涉及安裝在各種電子儀器中的存儲器、光電轉換裝置，信號處理裝置等的半導體集成電路器件。特別是涉及，以其電極結構為特徵的半導體器件及其製造方法。
作為說明現有技術的一個實例，近年來，高集成度半導體器件中用作功能元件的，以所用的縱向PNP(下面簡稱V-PNP)電晶體為例，呈現如

圖1所示的結構。圖1中，標號1為P型矽襯底。在該P型矽襯底1上形成N+埋層2，在埋層2之上形成由P+埋層3和P-阱層4構成的收集區5。在該收集區5的P-阱層4內，再形成N-阱層6，又在N-阱層6內形成互相分開的P+層7與N+層8。另外，在收集區5的P-阱層4內，離開N-阱層6形成P+層9。而且，在N-阱層6內的P+層7、N+層8、以及P-阱層4內的P+層9上都各自形成發射極10、基極11和收集極12。
上述集電區5的周圍形成了N-外延層。
這種結構的V-PNP電晶體，如作為電晶體工作，一進入飽和區(階段)，電流將從收集區5，經中間N-外延層13，向P型矽襯底洩漏，構成寄生PNP電晶體。因此，如圖2所示，在N-外延層13內，形成一個與N+埋層2相接觸且包圍收集區5的深N+層14的結構的基礎上，由於施加最高偏置，使寄生PNP電晶體的共發射極的電流放大係數β降低，可以減少漏向P型矽襯底的電流，對電晶體來說也是無不知曉的。該電晶體的導向環電極15，經中間N+層14自N+埋層2引出。
但是，圖1和圖2所示類型的電晶體，從發射極10來的電源，流入收集區5的P-阱層6和P+埋層3、此處為通過電晶體的表面P+層9用收集極12引出，P-阱層4的電阻部分變大，總體上有收集極串聯電阻變大的缺點。此外，如果收集極串聯電阻變大，大電流區的共發射電流放大係數β會降低。為了把收集極串聯電阻作小，若把收集區5做得大些，就出現器件的尺寸也跟著變大的不合宜的情況。
再者，圖2所示的電晶體中，由於必須把N+層14設置於收集區5周圍的N-(外延)層13內，因擴散層橫向擴散的影響，有必要把收集區5與器件隔離區16的邊緣充分做大。這時，元件的尺寸會加大，收集區5的N+層14的結電容也就大啦。
上述技術問題對於V-PNP電晶體是明顯的，而對於其他的功能器件，在半導體襯底內有主要的電極區(埋入收集區、埋入基區、埋入發射區、埋入源區、埋入漏區、埋入柵區等)，同樣必須有在電氣上連接該電極區和襯底表面上的電極布線的區域。
本發明的主要目的在於提供比現有的為優的半導體器件。
也就是說，為解決上述技術問題，本發明的目的在於提供尺寸小、可大電流下工作的半導體器件。
本發明的另一個目的在於提供一種半導體器件，包括雙極電晶體，含有第1導電型的第1半導體區，以及比上述第1半導體區的第1導電型的電阻率還高的第2半導體區的收集區，含有第2導電型的半導體區的基區，含有第1導電型的半導體區的發射區，在該收集區的上述第2半導體區的層內，設置了連接上述第1半導體區與上述收集區上面的收集極的第1金屬層區。
附圖簡要說明，圖1表示現有雙極電晶體的一個例子的示意剖面圖。
圖2表示另一個現有雙極電晶體的示意剖面圖。
圖3是本發明的第1實施範例的示意剖面圖。
圖4A～4I是為說明本發明的半導體器件的製造方法的示意剖面圖。
圖5是表示本發明第2實施範例的示意剖面圖。
圖6是表示本發明第3實施範例的示意剖面圖。
圖7A～7E是為說明第3實施範例的半導體器件的示意圖。
圖8是為說明製造本發明的半導體器件用的CVD裝置的示意圖。
圖9、10是表示實現在本發明的半導體器件上形成布線層的合適的成膜方法用的成膜裝置的一種示意圖。
圖11是圖9和10所示裝置的簡略平面結構圖。
圖12是在圖11中附加襯底移動次序箭頭的簡略結構圖。
圖13A到13D是為說明適合於形成本發明半導體器件布線層的成膜方法的示意圖。
下面，將對適合本發明的實施範例做說明。
作為適合於本發明的實施範例中用的電極結構，把埋入半導體襯底內，長寬比值大的金屬區成為電極區。
本發明電極結構，在半導體襯底內部形成了電極布線的一部分，意味著減低了串聯電阻。均可在所有的功能元件，即場效應電晶體、雙極電晶體、擴散電阻等功能元件上使用。特別是，用於雙極電晶體，尤其是V-PNP電晶體的收集極更為湊效。
(第1實施範例)作為該例，圖3示出V-PNP電晶體的示意剖面圖。圖3中，凡與圖9、10所示的現有V-PNP電晶體的相同構成部分都標以同樣的標號，並省略其說明。
圖3裡，標號20是由作為導電材料的金屬做成的第1電極區。在這裡H＞W，H/W可以是1.0以上較好，2.0以上最好，而用3.0以上則收集極佔據的面積還可以縮小。由於第1電極區把收集極12與收集區5的P+埋入層3連接起來，所以在P+埋入層3與收集極12之間的收集區5的P-阱層4及層間絕緣膜18之內，與P型矽襯底1表面相交的方向，這裡沿垂直相交方向形成該電極區。P-阱層4比P+埋入層電阻率要高。就本實施例來說，由於第1電極區與P+埋入層3直接歐姆接觸，就不必形成如圖1、2所示的與現有電晶體上的P+層9相應的摻雜層。
用於形成這種第1電極區20的導電材料，可以使用半導體用的電子器件或集成電路上常用做電極或布線等的材料，其中，純鋁(Al)，或者以Al為主要成分的金屬，含矽的鋁(Al-Si)等都合用。特別是Al，具有廉價導電率高、由於表面上還會形成緻密的氧化膜，化學上保護了內部穩定，與Si的附著性良好等等諸多優點，上述的由矽構成的P+埋入層3和例如由Al構成的收集極12連接良好，是合適的連接情況。
這樣，金屬埋入電極只在槽的底部與所定的區域電連接的情況下，除槽底部以外，用絕緣膜全面覆蓋側壁也是好的。
另外，金屬埋入電極與槽的側壁與底部之內的一部分絕緣的情況下，只要給該部分覆蓋絕緣膜。
下面，參照圖4A～4I，說明本發明的一個實施例。
1)首先，例如在具有摻雜濃度為1014～1015/cm3的P型矽襯底1的表面上，形成如厚0.8～1.0μm的擴散掩蔽用的SiO2等熱氧化膜30，把該熱氧化膜30形成圖形，在熱氧化膜30上形成預定尺寸、形狀的開孔31。接著，以熱氧化膜30為掩蔽，通過熱氧化膜30的開孔31，用離子法入法，向P型襯底1的表面導入Sb(銻)或As(砷)等N型雜質於其中。進行熱處理，使N型雜質活化，同時，使之向P型矽襯底1的內部擴散。這樣一來，比如形成了薄層電阻為40～120Ω/□的N+埋入層2(圖4A)。
2)接著，除去上述熱氧化膜30後，形成另一SiO2等構成的熱氧化膜32，例如厚度為100～1000 。對該熱氧化膜32進行刻制阻擋層圖形。通過阻擋層的開孔，用離子法入法，向N+埋入層2與該N+埋入層2外側周圍區域導入P型雜質B(硼)之後，除去阻擋層再進行熱處理。通過熱處理，使上述雜質活化，並且使之向矽襯底內擴散。這樣一來，比如形成了200～1000Ω/□的P+層33、34(圖4B)。
3)接著，全部除去矽襯底1上的氧化膜之後，生長N型外延層13。該N型外延層13最好厚度約1～5μm，電阻率約1～20Ω.cm。在外延生長中，雜質從P+層33、34向N型外延層13內擴散。而特別是，N型與P型雜質從N+埋入層2(P+層33)向N型外延層13內擴散，由於擴散係數大的P型雜質，以快速的擴散速度擴散，在N+埋層2之上形成了P+埋層3(圖4C)。
4)接著，在上述N型外延層的表面上，形成熱氧化膜，將該熱氧化膜刻出圖形，形成開孔。將該熱氧化膜作為掩模，經開孔，用離子注入把B等的P型雜質導入N型外延層13表面之內，作熱處理，使雜質向N型外延層13內擴散。採用這種離子注入法與熱處理，在P+埋層3之上形成P-阱層4(圖4D)。該阱層4的薄層電阻最好為2～10KΩ/□左右。
5)接著，從N型外延層13上除去熱氧化膜以後，重新依次疊積厚100～1000 的熱氧化膜與厚1000～2000 由Si3N4等構成的非氧化物膜。隨後，對該疊層膜進行刻製圖形，形成下述元件隔離區用的開孔。而且，作為該耐氧化掩模的疊層膜，通過選擇氧化，形成元件隔離用場氧化膜區17(厚0.8～1.0μm)及雙極電晶體用的元件區以後，除去上述疊層膜(圖4E)。
6)接著，在元件區的N-型外延層13的表面上，形成厚為200～1000 的熱氧化膜，對該熱氧化膜進行刻制阻擋層(光刻膠)圖形，形成構成雙極電晶體基區用的開孔。此後，經該開孔，用離子注入法把N型雜質導入其中，除去作為阻擋層的熱氧化膜，然後進行熱處理。由此，在P-阱層4內形成N-阱層(基區)6。就該基區層6的形成條件來說，因擬製成的雙極電晶體的特性而異，薄層電阻最好約為0.6～3KΩ/□(圖4F)。
7)接著，在元件區的表面上形成熱氧化膜，在該熱氧化膜上作阻擋層圖形，相應於熱氧化膜的N-阱層(基區)6上的位置，也就是在阻擋層的發射區的形成區與PN元件隔離區上形成開孔。隨後，經該開孔，用離子注入法把B.BF2等的P型雜質導入其中，除去作為阻擋層的熱氧化膜。
此後，通過施加熱處理，使P型雜質活化、擴散，在N-阱層(基區)6上部形成互相隔開的P+層7與N+層8(圖4G)。
這個工藝步驟的P型雜質的注入條件及其後的熱處理條件，可由抑制作的雙極電晶體的特性來確定。
8)接著，採用CVD法，在元件區與元件隔離區的整個表面上澱積厚約0.6～1.0μm，例如BPSG(硼磷矽玻璃)等之後，進行退失，形成層間絕緣膜18。
9)接著，在層間絕緣膜18之上形成熱氧化膜，對該熱氧化膜製作阻擋層圖形，形成接觸孔用的開孔。隨後，經開孔，對層間絕緣膜18與P-阱層4進行2步蝕刻到達P+埋入層表面，形成了收集極接觸孔以後，除去作為阻擋層用的熱氧化膜。此後，在該收集極接觸孔內，採用下述的Al-CVD法，形成由Al或Al-Si膜等構成的第1電極區20(圖4H)。
10)接著，在元件區表面上形成熱氧化膜，對該熱氧化膜加工製成圖形，為形成基區用與發射區用的接觸孔，形成阻擋層開孔。隨後，通過這些開孔，對層間絕緣膜18進行蝕刻，由此，各自形成基區接觸孔和發射區接觸孔。此後，在這些基區接觸孔和發射區接觸孔內，再用Al-CVD法，與層間絕緣膜18面平齊那樣地形成Al膜或Al-Si膜的電極層21和22。
接著，使用非選擇性CVD法或濺射法，在整個元件區上形成厚約0.5～1.0μm的Al膜或Al-Si膜。通過對該Al膜等進行製成圖形，形成發射極10、基極11、收集極12的各個電極，及其附屬的布線，就製成了所希望的V-PNP電晶體。
另外，如圖4H所示，採用Al-CVD法，使第1電極區20生長一直到與層間絕緣膜18面齊平，可是在第1電極區20生長到與P+阱層4面齊平的階段，就停止選擇生長，在上述基區和發射區接觸孔形成後，開始Al-CVD法改變選擇生長，可使第1電極20、電極層21和22的各個面作成齊平面。
對這種結構的V-PNP電晶體來說，由於設置了第1電極區20，從而可以大大降低P-阱層4的收集極串聯電阻，能改善大電流區，即本電晶體共發射極電流放大係數β下降。
(第2實施範例)第5圖是表示本發明另一實施範例的示意剖面圖。圖5中與圖1、2所示的現有的V-PNP電晶體相同的結構部分，標以同樣的標號，並省略其說明。
本發明圖5中，標號24表示用適當的導電材料做成的第2電極區。因為該第2電極區24使層間絕緣膜18上的導流環電極15與形成於收集區5下側的N+埋入層2相連接，所以，要把包圍收集區5的N-外延層13及層間絕緣膜18貫通，沿著與P型矽襯底1表面垂直相交的方向形成第2電極區24。
用於形成第2電極區24的導電材料，可以使用與形成上述第1電極區20相同的材料。而且，當採用同樣的材料形成兩個電極區20、24的情況下，例如使用光剖膠製作圖形，蝕刻等工藝，形成必要的收集極孔之後，可形成涉及本發明的電極區，但採用合適的Al-CVD法，可以同時形成兩個電極區20、24。
這種結構的V-PNP電晶體，由於設置第2電極區24，電晶體工作進入飽和區，也會造成寄生PNP電晶體，因偏置在最高電位，會降低寄生PNP電晶體共發射極電流放大係數β，而且可以減小漏向P型矽襯底1的電流。此外，就V-PNP電晶體來看，由於設置了Al等作成的第2電極區24來替代深N+層而與圖1所示的現有V-PNP電晶體結構不同，所以因不必考慮來自N+層14的摻雜劑的擴散，從而不必加大收集區5與元素隔離區16的邊緣，可以把元件尺寸作小，而且收集區5的結電容也可減小。
還有，就形成上述第1電極區20與第2電極區24來說，為埋入這樣深的孔，而可採取用濺射法、三乙基鋁的CVD法等的氣相澱積法，特別是對上述的電極區用的那種收集極孔，長寬比(孔深/孔徑)比較大，而且孔徑本身又小的情況下，從收集極孔內可以形成效率高質優的Al膜等的觀點看，後者的Al-CVD法為適宜。如若採用Al-CVD法，長寬比當然為1.0以上，2.0以上或3.0以上的微細加工也是合適的。
下面，舉出具體的實施例，來詳細地說明本發明。下面要作的是，製造第3圖所示結構的V-PNP電晶體。
首先，在具有雜質濃度1014～1015/cm3的P型矽襯底表面，形成擴散掩蔽用的SiO2等形成的熱氧化膜，厚約0.8～1.0μm，該熱氧化膜經製成圖形，在熱氧化膜上形成所給定大小、形狀的開孔。隨後，通過2個開孔31，用離子法入法把Sb(銻)或As(砷)導入P型矽襯底表面之內，進行熱處理，使N型雜質活化，同時，擴散進P型矽襯底內部。這樣一來，形成了40～120Ω/□的N+埋層。
接著，在上述熱氧化膜除去之後，形成厚約100～10000
的另外的SiO2等形成的熱氧化膜。對該熱氧化膜進行刻制阻擋層圖案，經阻擋層的開孔，離子法入法把P型雜質B(硼)導入包圍N+埋入層的外側區域之內，除去上面的阻擋層再施加熱處理。通過熱處理，使雜質活化，同時向矽襯底內擴散。這樣，就形成了20～1000Ω/□的P+層。
接著，全部除去矽襯底上的氧化膜以後，生長N型外延層。該外延層其厚度約為1～5μm，電阻率約為1～20Ω.cm。再用外延生長，在N+埋層上形成P+型埋層。
接著，在N-外延層表面上形成熱氧化膜，將該熱氧化膜製成圖形，形成開孔，以熱氧化膜作為掩模，經開孔，用離子法入法，將P型雜質B(硼)導入N-外延層表面以後，熱處理，使雜質在N-外延層內擴散。由此，形成了P+埋層上的P-阱層。該P-阱層的薄層電阻約為2～10KΩ/□。
接著，從N-外延層上除去熱氧化膜以後，再依次疊層澱積，厚100～10000 的熱氧膜、厚1000～2000 的Si3N4等作成的非氧化膜。隨後，對該疊層膜進行製作圖形，形成了下述元件隔離區用的開孔。而且，把該耐氧化性掩蔽的疊層膜用於選擇性氧化，以形成元件隔離用的場絕緣膜區(厚0.8～1.0μm)和雙極電晶體用的元件區之後，除去疊層膜。
跟著，在元件區的N-外延層的表面上，再形成厚200～10000 的熱氧化膜，將該熱氧化膜進行刻制阻擋層圖形，形成了雙極電晶體的形成基區用的開孔。此後，經開孔，用離子注入法導入N型雜質，此後，除去作為阻擋層的熱氧化膜，再進行熱處理。由此，P-阱層內形成了N-阱層(基區)。該基層的薄層電阻約為0.6～3KΩ/□。
接著，在元件區的表面上形成熱氧化膜，對該熱氧化膜施行刻制阻擋層圖形，在相應於熱氧化膜的N+阱層(基區)的位置，亦即在發射區形成區與PN元件隔離區上形成了開孔。隨之，通過這些開孔，用離子法入法導入P型雜質B、BF2等，此後除去用作阻擋層的熱氧化膜。
接著，在N-阱層(基區)表面上形成熱氧化膜，對該熱氧化膜施行刻制阻擋層圖形，形成基極接觸的N+層形成用的開孔。隨後，通過該開孔，用離子法注入法，將As等N型雜質導入之後，除去用作阻擋層的熱氧化膜。
此後，進行熱處理，使P型和N型雜質活化、擴散，在N-阱層(基區)上部形成互相隔開的P+層和N+層。
接著，在元件區與元件隔離區的整個表面上，用CVD法使之生長厚約0.6～1.0μm的BPSG等之後，進行退火形成層間絕緣膜。
接著，在層間絕緣膜上形成熱氧化膜，對該熱氧化膜施行刻制阻擋層圖形，形成收集極接觸孔用的開孔。隨後，經該開孔，對層間絕緣膜與P-阱層進行兩步蝕刻，形成深達P+埋層的收集極接觸孔之後，除去用作阻擋層的熱氧化膜。隨後，在該收集極接觸孔內，用Al-CVD法，採用DMAH和氫，將襯底表面溫度保持在270℃下，形成由Al膜作成的第1電極區。該第1電極區的表面要生長到與層間絕緣膜的表面齊平為止。
接著，在元件區的表面上形成熱氧化膜，對該熱氧化膜施行製成圖形，形成了為形成基區和發射區用的接觸孔的阻擋層開孔。隨後，通過該開孔，對層間絕緣膜施行蝕刻，而形成了各個基區接觸孔和發射區接觸孔。
跟著，在這些基區接觸孔和發射區接觸孔內，用Al-CVD法，形成由Al膜構成的電極區。
接著，運用濺射法，在整個元件區上，形成厚約0.5～1.0μm的Al膜，通過對該Al膜施行製成圖形，形成發射區電極，基區電極，收集區電極等各個電極，及其伴隨著的布線，製成了所希望的V-PNP電晶體。
這樣製作的V-PNP電晶體，能夠改善發射極接地時的電流放大係數β的下降。製作如圖5所示結構的V-PNP電晶體。此製造工藝與上述第1實施例的製造工藝過程中，直至按Al-CVD法形成第1電極區步驟之前的步驟均一樣。
關於本實施例，用Al-CVD法同時形成第1電極區和第2電極區。
這樣一來，製成的V-PNP電晶體，可以改善發射極接地電流放大係數β的下降，再者減小了寄生電晶體的β。
如上所說，若按本實施例，採用了連接收集極用的表面電極與收集區的P+埋層的第1電極區，可以大大降低收集區P-阱層的收集極串聯電阻，因而，改善了雙極電晶體的發射極接地時的電流放大係數β的下降，並且可以使頻率特性提高。
另外，若按照本發明，由於附加在上述第1電極區上，接連N-外延層上的導流環用表面電極與N+埋入層的第2電極區，不會把元件的尺寸做大，偏置於最高電位，也減小了寄生電晶體的β，又能減少流向襯底的漏電流。也能把收集區的電容作小，而提高頻率特性。
(第3實施範例)下面，以靜電感應電晶體(SIT)為適用例，來說明採用本發明的電極結構。
下面對本發明的一個實施例，參照附圖予以詳細說明。圖6中，101為矽等半導體襯底、101′為源區、102為柵擴散區、103為漏區、104為二氧化矽等絕緣區、105為用濺射法形成的金屬布線區、106是採用選擇性鋁CVD法，在凹部110內澱積的由鋁或鋁-矽組成的電極。
圖7A～7E，是按本實施例的SIT製造工藝步驟圖。
首先，在作為源區的襯底401′上，對製備了高阻外延層的矽襯底401，用熱氧化法，生長4000
二氧化矽膜404。隨後，在該氧化膜404所給定的地方，採用光刻工藝開出1μm匚的漏區的窗口。接著，用離子法入法，注入1×1016離子/cm2劑量的砷，形成漏擴散層403(圖7A)。
接著，採用光刻工藝，在柵加工區形成，例如開個寬約0.8μm的孔的光刻膠圖象。把該光刻膠膜作掩模，先用C2F6-CHF3系蝕刻劑，幹法蝕刻，將氧化膜404開孔，其次，用CCl2F2-N2系蝕刻劑，幹法蝕刻襯底401，形成，例如深約1.0μm的凹部410。此後，除去掩蔽用的光刻膠，用熱氧化法，在凹部410的側面以及底面上生長出厚1500
的二氧化矽膜。此時，漏區表面的露出部分也同時被覆蓋上二氧化矽，其次，如果使用C2F2-CHF3系蝕刻劑進行反應離子腐蝕，那就只露出凹部410的底面(圖7B)。
接著作離子注入，以1×1015離子/cm2的劑量注入三氟化硼。隨後，在1000℃，約10分鐘，氮氣氛中，進行離子活化，形成柵擴散層402(圖7C)。
下面，進行具有本發明特徵的Al-Si埋入凹部內。在圖7C所示結構的襯底上，將用圖8詳細說明進行Al-Si埋入的加工過程。
首先，把襯底安放在裝料鎖氣室511中。將如上述那樣的把氫引入該裝料鎖氣室，使之處於氫氣氛中。而後，由排氣系統510，將反應室512內抽空到大致為1×10-8Torr。
即使反應室512內的真空度比1×10-8Torr差，也能形成Al-Si膜。
然後，從未圖示出的氣體管道供給氫化二甲基鋁(DMAH)和Si2H6。DMAH管道的攜帶氣體用H2。
未圖示出的第2氣體管道作為反應氣體H2使用的管道，H2從第2氣體管道流入。調整未圖示出的慢滲漏閥打開程度，來給定反應室512內的壓力，這時典型的壓力大約為1.5Torr。DMAH自DMAH管道送入反應室內。總壓約為1.5Torr，而DMAH的分壓約為1.5×10-4Torr、Si2H6的分壓為2×10-6Torr。此後，開燈直接加熱晶片。這樣就澱積出Al-Si來。
形成Al-Si膜時的第2氣體原料，為含矽的氣體，可以用Si2H6、SiH4、Si3H8、Si(CH3)4、SiCl4、SiH2Cl2、SiH3Cl。
因DMAH和H2，並添加Si2H6等Si原料氣體，可以澱積出含Si為0.5～2.0%的Al-Si膜。反應室壓力為0.05～760Torr、最好為0.1～0.8Torr，襯底溫度為260℃N至440℃、DMAH的分壓為反室內壓力的1×10-5～1.3×10-3倍、Si2H6分壓為反應室內壓力的1×10-7～1×10-4倍範圍，就這樣來澱積Al-Si膜。
經過預定的澱積時間之後，就停止供給DMAH。對本過程所澱積的Al-Si膜的預定澱積時間而言，用Al-Si把凹部410填平為止，時間約為20分鐘。此時，直接加熱襯底表面的溫度為270℃。到此為止的工藝，只在凹部410部分，選擇性地澱積Al-Si膜406(參照圖7D)。
接著，在漏區403上，用光刻工藝開孔。用DC濺射法，在襯底整個表面澱積8000
的Al-Si膜405。最後，採用Cl2-BCl3-He系的幹法蝕刻劑，將鋁-矽膜加工成給定的布線形狀(圖7E)。
在上述實施例中，記述了漏極103為n型，柵極102為p型的N溝SIT的情況，但也同樣可以形成漏極為103為p型、柵極為102為n型的P溝SIT。
如上所說，由於使用了選擇鋁CVD法，所以，可以高可靠性地形成凹部尺寸在0.8μm以下的改進型SIT埋入電極區。
適用本發明的成膜方法，採用氫化二甲基鋁的氣體和氫氣，在電子供給性襯底上，通過表面反應，形成澱積膜(下面稱之為Al-CVD法)。
特別是，作為原料氣體，使用氫化-甲基鋁(MMAH)或氫化二甲基鋁(DMAH)。反應氣體用H2氣，在這些混合氣體下，如加熱襯底表面，就可澱積出優質的Al膜來。這裡，選擇澱積Al膜時，直接加熱或間接加熱，把襯底表面的溫度保持在氫化烷基鋁的分解溫度450℃以下為好，最好保持在260℃以上而在440℃以下。
為使襯底處於上述溫度範圍，加熱方法可以有直接加熱法與間接加熱法。尤其是直接加熱，如能使襯底保持在上述溫度，就能以高速澱積速度形成優質Al膜。例如，當把Al膜形成時的襯底表面溫度優選地取在260℃～440℃溫度範圍時，電阻加熱下，即使達300～5000 /分高的澱積速度，也能得到優質薄膜。這樣的直接加熱(來自加熱體的能量直接傳輸到襯底，來加熱襯底自身)的方法，首推例如滷素燈、氙燈等的燈加熱。另外，間接加熱法為電阻加熱，採用在用來支持擬形成澱積膜的襯底的、安裝於澱積膜形成用的空間的襯底支承部件上設置加熱體等是可行的。
由於本方法，在電子供給性表面部分與非電子供給性表面部分共存的襯底上若採用CVD法，但由於良好的選擇性之下，僅在電子供給性襯底表面部分形成Al單晶。該Al膜作為電極/布線材料具有所希望的全部優良特性。即，達到了減少擊穿發生率，降低了合金尖峰發生的機率。
可以認為，作為電子供給性表面的半導體或導體構成的表面上，可以選擇性地形成優質Al，且該Al結晶優良，故其下因與矽的共晶反應，形成合金尖峰幾乎沒有，極少出現。所以，作為半導體器件的電極，超越了已往考慮採用Al電極的觀念，取得了現有技術予想不到的效果。
由上，雖然說明，形成在電子供給性表面，例如絕緣膜上的澱積在半導體襯底表面曝露出的開孔內的Al變成為單晶結構，但該Al-CVD法也可選擇地澱積下列將提出的以Al為主要成分的金屬膜，且顯示出薄膜的優質特性。
諸如，在氫化烷基鋁氣體和氫中添加SiH4、Si2H6、Si3H8、Si(CH3)4、SiCl4、SiH2Cl2、SiHCl3等的含Si原子氣體;還有TiCl4、TiBr4、Ti(CH3)4等含Ti原子氣體;
雙乙醯丙酮化銅Cu(C5H7O2)2、雙二叔戊醯甲烷化銅Cu(C11H19O2)2、六氟雙乙醯丙酮化銅Cu(C5HF6O2)2、等的含Cu原子氣體。
使之適當組合送入，用作混合氣氛，例如，選擇澱積Al-Si、Al-Ti、Al-Cu、Al-Si-Ti、Al-Si-Cu等導電材料形成電極也不錯。
還有，上述Al-CVD法，因為是選擇性優良的成膜方法，且澱積的薄膜表面性狀良好，適合下一步澱積工藝的非選擇性成膜方法。上述選擇澱積的Al膜上和作為絕緣膜的SiO2等上面還可形成Al或以Al為主要成分的金屬膜，可以獲得適合作成半導體器件的布線的，通用性廣泛的金屬膜。
這樣的金屬膜，具體地如下所列是選擇澱積的Al、Al-Si、Al-Ti、Al-Cu、Al-Si-Ti、Al-Si-Cu，與非選擇性澱積的Al、Al-Si、Al-Ti、Al-Cu、Al-Si-Cu、Al-Si-Ti等各組合。
作為非選擇澱積成膜方法，有除上述Al-CVD法以外的CVD法及濺射法等。
下面說明適於形成本發明電極的成膜裝置。
圖9到11示意地表示出，適用於上述成膜方法的合適的金屬膜連續形成裝置。
如圖9所示，該金屬膜連續形成裝置由閥門310a～310f互相隔斷大氣，又可連通的裝料鎖氣室311、作為第1成膜室的反應室312、Rf蝕刻室313、作為第2成膜室的濺射室314、及裝料鎖氣室315構成。各室各自由排氣系統316a～316e可抽氣減壓構成。這裡，上述裝置鎖氣室311是為提高吞吐性，把澱積處理前的襯底氣體環境抽除後，替換為H2氣氛的操作室。接著的CVD反應室312是常壓或減壓下，在襯底上進行上述Al-CVD法選擇澱積的操作室，要成膜的襯底表面至少在200℃～450℃溫度範圍，具有可加熱的發熱電阻器317的襯底支承裝置318隨之安置其內部。CVD用的原料氣體由H2氣經起泡器319-1，起泡氣化了氫化烷基鋁等原料氣體，由導入管道319引入室內，另外由氣體管道319′引入用作反應氣體的氫氣，就這樣構成了反應室。接著的Rf蝕刻室313，是在Ar氣氛下，清洗選擇性澱積後的襯底表面的操作室，其內部設有可加熱襯底至少到100～250℃範圍的襯底支承器320及Rf蝕刻用電極引線321，還連接有Ar氣供給管道322。下面的濺射室314，是襯底表面在Ar氣氛下，非選擇性濺射澱積金屬膜的操作室，其內部設有至少可加熱到200℃～250℃範圍的襯底支承器324和附裝於靶電極324的濺射靶材324a，還連接有Ar氣供給管道325。最後的裝料鎖氣室315是由把澱積過金屬膜的襯底取出到大氣中之前的調整室，以及用N2置換氣氛那樣地構成。
圖10是表示適用於上述成膜方法的適合的金屬膜連續形成裝置的另一結構例，與前述圖9相同部分，標以同樣的標號。圖10裝置與圖9裝置不同處在於，設有直接加熱器滷素燈330，可直接加熱襯底表面，為此，在襯底支承器312上安裝使襯底浮起的狀態保持爪子331。
根據本結構，將襯底表面直接加熱，把上述那樣的澱積速度，進一步提高也是可能的。
上述結構的金屬膜連續形成裝置，實際上如圖11所示，實質上等效於是由作為中繼室的搬送室326、上述裝料鎖氣室311、CVD反應室312、Rf蝕刻室313、濺射室314，以及裝料鎖氣室315相互連接構成的。本結構中只是裝料鎖氣室311兼做裝料鎖氣室315。如圖所示，上述搬送室326，作為搬送裝置的臂327，設置成在AA方向上可正反向旋轉且在BB方向上可伸縮。通過該臂327如圖12中箭頭所示的那樣，襯底按工藝步驟依次從裝料鎖氣室311、向CVD室312、Rf蝕刻室313、濺射室314，及裝料鎖氣室315，在不暴露於大氣的情況下，可以連續地使之移動。
現在說明按照本發明的形成電極和布線的成膜過程。
圖13是為說明按本發明形成電極和布線的成膜過程的示意透視圖。
首先作簡要說明，準備在絕緣膜上形成了開孔的半導體襯底，將該襯底安置在成膜室，使其表面保持在，例如260℃～450℃，作為氫化烷基鋁，採用DMAH的氣體與氫氣的混合氣氛的熱CVD法，在開孔內半導體露出的部分上，選擇性地澱積上Al。當然，如上所述，引入含有Si等原子的氣體，也可以選擇性澱積Al-Si等的，以Al為主要成分的金屬膜。接著，採用濺射法，在選擇性澱積的Al和絕緣膜上非選擇性地形成Al或以Al為主要成分的金屬膜。此後，若將非選擇地澱積的金屬膜按所希望的布線形狀製成圖形，就可形成電極和布線。
其次，一邊參照圖10及圖13，一邊予以具體說明。首先，做襯底製備，作為襯底，例如，在單晶Si圓片上，製備形成了各種尺寸開孔配置的絕緣膜。
圖13A是表示該襯底之一部分的示意圖。這裡，401是作導電性襯底的單晶矽襯底。402是作絕緣膜(層)的熱氧化矽膜。403和404為開孔(露出部)，各自尺寸不同。410為露出了Si的溝底部。
用作襯底上第1布線層的電極的Al成膜過程，下面通過圖10予以說明。
首先，把上述襯底安置在裝料鎖氣室311內。將上述氫引入到裝料鎖氣室311中，使該室處於氫氣氛下，然後，由排氣系統316b，把反應室312內抽空到大致1×10-8Torr。然而，即使反應室312內的真空度比1×10-8Torr差，也能形成Al膜。
然後，從氣體管道319，供給起泡的DMAH氣體。DMAH管道的攜帶氣體使用H2。
第2氣體管道319′，為用作反應氣體的H2所用，H2從該第2氣體管道319′流入，調整不曾圖示的慢漏閥的開閉程度，使反應室內的壓力處於設定值。這種情況下的典型壓力最好約為1.5Torr。通過DMAH管道把DMAH送入反應管內。總壓力約1.5Torr，DMAH分壓約為5.0×10-3Torr。此後，給滷素燈通電，直接加熱圓片。就這樣，選擇性地澱積了Al膜。
經過給定的澱積時間後，就終止供給DMAH。就本過程中澱積Al膜所給定的澱積時間來說，由Si(單晶矽襯底1)上的Al膜厚度變成等於SiO2(熱氧化矽膜2)的膜厚度為止的時間，通過實驗可以求出。
此時直接加熱襯底表面的溫度約270℃。工藝步驟至此，如圖13B所示，開孔內和溝內已選擇性地澱積了Al膜405。
以上在接觸孔內形成電極的操作，稱為第1成膜步驟。
上述第1成膜步驟之後，用排氣系統316b將CVD反應室312抽到5×10-8Torr真空度以下。同時，將Rf蝕刻室313抽空到5×10-6Torr以下。確認兩室到達上述真空度之後，打開閘閥310c將襯底用搬送裝置從CVD反應室移送到Rf蝕刻室313，再關閉閘閥310c。把襯底移送入Rf蝕刻室313，用排氣系統316c，將Rf蝕刻室313抽空到10-6Torr真空度以下為止。此後，由Rf蝕刻用氬氣供給管道322，送入氬氣、並使Rf蝕刻室313保持在10-1～10-3Torr的氬氣氛中。Rf蝕刻用支承器320維持在約200℃、向Rf蝕刻用電極321供電60秒，100瓦的Rf電力、在Rf蝕刻室313內，使氬產生放電。這樣一來，由於氬離子蝕刻襯底的表面，可以除去CVD澱積膜上的不要的表面層。這種情況下，蝕刻的深度約相當於氧化物厚度100
。再說，在這裡，在Rf蝕刻室雖然對CVD澱積膜表面進行了蝕刻，但因為真空中搬送襯底的CVD膜的表面層，不含大氣中氧氣等的作用，所以，不進行Rf蝕刻也可以。此時，當CVD反應室312和濺射室314間溫差大不相同時，Rf蝕刻室用作使溫度變化短時間內實現的溫度變更室的功能。
Rf蝕刻結束後，Rf蝕刻室313中停止流入氬氣，而且抽出Rf蝕刻室313內的氬氣。將Rf蝕刻室313抽空到5×10-6Torr為止，而且將濺射室314抽空到5×10-6Torr以下之後，打開閘閥310d。此後，用搬送裝置將襯底從Rf蝕刻室313移送到濺射室314，而關閉閘閥310d。
將襯底搬送到濺射室314後，濺射室314與Rf蝕刻室313一樣，變成10-1～10-3Torr的氬氣氛。把安放襯底的襯底支承器323的溫度設定在200～250℃。然後，以5～10KW的DC功率進行氬放電，用氬離子刮削Al或Al-Si(Si0.5%)等靶料，使Al或Al-Si等金屬以約10000
/分的澱積速度在襯底上進行成膜。該工藝步驟系非選擇的澱積工藝。形成與電極連接的布線步驟，稱之為第2成膜步驟。
襯底上形成了約5000
的金屬膜後，停止流入氬氣和停止施加DC電力。待裝料鎖氣室311抽空到5×10-3Torr以下後，打開閘閥310e，移送襯底。閘閥310e關閉之後，向裝料鎖氣室311輸入N2氣到達大氣壓，再打開閘閥310f，把襯底從裝置向外取出。
按照上述的第2Al膜澱積步驟，如圖13c所示，在SiO2膜402上可形成Al膜406。
而且，把該Al膜406製作成如圖13D那樣的圖形，就可得到所希望的布線形狀。
下面，將用實驗結果來說明上述Al-CVD法優點，而且各開孔內澱積上的Al為何是優質的薄膜。
首先，作為襯底，將N型單晶矽圓片表面熱氧化，形成8000 的SiO2，製成0.25×0.25μm見方到100μm×100μm見方的各種尺寸的開孔，並使開孔底下的Si單晶露出的襯底準備多個。(樣品1-1)。
它們按以下條件，用Al-CVD法，形成Al膜。一般條件下，把DMAH作為原料氣體，氫作為反應氣體，總壓力為1.5Torr，DMAH分壓為5.0×10-3Torr，調整通入滷素燈的電量，直接加熱，襯底表面溫度給定在200℃～490℃範圍進行薄膜生長。
其結果如圖1所示。
由表1可見，對於直接加熱襯底表面溫度達260℃以上的情形來說，Al以3000～5000
/分高澱積速度選擇性地在開孔內澱積。
如果襯底表面溫度在260℃～440℃範圍內，來檢測開口內的Al膜的特性，則不含有碳、電阻率為2.8～3.4μΩcm、反射率為90～95%、1μm以上小丘密度0～10個、尖峰產生機率(0.15μm結的損壞率)幾乎沒有，表明其特性良好。
至於襯底表面溫度在200℃～250℃的情況，雖然膜質比260℃～440℃時有些變差，如從現有技術來看，還是相當好的薄膜，但是，澱積速度定為1000～1500
/分，談不上十分高。
另外，若襯底表面溫度改為450℃以上，則反射率在60%以下，1μm以上小丘密度在10～104cm-2、合金尖峰產生率變成0～30%，開孔內Al膜的特性低劣。
接著將說明，上述方法為何能適合於接觸孔與通孔之類的開孔。
也就是，較好地適合於由下述材料構成的接觸孔/通孔結構。
以上述的樣品1-1中Al成膜時同樣的條件，用下述這種結構的襯底(樣品)上，形成Al膜。
在用作第1襯底表面材料的單晶矽上，按第2襯底表面材料的CVD法，形成氧化矽膜，用光刻工藝進行製作圖形，露出部分單晶矽表面。
此時，熱氧化矽SiO2膜的厚度為8000
，單晶矽露出部，即開口的大小為0.25μm×0.25μm～100μm×100μm。就這樣，準備了樣品1-2。(以下把這種樣品寫成「CVDSiO2(下面省略為SiO2)/單晶矽」)。
樣品1-3是常壓CVD成膜的摻硼氧化膜(以下略作BSG)/單晶矽。
樣品1-4是常壓CVD成膜的摻磷氧化膜(以下略作PSG)/單晶矽。
樣品1-5是常壓CVD成膜的摻磷和硼的氧化膜(以下略作BPSG)/單晶矽。
樣品1-6是等離子體CVD成膜的氮化膜(以下略作P-SiN)/單晶矽。
樣品1-7是熱氮化膜(以下略作T-SiN)/單晶矽。
樣品1-8是減壓CVD成膜的氮化膜(以下略作LP-SiN)/單晶矽。
樣品1-9是用ECR裝置成膜的氮化膜(以下略作ECR-SiN)/單晶矽。
還有，用表示在下面的第1襯底表面材料(18種)與第2襯底表面材料(9種)的所有組合而成樣品1-1＊～1-179(注意樣品號缺1-10、20、30、40、50、60、70、80、90、100、110、120、130、140、150、160、170)。用作第1襯底表面材料有單晶矽(單晶Si)、多晶矽(多晶Si)、非晶矽(非晶Si)、鎢(W)、鉬(MO)、鉭(Ta)、矽化鎢(WSi)、矽化鈦(TiSi)、鋁(Al)、鋁-矽(Al-Si)、鈦-鋁(Al-Ti)、氮化鈦(Ti-N)、銅(Cu)、鋁-矽-銅(Al-Si-Cu)、鋁-鈀(Al-Pd)、鈦(Ti)、矽化鉬(Mo-Si)、矽化鉭(Ta-Si)。用作第2襯底表面材料的有Ti-Si2、SiO2、BSG、PSG、BPS-G、P-SiN、T-SiN、LP-SiN、ECR-SiN。對以上所有的樣品來說，也都能形成與上述樣品1-1相匹敵的良好Al膜。
結果，採用濺射法的Al膜與開孔內選擇澱積的Al膜，由於開孔內Al膜的表面特性好，作成了的接觸狀況，電氣性能既好，機械耐久性也高。
權利要求
1.一種含有雙極電晶體的半導體器件，設置含有第1導電型的第1半導體區與第1導電型的比前述第1半導區還高的電阻率的第2半導體區的收集區、含有第2導電型的半導體區的基區以及含有第1導電型半導體區的發射區，其特徵在於，在該收集區的上述第2半導體區層內，設置了連接上述第1半導體區與上述收集區上面的收集極的金屬層區。
2.按照上述權利要求1所述的半導體器件，其特徵在於，上述收集區形成在與上述第1導電型不同的第2導電型的第3半導體區上面，而且用比第2導電型的上述第3半導體區要高的電阻率的第4半導體區包圍起來，在該第4半導體區上，設置有連接該第4半導體區上面的電極與上述第3半導體區的第2金屬層區。
3.按照權利要求1或2所述半導體器件，其特徵在於，上述金屬層區與上述收集極電極形成為一整體。
4.按照權利要求2或3所述半導體器件，其特徵在於，上述第2金屬區與上述電極形成為一整體。
5.按照權利要求1至4任一項所說半導體器件，其特徵在於，上述金屬區是由單晶鋁形成的。
6.按照權利要求1至5任一項所說半導體器件，其特徵在於，上述第2金屬區是由單晶鋁形成的。
7.一種半導體器件，包括有設置在半導體襯底內的，由第1導電型半導體作成的半導體電極區，設置在上述半導體襯底的一個面上的電極，以及連接設置在上述半導體襯底內的上述半導體電極與上述電極的金屬電極區。
8.按照權利要求7所述的半導體器件，其特徵在於，在上述金屬電極區的周圍設有絕緣膜。
9.按照權利要求7或8所說的半導體器件，其特徵在於，上述金屬電極區是雙極電晶體的收集極電極。
10.按照權利要求7或8所說的半導體器件，其特徵在於，上述金屬區是絕緣棚型電晶體的源和漏電極。
11.按照權利要求7或8所說的半導體器件，其特徵在於，上述金屬區是靜電感應電晶體的柵電極。
全文摘要
一種含有雙極電晶體的半導體器件，設置含有第1導電型的第1半導體區與第1導電型的比前述第1半導區還高的電阻率的第2半導體區的收集區、含有第2導電型的半導體區的基區以及含有第1導電型半導體區的發射區。在該收集區的上述第2半導體區層內，設置了連接上述第1半導體區與上述收集區上面的收集極的金屬層區。
文檔編號H01L21/331GK1059234SQ9110396
公開日1992年3月4日 申請日期1991年5月31日 優先權日1990年5月31日
發明者片岡有三, 一瀨敏彥, 石敬治, 淺羽哲朗 申請人:佳能株式會社