基於逐次逼近算法的ADC自校正電路的製作方法

2023-10-17 11:12:14 3

本發明屬於一種校正電路，具體涉及一種基於逐次逼近算法的adc自校正電路。

背景技術：

n位模數轉換器(adc)把一定的信號範圍劃分成2n個量化區間，並且給每個區間一個編碼。一般adc採用二進位編碼，也就是根據信號從小到大，把量化區依次編碼000、001、010、…、111(以3位adc為例)，如圖1為3位adc的轉換曲線。

並行轉換型模數轉換器(也稱作flashadc或者閃爍型adc)，以3位情況為例，如圖1，通過7個信號電壓v1、v2、v3、v4、v5、v6、v7把信號範圍劃分成8個量化區間，再用7個比較器把輸入模擬信號與這7個信號電壓比較，根據比較器的輸出確定輸入模擬信號所處的量化區間，再給每個量化區間編碼，一般從小到大編碼000、001、010、…、111，如圖1所示。在比較器是理想比較器的情況下，flashadc的輸出如圖1所示。實際情況中，由於比較器存在失調，區間劃分電壓將偏離v1、v2、v3、v4、v5、v6、v7，實際的轉換曲線如圖2所示。

失調電壓是由於半導體集成電路製作工藝參數在圓片上分布的不均勻性造成的，並且失調電壓分布在一定範圍內，大小和正負不可預測。存在失調電壓的情況下，flashadc存在較大的inl(integralnonlinearity，積分非線性)和dnl(differentialnonlinearity，微分非線性)誤差，失調電壓特別嚴重的情況下還會引起失碼等功能性問題。

為了減少失調電壓對flashadc性能的影響，目前的做法是採用較大尺寸的比較器，但是這樣勢必增大晶片面積，提高晶片成本。同時較大尺寸的比較器具有較大的寄生電容，會降低轉換器的轉換速度和帶寬。

技術實現要素：

針對現有技術中存在的技術問題，本發明提供一種較為精確的adc自校正電路，其採用一逐次逼近的方法，用模數轉換器的輸出臺階去校正數模轉換器的量化區間，使得被校正的模數轉換器的量化區間均勻分布，因此獲得較高的線型性和較低的inl、dnl誤差。

本發明所述的一種基於逐次逼近算法的adc自校正電路，包括：編碼電路、分壓電阻串、比較器陣列、多路選擇開關、第一數模轉換器、基準電路、控制寄存器及數據寄存器，所述比較器陣列包括若干比較器，所述分壓電阻串包括若干串聯連接的電阻，所述編碼電路的輸入端與比較器陣列的輸出端相連，所述比較器陣列中每一比較器的正相輸入端均與多路選擇開關的動端相連，所述比較器陣列中每一比較器的反相輸入端對應連接於分壓電阻串中每兩相鄰的電阻之間，所述比較器陣列的使能端與控制寄存器相連，所述多路選擇開關的第一不動端用於接收一模擬信號、第二不動端與第一數模轉換器的輸出端相連、控制端與控制寄存器相連，所述控制寄存器用於控制多路選擇開關的輸出，所述第一數模轉換器的輸入端對應與數據寄存器相連，所述基準電路與分壓電阻串及比較器陣列均相連，用於將分壓電阻串的中間電平和電壓範圍校正到和第一數模轉換器的輸出一致。

其中，所述分壓電阻串包括八個阻值相等相互串聯的電阻，其中第一電阻的負端連接第一線網，正端連接第二電阻的負端，所述第二電阻的正端連接第三電阻的負端，所述第三電阻的正端連接第四電阻的負端，所述第四電阻的正端連接第二線網，所述第五電阻的負端連接第二線網，正端連接第六電阻的負端，所述第六電阻的正端連接第七電阻的負端，所述第七電阻的正端連接第八電阻的負端，所述第八電阻的正端連接第三線網。

其中，所述比較器陣列包括七個並行工作的比較器，所述七個比較器的負相輸入埠分別與第一電阻的正端、第二電阻的正端、第三電阻的正端、第四電阻的正端、第五電阻的正端、第六電阻的正端及第七電阻的正端相連，所述七個比較器的正相輸入端連接到一起後接收來自多路選擇開關所選擇的信號，所述七個比較器還均包含一使能端和一時鐘端，其中第一比較器及第四比較器的使能端接地，第二及第三比較器的使能端分別連接控制寄存器的第四位及第五位，第五至第七比較器的使能端分別連接控制寄存器的第六至第八位，所述七個比較器的時鐘端與時鐘信號相連，所述七個比較器的輸出端與編碼電路相連，用於經過編碼電路編碼後產生的二進位碼，所述第一比較器的輸出端還連接第四線網，所述第四比較器的輸出端還連接第五線網。

其中，所述基準電路包含第二數模轉換器、逐次逼近寄存器、第三數模轉換器、逐次逼近寄存器、第一pmos開關管、第二pmos開關管、第三pmos開關管、第一nmos開關管、第二nmos開關管、第三nmos開關管、第四nmos開關管、第五nmos開關管、第六nmos開關管、第七nmos開關管和第八nmos開關管，所述第一nmos開關管和第二nmos開關管的源極連接在一起，所述第一nmos開關管的柵極連接第二數模轉換器的輸出端，所述第二nmos開關管的柵極連接第二線網，所述第一pmos開關管和第二pmos開關管各自的漏極和柵極連接在一起後分別連接第一nmos開關管和第二nmos開關管的漏極，所述第五nmos開關管的源極接地，漏極連接所述第六nmos開關管的源極，所述第六nmos開關管的漏極同時連接第一nmos開關管和第二nmos開關管的源極，所述第三pmos開關管的柵極接第一nmos開關管的漏極，所述第三pmos開關管的漏極連接第三線網，所述第三線網同時連接分壓電阻串，所述第三nmos開關管的源極接地，漏極接第四nmos開關管的源極，所述第四nmos開關管的漏極接第一線網，所述第一線網同時連接分壓電阻串，從分壓電阻串的中間引出第二線網反饋到所述第二nmos開關管的柵極，所述第一nmos開關管的漏極連接第三pmos開關管的柵極，所述第二線網連接第二nmos開關管的柵極。

其中，所述第二數模轉換器的八個數字輸入端分別接逐次逼近寄存器的八個數字輸出端，所述逐次逼近寄存器的時鐘輸入端接收時鐘信號、使能端接控制寄存器的第二位、數據輸入端連接第五線網，所述第五線網還連接比較器陣列。

其中，所述第七nmos開關管的源極接地，柵極和漏極連接到一起後同時連接第五nmos開關管和第三nmos開關管的柵極和所述第八nmos開關管的源極，所述第八nmos開關管的柵極和漏極連接在一起後同時連接第六nmos開關管和第四nmos開關管的柵極和第三數模轉換器的輸出。

其中，所述第三數模轉換器的八個數字輸入端對應連接所述逐次逼近寄存器的八個數字輸出端，所述逐次逼近寄存器的時鐘輸入端接收時鐘信號、使能端接控制寄存器的第三位、數據輸入端接第四線網，所述第四線網接所述比較器陣列。

其中，所述分壓電阻串所包括的若干電阻的電阻值相等。

其中，所述第一數模轉換器的中間輸出電平v100用於校正比較器陣列中第四比較器的內部參考電平vref143，所述第一數模轉換器的最小輸出電平v001用於校正第一比較器的內部參考電平vref140，所述第一數模轉換器的第二最小輸出電平v010用於校正比較器陣列中第二比較器的內部參考電平vref141，所述第一數模轉換器的第三最小輸出電平v011用於校正比較器陣列中第三比較器的內部參考電平vref142，所述第一數模轉換器的第五最小輸出電平v101用於校正比較器陣列中第五比較器的內部參考電平vref144，所述第一數模轉換器的第六最小輸出電平v110用於校正比較器陣列中比較器的內部參考電平vref145，所述第一數模轉換器的第七最小輸出電平v111用於校正比較器陣列中第七比較器的內部參考電平vref146，以使得所述比較器陣列的內部參考電平vref140、vref141、vref142、vref143、vref144、vref145和vref146與所述第一數模轉換器的輸出一致，校正後的內部參考電壓vref140、vref141、vref142、vref143、vref144、vref145和vref146均勻分布。

其中，所述第一至第三數模轉換器均為電壓型轉換器。

上述基於逐次逼近算法的adc自校正電路通過若干校正過程，利用數模轉換器的輸出臺階去校正模數轉換器的量化區間，使得被校正的模數轉換器具有較高的線型性和較低的inl、dnl誤差。本發明所述的自校正電路適用於並行轉換、摺疊插值等類型的模數轉換器。

附圖說明

圖1是理想的3位flashadc的輸入/輸出轉換曲線示意圖。

圖2是在比較器失調情況下3位flashadc的輸入/輸出轉換曲線圖。

圖3a-3c是本發明所述的一種基於逐次逼近算法的adc自校正電路的較佳實施方式的電路圖。

圖4是圖3a-3c中分壓電阻串分壓所產生的均勻分布電勢示意圖。

圖5是未校正的3位flashadc的實際轉換曲線示意圖。

圖6是圖3a-3c中數模轉換器的輸入輸出關係示意圖。

圖7是校正後的3位flashadc的實際轉換曲線示意圖。

圖8是圖3a-3c中第四比較器的內部參考電壓校正時序圖。

圖9是比較器自校正的電路示意圖。

圖10是圖9中比較器的自校正時序圖。

圖11是比較器自校正電路圖。

圖12是圖11中失調數字調節放大器的電路圖。

具體實施方式

為了使本發明實現的技術手段、創作特徵、達成目的與功效易於明白了解，下面結合具體圖示，進一步闡述本發明。

在本發明的描述中，需要說明的是，除非另有明確的規定和限定，術語「安裝」、「相連」、「連接」應做廣義理解，例如，可以是固定連接，也可以是可拆卸連接，或一體地連接；可以是機械連接，也可以是電連接；可以是直接相連，也可以通過中間媒介間接相連，可以是兩個元件內部的連通。對於本領域的普通技術人員而言，可以具體情況理解上述術語在本發明中的具體含義。

請參考圖3a-3c所示，其為本發明所述的一種基於逐次逼近算法的adc自校正電路的較佳實施方式的電路圖。所述基於逐次逼近算法的adc自校正電路的較佳實施方式包括編碼電路126、分壓電阻串124、比較器陣列125、多路選擇開關127、數模轉換器128、基準電路129、控制寄存器130及數據寄存器131。

所述控制寄存器130為一8位寄存器，包含位l、l、l、l、l、l、l及l，所述數據寄存器131為一3位寄存器，包含位k、k及k。

所述分壓電阻串124包括8個阻值相等(命名該阻值為rseri)相互串聯的電阻構成，具體包括電阻132、133、134、135、136、r137、138及139。所述電阻132的負端連接線網121，正端連接電阻133的負端，所述電阻133的正端連接電阻134的負端，所述電阻134的正端連接電阻135的負端，所述電阻135的正端連接線網123。所述電阻136的負端連接線網123，正端連接電阻137的負端，所述電阻137的正端連接電阻138的負端，所述電阻138的正端連接電阻139的負端，所述電阻139的正端連接線網122。所述分壓電阻串124分壓產生均勻分布電勢v121、v132、v133、v134、v123、v136、v137、v138、v122，如圖4所示。

所述比較器陣列125包括7個並行工作的比較器，具體包括比較器140、141、142、143、144、145、146。所述7個比較器的負相輸入埠b分別與電阻132的正端、電阻133的正端、電阻134的正端、電阻135的正端、電阻136的正端、電阻137的正端及電阻138的正端相連，以用於對應接收電壓v132、v133、v134、v123、v136、v137、v138。所述7個比較器的正相輸入端a連接到一起後接收來自多路選擇開關127所選擇的信號。所述比較器140、141、142、143、144、145、146還均包含一使能端en和一時鐘端ck。所述比較器140、141、142、143、144、145、146的內部設計了失調數字自校正結構和電路，使能端en用來啟動比較器內部失調數字自校正過程，時鐘端ck用於接收比較器工作和校正所需的時鐘信號。所述比較器141、142、144、145、146的使能端en分別被控制寄存器130的位l、l、l、l、l所控制，所述比較器140和143的使能端en則直接接地，所述比較器140、141、142、143、144、145、146的時鐘端ck與時鐘信號clk相連。

所述比較器140、141、142、143、144、145、146的輸出端o與編碼電路126相連，用於經過編碼電路126編碼後產生3位二進位碼。所述比較器140的輸出端o還連接線網147，所述比較器143的輸出端o還連接線網148。

所述比較器140、141、142、143、144、145、146的外部參考電壓分別是分壓電阻串124分壓產生的電壓v132、v133、v134、v123、v136、v137、v138。由於比較器存在失調，所述比較器的內部參考電壓是分壓電阻串124分壓產生的電壓加上比較器的失調電壓。本實施方式中，用vo140、vo141、vo142、vo143、vo144、vo145和vo146表示比較器140、141、142、143、144、145、146的失調電壓。因此，所述比較器140、141、142、143、144、145、146的內部參考電壓分別為v132+vo140、v133+vo141、v134+vo142、v123+vo143、v136+vo144、v137+vo145和v138+vo146。在後面的描述中，我們分別用vref140、vref141、vref142、vref143、vref144、vref145和vref146表示比較器140、141、142、143、144、145、146的內部參考電壓。

失調電壓是由於半導體集成電路工藝參數在圓片上隨機分布產生的。失調電壓在一定範圍內分布，大小和正負不可預測。存在失調電壓的情況下，內部參考電壓vref140、vref141、vref142、vref143、vref144、vref145和vref146分布不均勻。所述3位flashadc的實際轉換曲線如圖5所示，存在較大的inl和dnl錯誤。失調電壓特別嚴重的情況下還會引起失碼等功能性問題。

所述多路選擇開關127的1號選擇輸入端接模擬信號vin、2號選擇輸入端接所述數模轉換器128的輸出端，所述多路選擇開關127的輸出端同時連接比較器140、141、142、143、144、145、146的正相輸入端a。具體來說，所述比較器140、141、142、143、144、145、146的正相輸入端a同時與多路選擇開關127的動端相連，所述多路選擇開關127的第一不動端用於接收模擬信號vin、第二不動端與數模轉換器128的輸出端相連。

所述多路選擇開關127由控制寄存器130的l位來控制。當所述控制寄存器130的l位為0時，所述多路選擇開關127選擇模擬信號vin；當所述控制寄存器130的l位為1時，所述多路選擇開關127選擇所述數模轉換器128的模擬輸出。

本實施方式中，所述數模轉換器128為3位模數轉換器，其數字輸入端k2、k1、k0分別接收數據寄存器131的k位、k位、k位的數位訊號。當然，其他實施方式中，所述數模轉換器128亦可選擇其他位數的模數轉換器，其工作原理與本實施方式相同。

所述數模轉換器128為電壓型數模轉換器，其輸出電壓信號與輸入數位訊號間的關係如下：

其中，公式(1)中，v128表示數模轉換器128的輸出電壓信號，voft128表示數模轉換器128的輸出失調電壓，即數字輸入端k2、k1、k0的數位訊號全為0時所述數模轉換器128的輸出。vrag128為所述數模轉換器128的輸出幅度。所述數模轉換器128的輸入輸出關係如圖6所示，不考慮輸入碼000對應的輸出電平voft128，所述數模轉換器128的輸出中間電平為vrag1284/8+voft128，對應輸入數字碼100；最小輸出電壓為vrag1281/8+voft128，對應數字碼001；第二最小輸出電壓為vrag1282/8+voft128，對應數字碼010；第三最小輸出電壓為vrag1283/8+voft128，對應數字碼011；第四最小輸出電壓，即為中間電平；第五最小輸出電壓為vrag1285/8+voft128，對應數字碼101；第六最小輸出電壓為vrag1286/8+voft128，對應數字碼110；第七最小輸出電壓為vrag1287/8+voft128，對應數字碼111。本實施方式中，分別用v001、v010、v011、v100、v101、v110和v111表示輸入碼為001、010、011、100、101、110和111時所述數模轉換器128的輸出電壓信號。在目前的集成電路設計和工藝條件下，數模轉換器可以做的很精確，電壓v001、v010、v011、v100、v101、v110和v111幾乎是均勻分布，所以圖6中表現為均勻的階梯。

本發明正是利用所述數模轉換器128的中間輸出電平v100去校正比較器陣列125中比較器143的內部參考電平vref143、用所述數模轉換器128的最小輸出電平v001去校正比較器140的內部參考電平vref140、用所述數模轉換器128的第二最小輸出電平v010去校正比較器陣列125中比較器141的內部參考電平vref141、用所述數模轉換器128的第三最小輸出電平v011去校正比較器陣列125中比較器142的內部參考電平vref142、用所述數模轉換器128的第五最小輸出電平v101去校正比較器陣列125中比較器144的內部參考電平vref144、用所述數模轉換器128的第六最小輸出電平v110去校正比較器陣列125中比較器145的內部參考電平vref145、用所述數模轉換器128的第七最小輸出電平v111去校正比較器陣列125中比較器146的內部參考電平vref146，最終使得所述比較器陣列125的內部參考電平vref140、vref141、vref142、vref143、vref144、vref145和vref146與所述數模轉換器128的輸出一致，校正後的內部參考電壓vref140、vref141、vref142、vref143、vref144、vref145和vref146均勻分布，最終得到圖7所示的adc轉換曲線。

所述基準電路129包含數模轉換器149、逐次逼近寄存器160、數模轉換器150、逐次逼近寄存器161、pmos開關管153、pmos開關管154、pmos開關管155、nmos開關管151、nmos開關管152、nmos開關管156、nmos開關管157、nmos開關管158、nmos開關管159、nmos開關管162和nmos開關管163。

本實施方式中，所述pmos開關管153、pmos開關管154、nmos開關管151、nmos開關管152、nmos開關管158和nmos開關管159構成一放大器(命名為amp1)第一級。

所述nmos開關管151和nmos開關管152構成放大器amp1的差分輸入對，所述nmos開關管151和nmos開關管152的源極連接在一起。所述nmos開關管151的柵極作為放大器amp1的正相輸入端連接數模轉換器149的輸出端。所述nmos開關管152的柵極作為放大器amp1的負相輸入端連接線網123(線網123由分壓電阻串124反饋一電壓信號)。

所述pmos開關管153和pmos開關管154為二極體連接方式，作有源負載使用，所述pmos開關管153和pmos開關管154各自的漏極和柵極連接在一起後分別連接nmos開關管151和nmos開關管152的漏極，同時所述nmos開關管151的漏極作為放大器amp1的第一級的輸出端。

所述nmos開關管158的源極接地，漏極連接所述nmos開關管159的源極，所述nmos開關管159的漏極同時連接nmos開關管151和nmos開關管152的源極。

所述pmos開關管155、nmos開關管157、nmos開關管156和分壓電阻串124構成放大器amp1的第二級。所述pmos開關管155的柵極接放大器amp1第一級輸出(即nmos開關管151的漏極)，所述pmos開關管155的漏極連接線網122，線網122同時連接分壓電阻串124中電阻139的正端。所述nmos開關管156的源極接地，漏極接nmos開關管157的源極，nmos開關管157的漏極接線網121，所述線網121同時連接分壓電阻串124中電阻132的負端。從分壓電阻串124的中間引出線網123反饋到所述nmos開關管152柵極(即放大器amp1的負相輸入端)。

所述放大器amp1的第一級從nmos開關管151的漏極輸出後接到pmos開關管155的柵極(第二級的輸入)，第二級的輸出(線網123)又反饋到放大器amp1的負相輸入端(即nmos開關管152的柵極)。可見，所述放大器amp1構成了一負反饋。由於負反饋作用，線網123的電壓v123等於所述數模轉換器149的輸出電壓v149：

v123＝v149(2)

所述數模轉換器149的數字輸入端d7、d6、d5、d4、d3、d2、d1和d0分別接逐次逼近寄存器160的數字輸出端d7、d6、d5、d4、d3、d2、d1和d0。所述逐次逼近寄存器160的時鐘輸入端ck接收時鐘信號clk、使能端en接控制寄存器130的位l、數據輸入端d連接線網148，所述線網148還連接比較器143的輸出端。

所述數模轉換器149為電壓型模數轉換器，其輸出電壓與輸入數位訊號d7、d6、d5、d4、d3、d2、d1間的關係如下

其中公式(3)中,v149表示數模轉換器149的輸出電壓，voft149表示數模轉換器149的輸出失調電壓，vrag149為數模轉換器149的輸出幅度。

把公式(2)代入公式(3)，因此

進一步，所述比較器143的實際參考電壓為：

如前所述，vo143表示比較器143的失調電壓。

所述nmos開關管156、157、158、159、162和163構成共源共柵電流鏡結構(命名為mir)。所述nmos開關管162的源極接地，柵極和漏極連接到一起後同時連接nmos開關管158和156的柵極和nmos開關管163的源極。所述nmos開關管163的柵極和漏極連接在一起後同時連接nmos開關管159和157的柵極和模數轉換器150的輸出。

所述共源共柵電流鏡mir把模數轉換器150的輸出電流按比例鏡相後提供給放大器amp1的第一級作為電流itail，並提供給放大器amp2的第二級後給電阻串124提供電流i124。

所述模數轉換器150的數字輸入端j7、j6、j5、j4、j3、j2、j1和j0接逐次逼近寄存器161的數字輸出端j7、j6、j5、j4、j3、j2、j1和j0。所述逐次逼近寄存器161的時鐘輸入端ck接收時鐘信號clk，使能端en接控制寄存器130的位l，數據輸入端d接線網147，線網147接比較器140輸出端o。

所述模數轉換器150為電流型模數轉換器，其輸出電流信號與輸入數位訊號間的關係如下：

其中公式(6)中，i150表示模數轉換器150的輸出電流，ioft150表示模數轉換器150的輸出失調電流，irag150150為模數轉換器150的輸出幅度。

由於共源共柵電流鏡mir的作用，流經電阻串124的電流：

其中公式(7)中，i124為流經電阻串124的電流，a為比例電流鏡的比較係數。由於電阻串124產生的分壓電壓為：

v132＝v123-3rserii124(8)

所述比較器140的內部參考電壓vref140為：

vref140＝v132+vo140(9)

如前所述，vo140表示比較器140的失調電壓。

結合前述公式(7)、(8)和(9)得：

下面將對上述自校正電路的工作原理進行簡單的描述：圖3中的3位flashadc，在電路上電時，控制寄存器130復位，控制寄存器130的各位將被初始復位到0，進而對比較器141、142、144、145、146內失調數字自校正結構和電路復位，同時也對逐次逼近寄存器160和161進行復位，同時所述多路選擇開關127選擇模擬信號vin，3位flashadc處於未校正工作狀態。

模擬信號vin與比較器140、141、142、143、144、145、146的內部參考電壓比較後，輸出比較結果。所述比較器140、141、142、143、144、145、146的輸出構成了對模擬信號vin的編碼，這種編碼效率太低。所述比較器140、141、142、143、144、145、146的輸出經編碼電路126編碼後轉換成二進位編碼。

由於比較器的失調電壓，比較器內部參考電壓分布不均勻，造成了flashadc具有較大的dnl和inl誤差，如圖5所示。在比較器失調十分嚴重的情況下，flashadc還會出現失碼等功能性錯誤。因此必須對flashadc進行校正。

如果所述模數轉換器128的輸出電壓和分壓電阻串124產生的分壓電壓存在較大差異，會超出比較器失調數字自校正範圍，因此本發明先校準基準電路129，從而把分壓電阻串124的中間電平和電壓範圍校正到和模數轉換器128的輸出基本一致，最後才開啟比較器的失調數字自校正過程。通過這種方法降低了對比較器失調校正範圍的要求，提高了校正精度。

本發明校正過程分七個階段，分別對應校正比較器143、140、141、142、144、145和146的內部參考電壓vref143、vref140、vref141、vref142、vref144、vref145和vref146，其中對比較器143和140內部參考電壓vref143和vref140的校正是通過對基準電路129的校正來實現的。比較器141、142、144、145和146的內部參考電壓vref141、vref142、vref144、vref145和vref146的校正是通過比較器自身的失調數字自校正結構和電路來實現的。

校正開始時，首先所述控制寄存器130的l位被置為1，所述多路選擇開關選擇127選擇模數轉換器128的輸出。

第一階段校正開始時，首先往數據寄存器131寫入數據100，所述模數轉換器128輸出電壓v100。根據公式(1)，v100等於vrag128/2+voft128。

如圖8所示，接下來，所述控制寄存器130的l位被置1，所述逐次逼近寄存器160開始工作。

如圖8所示，在初始態所述逐次逼近寄存器160的d7位為1，其餘位被置為0。根據公式(5)中比較器143的內部參考電壓vref143為

如圖8所示，在控制寄存器130的l被置為1後的第一個時鐘上升沿到來時，所述逐次逼近寄存器160保持其d7位為1，其餘位被置為0，所述比較器143的內部參考電壓vref143保持不變。之後，所述比較器143把模數轉換器128的輸出v100與比較器143的內部參考電壓vref143進行比較：當v100大於vref143時，輸出1；當v100小於vref143時，輸出0。

如圖8所示，在所述控制寄存器130的l被置為1後的第二個時鐘上升沿到來時，如果所述比較器輸出1，所述逐次逼近寄存器160保持其d7為1，同時把d6置為1，vref143向上跳變vrag149/4；如果比較器輸出0，所述逐次逼近寄存器160把d7置為0，同時把d6置為1，vref143向下跳變vrag149/4。之後比較器143再把所述模數變換器128的輸出v100與比較器143的內部參考電壓vref143比較：當v100大於vref143，輸出1；當v100小於vref143比較，輸出0。

如圖8所示，在所述控制寄存器130的l被置為1後的第三個時鐘上升沿到來時，如果比較器輸出1，所述逐次逼近寄存器160保持d6為1，同時把d5置為1，vref143向上跳變vrag149/8；如果比較器輸出0，所述逐次逼近寄存器160把d6置為0，同時把d5置為1，vref143向下跳變vrag149/8。之後比較器143再把所述模數變換器128的輸出v100與比較器143的內部參考電壓vref143比較：當v100大於vref143時，輸出1；當v100小於vref143時，輸出0。

相同的過程，所述逐次逼近寄存器160在第四個時鐘上升沿確定d5位，在第五個時鐘上升沿確定d4位，在第六個時鐘上升沿確定d3位，在第七個時鐘上升沿確定d2位，在第八個時鐘上升沿確定d1位，最後在第九個時鐘上升沿確定d0位，第一階段校正結束。

如圖8所示，在整個第一階段校正過程中，vref143根據比較器的輸出結果在時鐘信號的驅動下圍繞模數轉換器的輸出v100逐次向上或者向下跳變vrag149/22、vrag149/23、vrag149/24、vrag149/25…，逐漸收斂於v100，最終vref143與v100隻相差vrag149/28，並且隨著所採用模數變換器的位數增加，這個差值會近一步減小。在滿足一定精度要求的情況下，我們可以認為vref143等於v100，而v100是模數轉換器的輸出，是一個可以精確設計並且與比較器失調無關的量。

第二階段校正開始時，首先往數據寄存器131寫入數據001，所述模數變換器128輸出電壓v001。根據公式(1)，v001等於vrag128/8+voft128。

接下來，所述控制寄存器130的l位被置為1，所述逐次逼近寄存器161開始工作。

在初始態逐次逼近寄存器161的j7位為1，其餘位置0。根據公式(10)，比較器140的內部參考電壓vref140為

在所述控制寄存器130的l被置為1後的第一個時鐘上升沿到來時，所述逐次逼近寄存器161保持j7位為1，其餘位被置為0，比較器140的實際參考電壓vref140保持不變。之後，比較器140把所述模數變換器128的輸出v001與比較器140的內部參考電壓vref140進行比較：當v001大於vref140時，輸出1；當v001小於vref140時，輸出0。

在所述控制寄存器130的l被置為1後的第二個時鐘上升沿到來時，如果比較器輸出1，所述逐次逼近寄存器161把j7置為0，同時把j6置為1，vref140向上跳變為vrag149/4；如果比較器輸出0，所述逐次逼近寄存器161保持j7為1，同時把j6置為1，vref140向下跳變vrag149/4。之後比較器140再把所述模數轉換器128的輸出v001與比較器140的內部參考電壓vref140進行比較：當v001大於vref140時，輸出1；當v001小於vref140時，輸出0。

在所述控制寄存器130的l置為1後的第三個時鐘上升沿到來時，如果比較器140輸出1，所述逐次逼近寄存器161把j6置為0，同時把j5置為1，vref140向上跳變vrag149/8；如果比較器輸出0，所述逐次逼近寄存器161保持j6為1，同時把j5置為1，vref140向下跳變vrag149/8。之後比較器140再把模數轉換器128的輸出v001與比較器140的內部參考電壓vref140比較：當v001大於vref140時，輸出1；當v001小於vref140時，輸出0。

相同的過程，所述逐次逼近寄存器161在第四個時鐘上升沿確定j5位，在第五個時鐘上升沿確定j4，在第六個時鐘上升沿確定j3，在第七個時鐘上升沿確定j2，在第八個時鐘上升沿確定j1，最後在第九個時鐘上升沿確定j0位，第二階段校正結束。

在整個第二階段校正過程中，vref140根據比較器140的輸出結果在時鐘信號的驅動下圍繞模數轉換器的輸出v001逐次向上或者向下跳變vrag149/22、vrag149/23、vrag149/24、vrag149/25…，逐漸收斂於v001，最終vref140與v001隻相差vrag149/28，並且隨著所採用模數轉換器的位數增加，這個差值會近一步減小。在滿足一定精度要求的情況下，我們可以認為vref140等於v001，而v001是模數轉換器的輸出，是一個可以精確設計並且與比較器失調無關的量。

第三階段校正開始時，首先往數據寄存器131寫入數據010，所述模數轉換器128輸出電壓v010。根據公式(1)，v010等於2vrag128/8+voft128。

接下來，所述控制寄存器130的l位被置1，比較器141內部的失調校正結構和電路開始工作。經過若干個校正時鐘周期後，在一定的精度範圍內，比較器141的內部參考電壓vref141被校正到v010。

第四階段校正開始時，首先往數據寄存器131寫入數據011，所述模數轉換器128輸出電壓v011。根據公式(1)，v010等於3vrag128/8+voft128。

接下來，控制寄存器130的l位被置1，比較器142內部的失調校正結構和電路開始工作。經過若干個校正時鐘周期後，在一定的精度範圍內，比較器142的內部參考電壓vref142被校正到v011。

第五階段校正開始時，首先往數據寄存器131寫入數據101，所述模數轉換器128輸出電壓v101。根據公式(1)，v101等於5vrag128/8+voft128。

接下來，控制寄存器130的l位被置1，比較器144內部的失調校正結構和電路開始工作。經過若干個校正時鐘周期後，在一定的精度範圍內，比較器144的內部參考電壓vref144被校正到v101。

第六階段校正開始時，首先往數據寄存器131內寫入數據110，所述模數轉換器128輸出電壓v110。根據公式(1)，v110等於6vrag128/8+voft128。

接下來，所述控制寄存器130的l位被置1，比較器145內部的失調校正結構和電路開始工作。經過若干個校正時鐘周期後，在一定的精度範圍內，比較器145的內部參考電壓vref145被校正到所述模數變換器128的輸出v110。

第七階段校正開始時，首先往數據寄存器131寫入數據111，所述模數轉換器128輸出電壓v111。根據公式(1)，v111等於7vrag128/8+voft128。

接下來，所述控制寄存器130的l位被置1，比較器146內部的失調校正結構和電路開始工作。經過若干個校正時鐘周期後，在一定的精度範圍內，比較器146的內部參考電壓vref146被校正到v111。整個校正過程結束。

經過第一至七階段的校正，比較器140、141、142、143、144、145和146的內部參考電壓vref140、vref141、vref142、vref143、vref144、vref145和vref146分別被校正到v001、v010、v011、v100、v101、v110和v111。v001、v010、v011、v100、v101、v110和v111為模數轉換器128的輸出，不受比較器失調影響，並且可設計、可預測，並且它們均勻分布，從vrag128/8+voft128開始逐次遞增vrag128/8直到vrag1287/8+voft128。經過校正後，3位flashadc傳輸曲線如圖7所示。與校正前(圖5)相比，校正後flashadc具有極好的線型性。

圖3中，所述比較器140和143的控制端en接地，那是因為比較器140和143的校正是通過基準電路129的校正來實現的。下面將簡單介紹比較器自校正方法和原理。

本實施方式利用圖9所示的電路來說明比較器自校正的方法和原理。圖9所示的電路包括一理想比較器223、一電壓源224、一失調數字調節電路222、一逐次逼近寄存器221、一使能埠en、一時鐘埠clk、一埠b、一埠a和一輸出埠o。

所述電壓源224與理想比較器223用來模擬實際的比較器，其中電壓源224用於模擬實際比較器的失調電壓。埠b接收由圖3中分壓電阻串124產生的參考電壓，埠a在校正階段接收來自圖3中模數轉換器128的電壓信號，輸出埠o用於輸出比較結果。

所述埠b連接失調數字調節電路222的埠a，失調數字調節電路222的埠b連接電壓源224的負端，電壓源224的正端連接比較器223的負相輸入端vm，所述比較器223的正相輸入端vp連接埠a。所述比較器223的輸出端連接逐次逼近寄存器221的數據輸入端din，逐次逼近寄存器221的使能端en連接使能埠en，逐次逼近寄存器221的時鐘端clk連接時鐘埠clk。逐次逼近寄存器221數據輸出埠n0、n1、n2、n3、n4、n5、n6、n7連接失調數字調節電路222的數據輸入埠n0、n1、n2、n3、n4、n5、n6、n7。

所述失調數字調節電路222的埠b與埠a間的電壓vab與數字埠信號n0、n1、n2、n3、n4、n5、n6、n7間的關係如下式所示：

由公式(11)可知所述失調數字調節電路222埠間電壓vab與數位訊號n0、n1、n2、n3、n4、n5、n6、n7的關係是一帶偏移量vs/2的加權求和關係，最低權重位是n0，最高權重位是n7，最小變化步長是vs/27。

根據基爾霍夫定律，比較器負向端vm的電勢為

vm＝v224+vab+vb(12)

上式中，v224表示電壓源兩端電壓，vm表示實際比較器的內部參考電壓。埠b接收由圖3中分壓電阻串124產生的參考電壓，v224模擬實際比較器的失調電壓。對於被校正比較器來說，v224和vb是不變的。根據公式(11)，vab數字可調，因此vm也數字可調。

在校正時，埠a接收來自圖3中模數變換器128的電壓信號。圖9所示比較器自校正過程如下：

如圖10，開始，使能信號en為低電平，逐次逼近寄存器221復位，數位訊號n7、n6、n5、n4、n3、n2、n1、n0為復位值10000000。根據(11)式，vab為0，根據公式(12)比較器內部參考電壓vm為(vb+v224)，如圖10中0時刻所示。

在t1時刻，使能信號en從低電平跳變為高電平，啟動校正過程。隨後，第一個時鐘信號clk上升沿到來(如圖10中t2時刻所示)，逐次逼近寄存器221保持數位訊號n7、n6、n5、n4、n3、n2、n1、n0為復位值10000000不變，內部參考電壓vm保持為(vb+v124)不變。比較器223比較其正、負相埠電壓信號，並把比較結果反饋到逐次逼近寄存器221的數據輸入端din。

如果vm低於va，在第二個時鐘信號clk上升沿到來時，逐次逼近寄存器221保持n7為1，同時把n6置1。根據公式(11)、(12)，vm增加vs/4，如圖10中t3時刻所示。

如果vm高於va，在第二個時鐘信號clk上升沿到來時，逐次逼近寄存器221把n7置0，同時把n6置1。根據(11)、(12)式，vm減少vs/4。

之後，比較器123再次把vm與va比較，並把比較結果反饋到逐次逼近寄存器221的數據輸入端din。

如果vm低於va，在第三個時鐘信號clk上升沿到來時，逐次逼近寄存器221保持n6為1，同時把n5置1。根據公式(11)、(12)，vm增加vs/8。

如果vm高於va，在第三個時鐘信號clk上升沿到來時，逐次逼近寄存器221把n6置0，同時把n5置1。根據公式(11)、(12)，vm減少vs/8，如圖10中t4時刻所示。

之後，比較器223再次把vm與va比較，並把比較結果反饋到逐次逼近寄存器221的數據輸入端din。

如果vm低於va，在第四個時鐘信號clk上升沿到來時，逐次逼近寄存器221保持n5為1，同時把n4置1。根據公式(11)、(12)，vm增加vs/16，如圖10中t5時刻所示

如果vm高於va，在第四個時鐘信號clk上升沿到來時，逐次逼近寄存器221把n5置0，同時把n4置1。根據公式(11)、(12)，vm減少vs/16。

相同的過程，在第五個時鐘信號clk上升沿到來時，逐次逼近寄存器221確定n4、在第六個時鐘信號clk上升沿到來時，逐次逼近寄存器221確定n3、在第七個時鐘信號clk上升沿到來時，逐次逼近寄存器221確定n2、在第八個時鐘信號clk上升沿到來時，逐次逼近寄存器221確定n1、在第九個時鐘信號clk上升沿到來時，逐次逼近寄存器221確定n0。最後，校正過程結束。數位訊號n7、n6、n5、n4、n3、n2、n1、n0的值被逐次逼近寄存器221保持並用於比較器正常工作過程。

在整個校正過程，根據比較器223的比較結果，比較器內部參考電壓vm圍繞va逐次增加或者減少vs/22、vs/23、vs/24、vs/25、vs/26、vs/27、vs/28、vs/28，逐漸收斂於va。最終vm與va相差僅vs/28。採用較高的校正位數，如10位、12位、14位，可以把vm校正到更接近va。va接收來自圖3中dac128輸出的電壓信號，也就是說校正結束時比較器內部參考電壓vm與dac128的輸出電壓基本一致。

請繼續參考圖11所示，比較器自校正電路的實施方式包括一失調數字調節大放器380、一動態比較器359、一逐次逼近寄存器321、一埠a、、一埠b、一時鐘埠clk、一使能埠en及一輸出埠o。

所述失調數字調節放大器380的負相輸入端vm連接埠b，所述失調數字調節放大器380的正相輸入端vp連接埠a，所述失調數字調節放器380的正相輸出端vop連接動態比較器359正相輸入端vx，所述失調數字調節放大器380的負相輸出端vom連接動態比較器359負相輸入端vy，動態比較器359的輸出端連接輸出埠o，所述逐次逼近寄存器321的數字輸出端h0、h1、h2、h3、h4、h5、h6、h7分別對應連接失調數字調節放大器380的數字輸入端h0、h1、h2、h3、h4、h5、h6、h7，所述逐次逼近寄存器321的使能端en連接使能埠en，數據端din連接動態比較器359的輸出端。所述時鐘埠clk同時連接逐次逼近寄存器321時鐘端clk和接動態比較器359的時鐘端clk。

圖11所示的電路中失調數字調節大放器380和動態比較器359都具有失調，不同的是失調數字調節放大器的失調數字可調。失調數字調節大放器380的失調加上動態比較器359的失調構成整個電路的失調。

如圖12所示，失調數字調節放大器380包括一差分對電路240、兩個對稱的負載電阻241、242、兩個對稱的失調調節電阻243、244、兩個對稱的電流鏡245、246、兩個對稱的電流型數模轉換器247、248。

另外，所述失調數字調節放大器380還包括正、反相輸入埠vp和vm、正、反相輸出埠vop和vom、數字輸入端h0、h1、h2、h3、h4、h5、h6、h7。

所述差分對電路240包括兩個對稱的nmos電晶體249、250和一個電流源251。所述nmos電晶體249、250的源極連接到一起後連接電流源251的電流輸入端，所述電流源251的電流輸出端接地。所述nmos電晶體249的柵極連接正相輸入埠vp，所述nmos電晶體250的柵極連接負相輸入埠vm。所述nmos電晶體249的漏極接負載電阻241的負端，所述負載電阻241的正端接電源vcc，所述nmos電晶體250的漏極接負載電阻242的負端，所述負載電阻242的正端連接電源vcc。所述失調調節電阻243的正端連接nmos電晶體249的漏極，負端同時連接電流鏡245的輸出端和負相輸出埠vom。所述失調調節電阻244的正端連接nmos電晶體150的漏極，負端同時連接電流鏡246的輸出端和正向輸出埠vop。

所述電流鏡245包括pmos電晶體252、253，電流鏡246包括pmos電晶體254、255。所述pmos電晶體252的柵極和漏極連接在一起作為電流鏡245的輸入端，源極連接電源vcc。所述pmos電晶體253的柵極連接pmos電晶體252的柵極，所述pmos電晶體253及pmos電晶體252的源極均連接電源vcc，所述pmos電晶體253的漏極作為電流鏡245的輸出端。所述pmos電晶體254的柵極和漏極連接在一起作為電流鏡246的輸入端，所述pmos電晶體254的源極連接電源vcc，所述pmos電晶體255的柵極連接pmos電晶體254的柵極，所述pmos電晶體255及254的源極均連接電源vcc，所述pmos電晶體254的漏極作為電流鏡246的輸出端。所述電流鏡245把其輸入電流i1按1:1比例鏡象到輸出端得到輸出電流i3，所述電流鏡246把輸入電流i2按1:1比例鏡象到輸出端得到輸出電流i4。

所述電流型數模轉換器247的輸出端連接電流鏡245的輸入端，並輸出電流i1。所述電流型數模轉換器248的電流輸出端連接電流鏡246的輸入端，並輸出電流i2。所述電流型數模轉換器247接收來自輸入埠h0、h1、h2、h3、h4、h5、h6、h7的數位訊號，電流型數模轉換器247輸入—輸出關係如下：

上式c為常數量。

所述電流型數模轉換器248接收數位訊號h7h6h5h4h3h2h1h0的補碼，所述電流型數模轉換器248與數模轉換器247為相同結構的cac，根據公式(13)可以得到：

由公式(13)減去公式(14)，同時考慮到電流鏡的作用可以得到：

其中，輸出埠vop、vom接高阻抗電路，這樣電流i3完全流經失調調節電阻243，電流i4完全流經失調調節電阻244。在vp＝vn的情況下，可以得到：

vom-vop＝(r243+r241)(i3-i4)(16)

把公式(15)代入公式(16)，整理得到：

公式(17)表示失調數字調節放大器380的輸出失調電壓。因此，所述失調數字調節放大器380的輸入失調電壓為：

上式中gm為電晶體249或者250的跨導，整理公式(18)可得到：

其中公式(19)中右邊第二項是常數項，與數位訊號hi(i＝1～7)無關；右邊第一項為數位訊號hi(i＝1～7)的加權求和項，最大權重位是h7，最小權重位是h0。其中，公式(11)及(19)具有相同的形式，即圖11中失調數字調節放大器380起到了與圖9中失調數字調節電路222相同的作用。實際中還需要考慮工藝參數隨機分布造成的失調。因此圖11所示電路內部參考電壓為：

vm＝vprocess+vio+vb(20)

上式中，vprocess表示工藝參數隨機分布造成的失調數字調節放大器380和動態比較器359失調的總和，vb為圖3中分壓電阻串124產生的參考電壓。在校正時，埠a接收來自圖3中模數轉換器128的電壓信號。經過相同的校正過程，可以把圖11所示電路內部參考電壓校正到和圖3中dac128的輸出電壓一致。

圖11中動態比較器359、圖3中逐次逼近寄存器、圖3和圖12中電流和電壓型數模轉換器以及圖3中編碼電路都是本領域常見技術，本領域技術人員可根據本發明的精神，選擇合適的單元電路結構，在沒有經過創造性勞動工作的情況下實現本發明的方法和電路。

以上僅為本發明的實施方式，並非因此限制本發明的專利範圍，凡是利用本發明說明書及附圖內容所作的等效結構，直接或間接運用在其他相關的技術領域，均同理在本發明的專利保護範圍之內。