頁面緩衝器的製作方法

2023-10-29 04:54:05 6

本發明有關於與非門快閃式存儲器的一種頁面緩衝器，特別有關於與非門快閃式存儲器用以降低電晶體數目的頁面緩衝器。

背景技術：

快閃式存儲器通常區分為，或非門快閃式存儲器以及與非門快閃式存儲器。在或非門快閃式存儲器中，存儲器單元與位線並聯連接，類似互補式金氧半場效電晶體(CMOS)的或非門的並聯的電晶體，因而稱之為或非門快閃式存儲器。或非門快閃式存儲器的存儲器單元可隨機被存取，因此或非門快閃式存儲器主要用於個人電腦的基本輸入輸出系統(BIOS)、或專用集成電路(ASIC)的韌體。另一方面，與非門快閃式存儲器的存儲器單元為串聯連接，因而使得與非門快閃式存儲器的存儲器單元的尺寸小於或非門快閃式存儲器的存儲器單元的尺寸。所以，與非門快閃式存儲器主要用於儲存裝置，例如硬碟或記憶卡。

除了每一存儲器單元的控制閘極下有一浮動閘極之外，與非門快閃式存儲器的每一存儲器單元類似標準的半導體場效應電晶體(MOSFET)，其中浮動閘極由一氧化層來隔絕。植入於浮動閘極的電子會受困數年，因而調整存儲器單元的臨限電壓值。與非門快閃式存儲器的傳統的單階儲存單元(SLC)可具有一正常臨限電壓或一調整後臨限電壓，因此可提供與非門快閃式存儲器兩個狀態(也就是，一位元)。目前，為了增加與非門快閃式存儲器的存儲器單元的整合性，因為具有多個臨限電壓值的多階儲存單元(MLC)提供與非門快閃式存儲器多於一位元，因而廣泛應用於與非門快閃式存儲器中。

然而在一與非門快閃式存儲器中，高密度的狀態下頁面緩衝器的大小並不重要，而在低密度的存儲器(如64M位元、128M位元、256M位元或1G位元)中頁面緩衝器的大小卻顯得重要。為了降低低密度與非門快閃式存儲器的晶片面積，我們需要更有效率且具有更少的電晶體數目的頁面緩衝器，來降低晶片面積。

技術實現要素：

本發明提供一種頁面緩衝器，解決現有技術中頁面緩衝器具有過多的電晶體數量，導致晶片面積龐大的問題。

有鑑於此，本發明提出一種頁面緩衝器，適用於一與非門快閃式存儲器陣列，包括一預先充電開關、一第一開關、一讀取開關、一寫入開關、一閂鎖電路、一數據開關以及一致能開關。上述預先充電開關耦接於一供應節點以及一位線之間，且由一預先充電信號所控制，其中上述位線耦接至上述與非門快閃式存儲器陣列之一所選擇的存儲器單元，且一供應電壓提供至上述供應節點。上述第一開關耦接於上述位線以及一數據節點之間，且由一編程信號所控制。上述讀取開關耦接於上述數據節點以及一輸入/輸出節點之間，且由一讀取信號所控制。上述寫入開關耦接於一反相數據節點以及上述輸入/輸出節點之間，且由一寫入信號所控制，其中上述數據節點以及上述反相數據節點互為反相。上述閂鎖電路耦接於上述數據節點以及上述反相數據節點之間。上述數據開關耦接於上述反相數據節點以及一第一節點之間，且由上述位線所控制。上述致能開關，耦接於上述第一節點以及一接地端之間，且由一致能信號所控制。

根據本發明的一實施例，上述頁面緩衝器操作於一讀取操作，其中上述讀取操作包括下列步驟：設定上述數據節點至一低邏輯電平以及上述反相數據節點至一高邏輯電平；利用由上述預先充電信號所控制的上述預先充電開關，預先充電上述位線；以及通過上述輸入/輸出節點，感測上述所選擇的存儲器單元的數據而得到上述所選擇的存儲器單元儲存的數據。

根據本發明的一實施例，上述感測上述所選擇的存儲器單元的數據而得到上述所選擇的存儲器單元儲存的數據的步驟還包括下列步驟：通過上述位線，感測上述所選擇的存儲器單元儲存的數據，其中當上述所選擇的存儲器單元為一擦除單元時，對上述位線放電，當上述所選擇的存儲器單元為一編程單元時，將上述位線維持於上述供應電壓；利用上述致能信號提供一脈衝至上述致能開關；以及利用反相數據節點感測上述位線的數據，其中當上述所選擇的存儲器單元為上述編程單元時，對上述反相數據節點放電，當上述所選擇的存儲器單元為上述擦除單元時，將反相數據節點維持於上述供應電壓。

根據本發明的另一實施例，上述頁面緩衝器操作於一編程操作，其中上述編程操 作包括以下步驟：設定上述數據節點至一高邏輯電平以及上述反相數據節點至一低邏輯電平；經由上述寫入開關，發送一編程數據至上述反相數據節點；通過上述閂鎖電路，設定上述數據節點為一反相編程數據，其中上述編程數據以及上述反相編程數據為反相；通過上述第一開關，自上述數據節點傳送上述反相編程數據至上述位線；以及利用上述位線的上述反相編程數據，編程上述所選擇的存儲器單元。

根據本發明的一實施例，當上述編程數據位於上述低邏輯電平時，上述所選擇的存儲器單元被編程為一擦除單元，當上述編程數據位於上述高邏輯電平時，上述所選擇的存儲器單元被編程為一編程單元。

根據本發明的一實施例，上述第一開關為一傳輸門，其中上述傳輸門包括一P型電晶體以及一N型電晶體。上述P型電晶體耦接於上述位線以及上述數據節點，且由一反相編程信號所控制，其中上述反相編程信號以及上述編程信號為反相。上述N型電晶體，耦接於上述位線以及上述數據節點，且由上述編程信號所控制。

根據本發明的一實施例，上述閂鎖電路包括一第一反相器以及一第二反相器。上述第一反相器，包括一第一P型電晶體以及一第一N電晶體。上述第一P型電晶體耦接於一第一電源節點以及上述反相數據節點，且由上述數據節點所控制。上述第一N電晶體耦接於上述反相數據節點以及一第一參考節點之間，且由上述數據節點所控制。上述第二反相器，包括一第二P型電晶體以及一第二N型電晶體。上述第二P型電晶體耦接於一第二電源節點以及上述數據節點之間，且由上述反相數據節點所控制。上述第二N型電晶體耦接於上述數據節點以及一第二參考節點之間，且由上述反相數據節點所控制。

根據本發明的一實施例，上述數據緩衝器操作於一讀取操作，上述讀取操作包括以下步驟：將上述數據節點設定至一低邏輯電平以及將上述反相數據節點設定至一高邏輯電平；利用由上述預先充電信號所控制的預先充電開關，預先充電上述位線；以及通過上述輸入輸出節點，感測上述所選擇的存儲器單元儲存的數據而得到上述所選擇的存儲器單元儲存的數據。

根據本發明的一實施例，上述將上述數據節點設定至上述低邏輯電平以及將上述反相數據節點設定至上述高邏輯電平的步驟包括以下步驟：通過利用上述讀取信號所導通的上述讀取開關，自上述輸入/輸出節點傳送一重置信號至上述數據節點，其中上述重置信號位於上述低邏輯電平；將上述第一電源節點以及上述第一參考節點偏壓 至上述供應電壓，且將上述第二電源節點以及上述第二參考節點偏壓至上述接地電平；通過上述第一反相器，將上述反相數據節點設定至上述高邏輯電平；將上述第一電源節點以及上述第二電源節點偏壓至上述供應電壓，且將上述第一參考節點以及上述第二參考節點偏壓至上述接地電平；以及不導通上述讀取開關。

根據本發明的一實施例，上述感測上述所選擇的存儲器單元儲存的數據而得到上述所選擇的存儲器單元儲存的數據的步驟還包括以下步驟：利用上述位線，感測上述所選擇的存儲器單元儲存的數據，其中當上述所選擇的存儲器單元為一擦除單元時，對上述位線放電，當上述所選擇的存儲器單元為一編程單元時，將上述位線維持於上述供應電壓；利用上述致能信號，提供一脈衝至上述致能開關；以及通過上述反相數據節點，感測上述位線的數據，其中當上述所選擇的存儲器單元為上述編程單元時，對上述反相數據節點放電，當上述所選擇的存儲器單元為上述擦除單元，將上述反相數據節點維持於上述供應電壓。

根據本發明的另一實施例，上述頁面緩衝器操作於一編程操作，其中上述編程操作包括以下步驟：將上述數據節點設定至一高邏輯電平以及將上述反相數據節點設定至一低邏輯電平；通過上述寫入開關，發送一編程數據至上述反相數據節點；利用上述閂鎖電路，設定上述數據節點為一反相編程數據，其中上述編程數據以及上述反相編程數據互為反相；通過上述第一開關，自上述數據節點傳送上述反相編程數據至上述位線；以及利用上述位線的上述反相編程數據編程上述所選擇的存儲器單元。

根據本發明的一實施例，上述將上述數據節點設定至上述高邏輯電平以及將上述反相數據節點設定至上述低邏輯電平的步驟還包括以下步驟：通過由上述寫入信號導通的上述寫入開關，自輸入/輸出節點傳送一設定數據至上述反相數據節點，其中上述設定數據位於上述低邏輯電平；將上述第二電源節點以及上述第二參考節點偏壓至上述供應電壓，且將上述第一電源節點以及上述第一參考節點偏壓至上述接地電平；通過上述第二反相器，將上述數據節點設定至上述高邏輯電平；將上述第一電源節點以及上述第二電源節點偏壓至上述供應電壓，且將上述第一參考節點以及上述第二參考節點偏壓至上述接地電平；以及不導通上述寫入開關。

根據本發明的一實施例，上述利用上述閂鎖電路設定上述數據節點至上述反相編程數據的步驟還包括以下步驟：將上述第二電源節點以及上述第二參考節點偏壓至上述供應電壓，且將上述第一電源節點以及上述第一參考節點偏壓至上述接地電平；利 用上述第二反相器以及上述編程數據，設定上述數據節點為上述反相編程數據；以及將上述第一電源節點以及上述第二電源節點偏壓至上述供應電壓，且將上述第一參考節點以及上述第二參考節點偏壓至上述接地電平。

根據本發明的一實施例，當上述編程數據位於上述低邏輯電平時，上述所選擇的存儲器單元編程為一擦除單元，當上述編程數據位於上述高邏輯電平時，上述所選擇的存儲器單元編程為一編程單元。

本發明提供一種頁面緩衝器，頁面緩衝器使用的電晶體數目少，有效降低了低密度與非門快閃式存儲器的晶片面積。

附圖說明

圖1顯示根據本發明的一實施例所述的頁面緩衝器的方塊圖；

圖2顯示根據本發明的一實施例所述的圖1的頁面緩衝器的電路圖；

圖3顯示根據本發明的一實施例所述的操作於讀取操作時的頁面緩衝器的流程圖；

圖4顯示根據本發明的一實施例所述的操作於數據重置操作時的頁面緩衝器的流程圖；

圖5顯示根據本發明的一實施例所述的操作於編程操作時的數據緩衝器的流程圖；

圖6顯示根據本發明的一實施例所述的操作於數據設定操作時的數據緩衝器的流程圖；以及

圖7顯示根據本發明的一實施例所述的圖5的步驟S53的流程圖。

符號說明：

100 頁面緩衝器電路

101 預先充電開關

102 第一開關

103 讀取開關

104 寫入開關

105、205 閂鎖電路

106 數據開關

107 致能開關

110、210 與非門快閃式存儲器陣列

201 預先充電P型電晶體

202 傳輸門

203 讀取N型電晶體

204 寫入N型電晶體

206 數據N型電晶體

207 致能N型電晶體

212 P型電晶體

215 第一反相器

222 N型電晶體

225 第二反相器

235 第一P型電晶體

245 第一N型電晶體

255 第二P型電晶體

265 第二N型電晶體

PS1 第一電源節點

PR1 第一參考節點

PS2 第二電源節點

PR2 第二參考節點

PS 供應節點

SEN 致能信號

SPRE_CHG 預先充電信號

SPGM 編程信號

SPGMB 反相編程信號

SR 讀取信號

SW 寫入信號

NI/O 輸入/輸出節點

N1 第一節點

BL 位線

D 數據節點

DB 反相數據節點

S31～S37 步驟流程

S41～S45 步驟流程

S51～S55 步驟流程

S61～S65 步驟流程

S71～S73 步驟流程

具體實施方式

為使本發明的上述目的、特徵和優點能更明顯易懂，下文特例舉一較佳實施例，並配合所附附圖，來做詳細說明如下：

以下將介紹根據本發明所述的較佳實施例。必須要說明的是，本發明提供了許多可應用的發明概念，在此所揭露的特定實施例，僅是用於說明達成與運用本發明的特定方式，而不可用以局限本發明的範圍。

圖1顯示根據本發明的一實施例所述的頁面緩衝器的方塊圖。如圖1所示，頁面緩衝器電路100包括預先充電開關101、第一開關102、讀取開關103、寫入開關104、閂鎖電路105、數據開關106以及致能開關107。預先充電開關101耦接於供應節點PS以及位線BL之間，其中供應電壓VS提供至供應節點PS。

預先充電節點101由預先充電信號SPRE_CHG所控制，而將位線BL預先充電至高邏輯電平。根據本發明的一實施例，位線BL被預先充電至供應電壓VS(圖中未標示)。此外，位線BL也耦接至與非門快閃式存儲器陣列110，根據本發明的一實施例，當選擇了與非門快閃式存儲器陣列110的一存儲器單元(並未顯示於圖1)時，位線BL耦接至所選擇的存儲器單元。

第一開關102由編程信號SPGM所控制，而將數據節點D的數據傳送至位線BL，讀取開關103由讀取信號SR所控制，而將數據節點D的數據發送至輸入/輸出節點NI/O，寫入開關104由寫入信號SW所控制，而將反相數據節點DB的數據傳送至輸入/輸出節點NI/O，其中數據節點D的數據與反相數據節點DB的數據互為反相。根據本發明的一實 施例，當數據節點D的數據位於高邏輯電平時，反相數據節點DB的數據為於低邏輯電平，反之亦然。

閂鎖電路105耦接於數據節點D以及反相數據節點DB之間，並且閂鎖電路105用以維持數據節點D的數據以及反相數據節點DB的數據互為反相。數據開關106由位線BL控制而將反相數據節點DB耦接至第一節點N1，致能開關107由致能信號SEN所控制而將第一節點N1耦接至接地端。

圖2顯示根據本發明的一實施例所述的圖1的頁面緩衝器的電路圖。如圖2所示，預先充電開關101由預先充電P型電晶體201所替代，其中預先充電P型電晶體201由預先充電信號SPRE_CHG所控制。圖1的第一開關102由傳輸門202所替代，傳輸門202包括P型電晶體212以及N型電晶體222，其中P型電晶體212由反相編程信號SPGMB所控制，N型電晶體222由編程信號SPGM所控制。反相編程信號SPGMB與編程信號SPGM互為反相，根據本發明的一實施例，反相編程信號SPGMB可視為編程信號SPGM經由一反相器所產生。

圖1的閂鎖電路105由圖2的閂鎖電路205所替代，閂鎖電路205包括第一反相器215以及第二反相器225，第一反相器215耦接至第一電源節點PS1以及第一參考節點PR1，第二反相器225耦接至第二電源節點PS2以及第二參考節點PR2。第一反相器215包括第一P型電晶體235以及第一N型電晶體245。

第一P型電晶體235耦接於第一電源節點PS1以及反相數據節點DB之間，且由數據節點D所控制。第一N型電晶體245耦接於反相數據節點DB以及第一參考節點PR1之間，且由數據節點D所控制。第二P型電晶體255耦接於第二電源節點PS2以及數據節點D之間，且由反相數據節點DB所控制。第二N型電晶體265耦接於數據節點D以及第二參考節點PR2，且由反相數據節點DB所控制。

因為第一反相器215以及第二反相器225為背對背(back-to-back)相連接，使得數據節點D的數據以及反相數據節點DB的數據相互為反相信號。也就是，當反相數據節點DB為低邏輯電平時，數據節點D為高邏輯電平，反之亦然。根據本發明的一實施例，第一電源節點PS1、第一參考節點PR1、第二電源節點PS2以及第二參考節點PR2皆變化於供應電壓VS以及接地電平之間。

此外，讀取開關103以及寫入開關104分別由讀取N型電晶體203以及寫入N型電晶體204所替代，圖1的數據開關106由數據N型電晶體206所替代，致能開關107由致能N 型電晶體207所替代。

圖3顯示根據本發明的一實施例所述的操作於讀取操作時的頁面緩衝器的流程圖。為了清楚說明本發明，以下針對讀取操作的敘述將連帶圖2所示電路圖一併解釋。

如圖3所示，頁面緩衝器電路200操作於數據重置操作(data reset operation)，使得閂鎖電路205將數據節點D設定為低邏輯電平(即，接地電平)且將反相數據節點DB設定為高邏輯電平(即，供應電壓VS(圖中未標示))(步驟S31)，數據重置操作將會於以下段落詳細說明。隨後，預先充電P型電晶體201對位線BL預先充電(步驟S32)。

預先充電P型電晶體201由預先充電信號SPRE_CHG所控制，當位線BL經由預先充電P型電晶體201預先充電時，預先充電信號SPRE_CHG位於低邏輯電平(即，接地電平)而致能預先充電P型電晶體201，使得位線BL因供應電壓VS提供至供應節點PS而充電至高邏輯電平(即供應電壓VS)。

位線BL充電至供應電壓VS之後，選取與非門快閃式存儲器陣列210的一存儲器單元(步驟S33)。利用位線BL，來感測所選擇的存儲器單元的數據(步驟S34)。根據本發明的一實施例，當所選擇的存儲器單元為擦除單元(erase cell)時，則對位線BL放電；當所選擇的存儲器單元為編程單元(program cell)時，則將位線BL維持於供應電壓VS。

隨後，致能信號SEN提供一脈衝來導通致能開關207(步驟S35)；利用反相數據節點DB，來感測位線BL的數據(步驟S36)。因為致能開關207已由一脈衝來導通，因此當位線BL位於高邏輯電平時，反相數據節點DB經由數據開關206以及致能開關207而放電；當位線BL位於低邏輯電平(即，接地電平)時，反相數據節點DB維持於高邏輯電平(即，供應電壓VS)。總結，當所選擇的存儲器單元為編程單元時，則對反相數據節點DB放電；當所選擇的存儲器單元為擦除單元時，反相數據節點DB則維持為供應電壓VS。最後，儲存於所選擇的存儲器單元的數據經由讀取N型電晶體203而輸出於輸入/輸出節點NI/O(步驟S37)。

圖4顯示根據本發明的一實施例所述的操作於數據重置操作時的頁面緩衝器的流程圖。因為讀取N型電晶體203由讀取信號SR所導通，使得位於低邏輯電平的重置數據，由輸入/輸出節點NI/O經由讀取N型電晶體203而傳送至數據節點D(步驟S41)。

將第一電源節點PS1以及第一參考節點PR1皆偏壓至供應電壓VS(圖中未標示)， 且將第二電源節點PS2以及第二參考節點PR2皆偏壓至接地電平(步驟S42)，使第一反相器215為導通，而第二反相器225為不導通，反相數據節點DB因而經由第一反相器215的第一P型電晶體235而被拉升至高邏輯電平(步驟S43)。隨後，將第一電源節點PS1以及第二電源節點PS2皆偏壓至供應電壓VS，且第一參考節點PR1以及第二參考節點PR2皆偏壓至接地電平(步驟S44)。最後，通過讀取信號SR而不導通讀取電晶體203，也就是不導通圖1中的讀取開關103(步驟S45)。

圖5顯示根據本發明的一實施例所述的操作於編程操作時數據緩衝器的流程圖。頁面緩衝器操作於數據設定操作(data set operation)，使得數據節點D被設定為高邏輯電平(即供應電壓VS(圖中未標示))，且反相數據節點DB被設定為低邏輯電平(即接地電平)(步驟S51)，數據設定操作將於下列敘述中說明。編程數據由輸入/輸出節點NI/O發送至反相數據節點DB(步驟S52)。因為寫入N型電晶體204經由寫入信號SW而導通，編程數據由輸入/輸出節點NI/O傳送至反相數據節點DB。

利用閂鎖電路205，將數據節點D設定為反相編程數據(步驟S53)，且反相編程數據與編程數據互為反相。也就是，當編程數據為低邏輯電平時，反相編程數據為高邏輯電平，且反之亦然。利用傳輸門202，將反相編程數據由數據節點D傳送至位線BL(步驟S54)，其中由反相編程信號SPGMB以及編程信號SPGM將傳輸門202導通。

最後，以位線BL的反相編程數據來編程與非門快閃式存儲器陣列210的所選擇的存儲器單元(步驟S55)。根據本發明的一實施例，當編程數據位於低邏輯電平時，所選擇的存儲器單元被編程而為擦除單元；當編程數據位於高邏輯電平時，所選擇的存儲器單元被編程而為編程單元。

圖6顯示根據本發明的一實施例所述的操作於數據設定操作時的數據緩衝器的流程圖。由於寫入信號SW導通寫入N型電晶體204且設定數據位於低邏輯電平，因此將設定數據自輸入/輸出節點NI/O傳送至反相數據節點DB(步驟S61)。將第二電源節點PS2以及第二參考節點PR2偏壓至供應電壓VS，且將第一電源節點PS1及第一參考節點PR1偏壓至接地電平(步驟S62)。數據節點D因而經由第二反相器225的第二P型電晶體255，而被拉升至高邏輯電平(供應電壓VS)(步驟S63)。

將第一電源節點PS1以及第二電源節點PS2偏壓至供應電壓VS(圖中未標示)，且將第一參考節點PR1以及第二參考節點PR2偏壓至接地電平(步驟S64)，閂鎖電路205因而回到正常操作。最後，寫入N型電晶體204(也就是，圖1中的寫入開關104)不 導通(步驟S65)。

圖7顯示根據本發明的一實施例所述的圖5的步驟S53的流程圖。將第二電源節點PS2以及第二參考節點PR2偏壓至供應電壓VS(圖中未標示)，且將第一電源節點PS1以及第一參考節點PR1偏壓至接地電平(步驟S71)。利用第二反相器225的第二P型電晶體255，將數據節點D設定為反相編程數據(步驟S72)，另外，反相編程數據與編程數據互為反相。隨後，(步驟S73)，使得閂鎖電路205回到正常操作。

以上敘述實施例的特徵，使所屬技術領域中技術人員能夠清楚理解本說明書的形態。所屬技術領域中技術人員亦能夠理解不脫離本發明的精神和範圍的等效構造不脫離本發明精神和範圍內作任意的更動、替代與潤飾。