具有用以隔離裝置的虛設結構的集成電路的製作方法

2023-10-25 05:47:07 3

專利名稱：具有用以隔離裝置的虛設結構的集成電路的製作方法
技術領域：
本發明一般是有關於半導體電路的領域，特別是有關於具有用以隔離裝置的虛設 結構(Dummy Structure)的集成電路與其系統。
背景技術：
當如金屬氧化物半導體場效應電晶體(Metal-OxideIemiconductor Field-Effect Transistor ；M0SFET)的半導體裝置透過各種技術節點(例如45納米、32 納米、22納米、及更小)被按比例縮小時，裝置封裝密度和裝置性能受到裝置布局與隔離 的挑戰。為要避免相鄰裝置間的漏電，下列方法已被應用於標準組件(Cell)布局的設計。 例如標準組件布局採用被隔離的主動區島來分開一運算元件的源極與另一運算元件的漏 極，並形成與運算元件的型式相同的虛設結構於隔離上來改善圖案密度。如又一例子所示， 主動區是延伸在與運算元件的型式相同的虛設結構下方，以放大源極與漏極的磊晶材料而 改善裝置性能。雖然這些方法已滿足其意圖的目的，但尚未滿足於所有方面中。

發明內容
本發明的實施例的較廣的型式的一者是涉及一種集成電路。此集成電路包含第一 運算元件、第二運算元件及隔離電晶體，其中第一運算元件具有由第一成分所組成的第一 電晶體；第二運算元件具有由第一成分所組成的第二電晶體；隔離電晶體被設置於第一晶 體管與第二電晶體間，並由與第一成分不同的第二成分所組成。本發明的實施例的較廣的型式的又一者是涉及一種集成電路。此集成電路包含第 一運算元件、第二運算元件及隔離柵極，其中第一運算元件具有由第一成分所組成的第一 柵極；第二運算元件具有由第一成分所組成的第二柵極；隔離柵極被設置於第一柵極與第 二柵極間，並由與第一成分不同的第二成分所組成。本發明的實施例的較廣的型式的又一者是涉及一種集成電路。此集成電路包含半 導體基材、第一場效應電晶體(Field-Effect Transistor ；FET)、第二場效應電晶體及隔離 柵極電極，其中半導體基材具有第一主動區和第二主動區；第一場效應電晶體被設置於第 一主動區中，並具有第一功能性柵極電極；第二場效應電晶體被設置於第二主動區中，並具 有一第二功能性柵極電極；隔離柵極電極被設置於第一功能性柵極電極與第二功能性柵極 電極間，並具有第一導電性；第一功能性柵極電極和第二功能性柵極電極具有與第一導電 性不同的第二導電性。


為讓本發明的上述和其它目的、特徵、優點與實施例能更明顯易懂，所附附圖的詳 細說明如下。要強調的是。各種特徵並未按實際尺寸繪示，其僅是做為說明的用途。事實 上，各種特徵的數量與尺寸可任意增加或減少，以清楚討論。圖1至圖8為繪示根據本發明的各種實施方式的半導體裝置的各種實施例的上視示意圖，其中此半導體裝置使用虛設柵極結構來隔離相鄰的裝置。主要組件符號說明
100半導體裝置102 匪OSFET裝置
104NM0SFET 裝置106 主動區
108主動區110 隔離區
120柵極結構122 柵極電極
130虛設柵極結構132 虛設柵極電極
140接觸窗200 空隙
202PM0SFET 裝置204 :PM0SFET 裝置
206主動區208 主動區
220柵極結構222 柵極電極
230虛設柵極結構232 虛設柵極電極
300半導體裝置302 匪OSFET裝置
304NM0SFET 裝置306 主動區
320柵極結構322 柵極電極
330虛設柵極結構332 虛設柵極電極
340距離400 半導體裝置
402PM0SFET 裝置404 PM0SFET 裝置
406主動區420 柵極結構
422柵極電極430 虛設柵極結構
432虛設柵極電極440 距離
500半導體裝置502 匪OSFET
504NM0SFET506 主動區
520柵極結構522 柵極電極
524通道530 虛設柵極結構
532虛設柵極電極534 通道
600半導體裝置602 :PM0SFET 裝置
604PM0SFET 裝置620 柵極結構
622柵極電極624 通道
630虛設柵極結構632 虛設柵極電極
634通道700 半導體裝置
702NM0SFET 裝置704 :NM0SFET 裝置
706主動區708 主動區
800半導體裝置802 :PM0SFET 裝置
804PM0SFET 裝置806 主動區
808主動區
具體實施例方式
可理解的是，以下的揭露提供許多實施例或例子，以實施本發明的不同特徵。以下敘述特定例子的組件和其排列方式是用以簡化本發明。其當然僅是舉例說明而無意圖成為 本發明的限制。本發明可能重複參考號碼和/或文字於各種例子中。此重複是為了簡要與 清楚說明的目的，其本身並未指出各種實施例間和/或所討論的配置間的關係。再者，在 以下敘述中，形成第一特徵於第二特徵上或上方可包含第一特徵直接接觸第二特徵的實施 例，亦可包含可形成額外的特徵於第一特徵和第二特徵之間的實施例，以使第一特徵可不 直接接觸第二特徵。請參照圖1，其繪示半導體裝置100的上視示意圖。根據本發明的一實施例，半導 體裝置100包含相鄰近的η型金屬氧化物半導體場效應電晶體(N-type MOSFET ；NM0SFET) 裝置102和104，NM0SFET裝置102和104彼此之間或與其它裝置之間被虛設結構所隔離。雖 然只有繪示兩個NM0SFET裝置，但可理解的是，可施加多於兩個裝置和相反型式的MOSFET 裝置於半導體裝置100中，其中這些相反型式的MOSFET裝置是以CMOS技術所形成。再者， 可理解的是，半導體裝置100亦可包含電阻、電容、電感、二極體和其它典型地施加在集成 電路中的適合的微電子組件。NM0SFET裝置102和104可分別形成於主動區106和108中。 主動區106和108是被定義於半導體基材中。此半導體基材包含如矽晶圓的半導體晶圓。或者，此半導體基材亦可包含如鍺的 其它基本半導體。在一實施例中，此半導體基材可包含形成在主體半導體上的磊晶層(Epi Layer)。再者，此半導體基材可包含一絕緣層上矽晶6emiconductor-0n-Insulator ；S0I) 結構。在各種實施例中，此半導體基材可包含如η型埋藏層(η-type Buried Layer ；NBL), P型埋藏層(p-type Buried Layer ；PBL)、和/或包含有埋藏氧化層(Box)的埋藏介電層的 埋藏層。在一些實施例中，此半導體基材可包含如η型井和P型井的摻雜特徵。在本實施 例中，此半導體基材包含P型摻雜矽基材。主動區106和108是被隔離區110所包圍，例如形成於基材中的淺溝渠隔 離(STI) (Shallow Trench Isolation ;STI)特徵或區域矽氧化(Local Oxidation of Silicon ；LOCOS)特徵。如一例子所示，STI特徵的形成可包含乾式蝕刻一溝渠於基材中；及 以如氧化矽、氮化矽或氮氧化矽的絕佳材質填充溝渠。被填滿的溝渠可具有如填充有氮化 矽或氧化矽的熱氧化襯墊層的多層結構。在本實施例的更進一步中，可使用一製程順序來 製造STI結構，例如長成一墊氧化物；形成一低壓化學氣相沉積(Low Pressure Chemical Vapor Deposition ；LPCVD)氮化層；使用光阻和光罩來圖案化一 STI開口 ；蝕刻一溝渠於基 材中，並可選擇性地長成一熱氧化襯墊層以改善溝渠界面；以如氧化物填充此溝渠；使用 化學機械研磨(Chemical Mechanical Polishing ；CMP)製程以回蝕並平坦化；及使用剝除 氮化物製程來去除氮化矽。主動區106和108包含源極和漏極(S/D)區。位於柵極結構120下方的通道是被 定義於基材中，並設置在源極區和漏極區之間。通道是被施加應變(Strained)以賦予裝置 載子遷移率並增強裝置性能。特別是，通過磊晶製程來形成源極和漏極區，以完成具有應變 的通道。在一實施例中，使用磊晶製程沉積碳化矽(SiC)於矽基材上，以形成源極和漏極 區。在其它實施例中，使用磊晶製程沉積碳化矽於矽基材上並摻雜磷，以形成源極和漏極 區。在又一實施例中，使用磊晶製程沉積磷化矽(SiP)於矽基材上，以形成源極和漏極區。 在又一實施例中，沉積磊晶矽(Epi Si)於矽基材上，以形成源極和漏極區。再者，源極和漏 極區可被提升至高於基材的表面。
柵極結構120是被形成於基材上，並插入在源極區和漏極區之間。柵極結構120 在此可被稱為功能性或運算性柵極結構。柵極結構120包含柵極介電層和形成於柵極介電 層上的柵極電極122。柵極結構120可被形成在ρ井上。柵極介電層可包含氧化矽層。或 者，柵極介電層可選擇性地包含高介電常數介電材料、氮氧化矽、其它合適材料、或其結合 物。高介電常數介電材料可選自金屬氧化物、金屬氮化物、金屬矽酸鹽(Silicates)、過渡金 屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬的氮氧化物、金屬鋁酸鹽(Aluminates)、 矽酸鋯(Zirconium Silicate)、鋁酸鋯(Zirconium Aluminate)或其結合物。柵極介電層 可具有由如一層氧化矽和又一層高介電常數材料所組成的多層結構。在本實施例中，柵極電極122包含η型工作函數(Work Function)金屬(η型金屬； n-Metal)以適當地做為NM0SFET裝置。η型金屬具有小於約4. 33eV的工作函數。例如n 型金屬可包含Ti、Al、Zn、Nb、Ag、Mn、Zr、Ta、TiN、TaN和其它合適的金屬。柵極電極122可 具有多層結構，並可於使用不同製程的結合的多步驟製程中形成。柵極電極122可於已知 技藝所知的「柵極優先」或「柵極最後」的方法中形成。或者，柵極電極122可選擇性地包 含被如磷或砷的η型摻質所摻雜的多晶矽層。半導體裝置100還包含設置於主動區106和108中的虛設柵極結構130。亦即，主 動區106和108的一邊緣是延伸至使其直接位於虛設柵極結構130的下方。據此，可增加磊 晶碳化矽、磊晶磷化矽或磊晶矽體積，以減少近似STI (隔離區)110的晶面輪廓。因此，可 改善裝置性能，例如飽和電流(Idsat)。又，此增加的體積改善了後續形成在源極和漏極 區上的接觸窗140的對準。在本實施例中，虛設柵極結構130包含虛設柵極介電層和形成 在此虛設柵極介電層上的虛設柵極電極132。虛設柵極結構130可被形成在ρ井上。虛設 柵極介電層是由與功能性柵極結構120的柵極介電層相同的材料所形成。然而，虛設柵極 電極132是由與功能性柵極結構120的柵極電極122不同的成分所形成。在一實施例中， 虛設柵極電極132是由ρ型工作函數金屬(ρ型金屬；p-Metal)所形成。ρ型金屬具有大於 約4. 8eV的工作函數。例如p型金屬可包含Mo、Ru、In、Pt、PtSi、MoN、WN或其它合適的金 屬。或者，虛設柵極電極132可由被如硼的ρ型摻質所摻雜的多晶矽層所形成。在又一實 施例中，虛設柵極電極132是由中間能階態(Mid-Gap)金屬所形成，其中此中間能階態金屬 具有介於η型金屬與ρ型金屬間的工作函數。中間能階態金屬可具有介於約4. 33eV與約 4. 8eV的工作函數。例如中間能階態金屬可包含TiN、NiSi或其它合適的金屬。虛設柵極結構130可被設置來改善微影圖案密度的均勻度。額外地，虛設柵極結 構130可做為隔離結構。在本實施例中，由於相較於由η型金屬所形成的功能性柵極電極 122，虛設柵極結構130是由ρ型金屬或中間能階態金屬所形成，故虛設柵極結構130總是 保持在關閉狀態(Off-state)的條件中。比起位於功能性柵極結構120與ρ井間的能帶偏 移(Band-Offset)，位於虛設柵極結構130與ρ井間的能帶偏移具有大於或等於1/2矽能隙 差值(Silicon Band Gap Energy Difference)。可理解的是，半導體裝置100可包含如內層 介電材料 Gnter-Ievel Dielectric ;ILD)、接觸蝕亥Ij終止層(Contact Etch Stop Layer ； CESL)、內連線結構等的其它已知的結構和特徵，但為清楚描述的緣故，這些結構和特徵未 被繪示出來。請參照圖2，其繪示半導體裝置200的上視示意圖。為了簡要與清楚描述的緣故， 圖1和圖2中相似的特徵具有相同的編號。根據本發明的一實施例，半導體裝置200包含相鄰近的P型金屬氧化物半導體場效應電晶體(P-type MOSFET ；PM0SFET)裝置202和204， PM0SFET裝置202和204彼此之間或與其它裝置之間是被虛設結構所隔離。雖然只有繪示 兩個PM0SFET裝置，但可理解的是，可施加多於兩個裝置和相反型式的MOSFET裝置於半導 體裝置200中，其中這些相反型式的MOSFET裝置是以CMOS技術所形成。再者，可理解的是， 半導體裝置200亦可包含電阻、電容、電感、二極體和其它典型地施加在集成電路中的適合 的微電子組件。PM0SFET裝置202和204可分別形成於主動區206和208中。主動區206 和208是被定義於半導體基材中。此半導體基材包含如矽晶圓的半導體晶圓。或者，此半導體基材亦可包含如鍺的 其它基本半導體。在一實施例中，此半導體基材可包含形成在主體半導體上的磊晶層。再 者，此半導體基材可包含一絕緣層上矽晶(SOI)結構。在各種實施例中，此半導體基材可包 含如η型埋藏層(NBL)、P型埋藏層(PBL)、和/或包含有埋藏氧化層(Box)的埋藏介電層 的埋藏層。在一些實施例中，此半導體基材可包含如η型井和P型井的摻雜特徵。在本實 施例中，此半導體基材包含η型摻雜矽基材。主動區206和208是被隔離區110所包圍，例如形成於基材中的淺溝渠隔離 (STI)特徵或區域矽氧化(L0C0Q特徵。主動區206和208包含源極和漏極(S/D)區。位 於柵極結構220下方的通道是被定義於基材中，並設置在源極區和漏極區之間。通道是被 施加應變(Strained)以賦予裝置載子遷移率並增強裝置性能。特別是，通過磊晶製程來形 成源極和漏極區，以完成具有應變的通道。在一實施例中，使用磊晶製程沉積矽鍺(SiGe) 於矽基材上，以形成源極和漏極區。在又一實施例中，沉積磊晶矽於矽基材上，以形成源極 和漏極區。再者，源極和漏極區可被提升至高於基材的表面。柵極結構220是被形成於基材上，並插入在源極區和漏極區之間。柵極結構220 在此可被稱為功能性或運算性柵極結構。柵極結構220可被形成在η井上。柵極結構220 包含柵極介電層和形成於柵極介電層上的柵極電極222。柵極介電層可包含氧化矽層。或 者，柵極介電層可選擇性地包含高介電常數介電材料、氮氧化矽、其它合適材料、或其結合 物。高介電常數介電材料可選自金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、 過渡金屬氮化物、過渡金屬矽酸鹽、金屬的氮氧化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯或其結合 物。柵極介電層可具有由如一層氧化矽和又一層高介電常數材料所組成的多層結構。在一實施例中，柵極電極222包含ρ型工作函數金屬(ρ型金屬)以適當地做為 PM0SFET裝置。P型金屬具有大於約4. 8eV的工作函數。例如p型金屬可包含Mo、Ru、In、 Pt、PtSi、MoN、WN或其它合適的金屬。柵極電極222可具有多層結構，並可於使用不同製程 的結合的多步驟製程中形成。柵極電極222可於已知技藝所知的「柵極優先」或「柵極最後」 的方法中形成。或者，柵極電極222可選擇性地包含被如硼的ρ型摻質所摻雜的多晶矽層。半導體裝置200還包含設置於主動區206和208中的虛設柵極結構230。亦即，主 動區206和208的一邊緣是延伸至使其直接位於虛設柵極結構230的下方。據此，可增加 磊晶矽鍺(SiGe)或磊晶矽體積，以減少近似STI (隔離區)110的晶面輪廓。因此，可改善 裝置性能，例如飽和電流(Idsat)。又，此增加的體積改善了後續形成在源極和漏極區上 的接觸窗140的對準。在本實施例中，虛設柵極結構230包含虛設柵極介電層和形成在此 虛設柵極介電層上的虛設柵極電極232。虛設柵極結構230可被形成在η井上。虛設柵極 介電層是由與功能性柵極結構220的柵極介電層相同的材料所形成。然而，虛設柵極電極232是由與功能性柵極結構220的柵極電極222不同的成分所形成。在一實施例中，虛設柵 極電極232是由η型工作函數金屬(η型金屬)所形成。η型金屬具有小於約4. 33eV的工 作函數。例如n型金屬可包含Ti、Al、Zn、Nb、Ag、Mn、Zr、Ta、TiN、TaN和其它合適的金屬。 或者，虛設柵極電極232可由被如磷或砷的η型摻質所摻雜的多晶矽層所組成。在又一實 施例中，虛設柵極電極232是由中間能階態金屬所形成，其中此中間能階態金屬具有介於η 型金屬與P型金屬間的工作函數。中間能階態金屬可具有介於約4. 33eV與約4. SeV的工 作函數。例如中間能階態金屬可包含TiN、NiSi或其它合適的金屬。虛設柵極結構230可被設置來改善微影圖案密度的均勻度。額外地，虛設柵極結 構230可做為隔離結構。在本實施例中，由於相較於由ρ型金屬所形成的功能性柵極電極 222，虛設柵極結構230是由η型金屬或中間能階態金屬所形成，故虛設柵極結構230總是 保持在關閉狀態的條件中。比起位於功能性柵極結構220與η井間的能帶偏移，位於虛設 柵極結構230與η井間的能帶偏移具有大於或等於1/2矽能隙差值。可理解的是，半導體 裝置200可包含如內層介電材料(ILD)、接觸蝕刻終止層(CESL)、內連線結構等的其它已知 的結構和特徵，但為清楚描述的緣故，這些結構和特徵未被繪示出來。請參照圖3，其繪示半導體裝置300的上視示意圖。除未設置隔離區以隔離相鄰近 的裝置外，半導體裝置300是與圖1的半導體裝置100相似。根據本發明的一實施例，半導 體裝置300包含相鄰近的η型金屬氧化物半導體場效應電晶體(NM0SFET)裝置302和304， NM0SFET裝置302和304彼此之間或與其它裝置之間是被虛設結構所隔離。雖然只有繪示 兩個NM0SFET裝置，但可理解的是，可施加多於兩個裝置和相反型式的MOSFET裝置於半導 體裝置300中，其中這些相反型式的MOSFET裝置是以CMOS技術所形成。再者，可理解的是， 半導體裝置300亦可包含電阻、電容、電感、二極體和其它典型地施加在集成電路中的適合 的微電子組件。NM0SFET裝置302和304可形成於主動區306中。主動區306是被定義於 半導體基材中。此半導體基材包含如矽晶圓的半導體晶圓。或者，此半導體基材亦可包含如鍺的 其它基本半導體。在一實施例中，此半導體基材可包含形成在主體半導體上的磊晶層。再 者，此半導體基材可包含一絕緣層上矽晶(SOI)結構。在各種實施例中，此半導體基材可包 含如η型埋藏層(NBL)、P型埋藏層(PBL)、和/或包含有埋藏氧化層(Box)的埋藏介電層 的埋藏層。在一些實施例中，此半導體基材可包含如η型井和P型井的摻雜特徵。在本實 施例中，此半導體基材包含P型摻雜矽基材。主動區306包含每一個NM0SFET裝置302和304的源極和漏極(S/D)區。位於柵 極結構320下方的通道是被定義於基材中，並設置在源極區和漏極區之間。通道是被施加 應變(Strained)以賦予裝置載子遷移率並增強裝置性能。特別是，通過磊晶製程來形成源 極和漏極區，以完成具有應變的通道。在一實施例中，使用磊晶製程沉積碳化矽(SiC)於矽 基材上，以形成源極和漏極區。在其它實施例中，使用磊晶製程沉積碳化矽於矽基材上並摻 雜磷，以形成源極和漏極區。在又一實施例中，使用磊晶製程沉積磷化矽(SiP)於矽基材 上，以形成源極和漏極區。在又一實施例中，沉積磊晶矽於矽基材上，以形成源極和漏極區。 又，源極和漏極區可被提升至高於基材的表面。再者，由於未設置淺溝渠隔離(STI)來隔離 相鄰近的NM0SFET裝置302和304，磊晶碳化矽、磊晶磷化矽或磊晶矽具有減少的晶面輪廓。 因此，可改善裝置性能，例如飽和電流(Idsat)。
柵極結構320是被形成於基材上，並插入在源極區和漏極區之間。柵極結構320 在此可被稱為功能性或運算性柵極結構。柵極結構320可被形成在ρ井上。柵極結構320 包含柵極介電層和形成於柵極介電層上的柵極電極322。柵極介電層可包含氧化矽層。或 者，柵極介電層可選擇性地包含高介電常數介電材料、氮氧化矽、其它合適材料、或其結合 物。高介電常數介電材料可選自金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、 過渡金屬氮化物、過渡金屬矽酸鹽、金屬的氮氧化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯或其結合 物。柵極介電層可具有由如一層氧化矽和又一層高介電常數材料所組成的多層結構。在本實施例中，柵極電極322包含η型工作函數金屬(η型金屬)以適當地做為 NM0SFET裝置。η型金屬具有小於約4. 33eV的工作函數。例如n型金屬可包含Ti、Al、Zn、 Nb、Ag、Mn、Zr、Ta、TiN, TaN和其它合適的金屬。柵極電極322可具有多層結構，並可於使 用不同製程的結合的多步驟製程中形成。柵極電極322可於已知技藝所知的「柵極優先」或 「柵極最後」的方法中形成。或者，柵極電極322可選擇性地包含被如磷或砷的η型摻質所 摻雜的多晶矽層。半導體裝置300還包含設置於主動區306中的虛設柵極結構330。虛設柵極結構 330可被形成在ρ井上。在本實施例中，虛設柵極結構330包含虛設柵極介電層和形成在此 虛設柵極介電層上的虛設柵極電極332。虛設柵極介電層是由與功能性柵極結構320的柵 極介電層相同的材料所形成。然而，虛設柵極電極332是由與功能性柵極結構320的柵極 電極322不同的成分所形成。在一實施例中，虛設柵極電極332是由ρ型工作函數金屬(ρ 型金屬)所形成。P型金屬具有大於約4. 8eV的工作函數。例如p型金屬可包含Mo、Ru、 In、Pt、PtSi、MoN、WN或其它合適的金屬。或者，虛設柵極電極332可由被如硼的ρ型摻質 所摻雜的多晶矽層所形成。在又一實施例中，虛設柵極電極332是由中間能階態金屬所形 成，其中此中間能階態金屬具有介於η型金屬與ρ型金屬間的工作函數。中間能階態金屬 可具有介於約4. 33eV與約4. 8eV的工作函數。例如中間能階態金屬可包含TiN、NiSi或 其它合適的金屬。虛設柵極結構330可被設置來改善微影圖案密度的均勻度。額外地，虛設柵極結 構330可做為隔離結構，因而在此可被稱為與隔離電晶體相關的隔離柵極結構。隔離晶體 管包含位於虛設柵極結構330下方的通道區；及與相鄰近的NM0SFET裝置302和304的每 一側共有的源極和漏極區。在本實施例中，已觀察到，由於相較於由η型金屬所形成的功能 性柵極電極322，虛設柵極結構330是由ρ型金屬或中間能階態金屬所形成，故虛設柵極結 構330(即隔離電晶體)總是保持在關閉狀態的條件中。比起位於功能性柵極結構320與 P井間的能帶偏移，位於虛設柵極結構330與ρ井間的能帶偏移具有大於或等於1/2矽能 隙差值。據此，虛設柵極結構330確保相鄰近的NM0SFET裝置302和304間無漏電流發生。 又，相鄰近的NM0SFET裝置302和304的功能性柵極結構320間的距離340為2個柵極距 離(Gate Pitch)，而不是圖1的半導體裝置100所使用的3個柵極距離。亦即，於圖1的半 導體裝置100中多使用1個柵極距離來隔離相鄰近的裝置。因此，相較於圖1的半導體裝 置100，在半導體裝置300的同樣面積中可形成較多裝置。可理解的是，半導體裝置300可 包含如內層介電材料(ILD)、接觸蝕刻終止層(CESL)、內連線結構等的其它已知的結構和 特徵，但為清楚描述的緣故，這些結構和特徵未被繪示出來。請參照圖4，其繪示半導體裝置400的上視示意圖。除未設置隔離區以隔離相鄰近的裝置外，半導體裝置400是與圖2的半導體裝置200相似。根據本發明的一實施例，半導 體裝置400包含相鄰近的ρ型金屬氧化物半導體場效應電晶體(PM0SFET)裝置402和404， PM0SFET裝置402和404彼此之間或與其它裝置之間是被虛設結構所隔離。雖然只有繪示 兩個PM0SFET裝置，但可理解的是，可施加多於兩個裝置和相反型式的MOSFET裝置於半導 體裝置400中，其中這些相反型式的MOSFET裝置是以CMOS技術所形成。再者，可理解的是， 半導體裝置400亦可包含電阻、電容、電感、二極體和其它典型地施加在集成電路中的適合 的微電子組件。PM0SFET裝置402和404可形成於主動區406中。主動區406是被定義於 半導體基材中。此半導體基材包含如矽晶圓的半導體晶圓。或者，此半導體基材亦可包含如鍺的 其它基本半導體。在一實施例中，此半導體基材可包含形成在主體半導體上的磊晶層。再 者，此半導體基材可包含一絕緣層上矽晶(SOI)結構。在各種實施例中，此半導體基材可包 含如η型埋藏層(NBL)、P型埋藏層(PBL)、和/或包含有埋藏氧化層(Box)的埋藏介電層 的埋藏層。在一些實施例中，此半導體基材可包含如η型井和P型井的摻雜特徵。在本實 施例中，此半導體基材包含η型摻雜矽基材。主動區406包含每一個PM0SFET裝置402和404的源極和漏極(S/D)區。位於柵 極結構420下方的通道是被定義於基材中，並設置在源極區和漏極區之間。通道是被施加 應變(Strained)以賦予裝置載子遷移率並增強裝置性能。特別是，通過磊晶製程來形成源 極和漏極區，以完成具有應變的通道。在一實施例中，使用磊晶製程沉積矽鍺(SiGe)於矽 基材上，以形成源極和漏極區。在又一實施例中，沉積磊晶矽於矽基材上，以形成源極和漏 極區。又，源極和漏極區可被提升至高於基材的表面。再者，由於未設置淺溝渠隔離(STI) 來隔離相鄰近的PM0SFET裝置402和404，矽鍺(SiGe)或磊晶矽具有減少的晶面輪廓。因 此，可改善裝置性能，例如飽和電流(Idsat)。柵極結構420是被形成於基材上，並插入在源極區和漏極區之間。柵極結構420 在此可被稱為功能性或運算性柵極結構。柵極結構420可被形成在η井上。柵極結構420 包含柵極介電層和形成於柵極介電層上的柵極電極422。柵極介電層可包含氧化矽層。或 者，柵極介電層可選擇性地包含高介電常數介電材料、氮氧化矽、其它合適材料、或其結合 物。高介電常數介電材料可選自金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、 過渡金屬氮化物、過渡金屬矽酸鹽、金屬的氮氧化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯或其結合 物。柵極介電層可具有由如一層氧化矽和又一層高介電常數材料所組成的多層結構。在本實施例中，柵極電極422包含ρ型工作函數金屬(ρ型金屬)以適當地做為 PM0SFET裝置。P型金屬具有大於約4. 8eV的工作函數。例如p型金屬可包含Mo、Ru、In、 Pt、PtSi、MoN、WN或其它合適的金屬。柵極電極422可具有多層結構，並可於使用不同製程 的結合的多步驟製程中形成。柵極電極422可於已知技藝所知的「柵極優先」或「柵極最後」 的方法中形成。或者，柵極電極422可選擇性地包含被如硼的ρ型摻質所摻雜的多晶矽層。半導體裝置400還包含設置於主動區406中的虛設柵極結構430。虛設柵極結構 430可被形成在η井上。在本實施例中，虛設柵極結構430包含虛設柵極介電層和形成在 此虛設柵極介電層上的虛設柵極電極432。虛設柵極介電層是由與功能性柵極結構420的 柵極介電層相同的材料所形成。然而，虛設柵極電極432是由與功能性柵極結構420的柵 極電極422不同的成分所形成。在一實施例中，虛設柵極電極432是由η型工作函數金屬(η型金屬)所形成。η型金屬具有小於約4. 33eV的工作函數。例如n型金屬可包含Ti、 Al、Zn、Nb、Ag、Mn、Zr、Ta、TiN, TaN和其它合適的金屬。或者，虛設柵極電極432可由被如 磷或砷的η型摻質所摻雜的多晶矽層所組成。在又一實施例中，虛設柵極電極432是由中 間能階態金屬所形成，其中此中間能階態金屬具有介於η型金屬與ρ型金屬間的工作函數。 中間能階態金屬可具有介於約4. 33eV與約4. SeV的工作函數。例如中間能階態金屬可包 含TiN、NiSi或其它合適的金屬。虛設柵極結構430可被設置來改善微影圖案密度的均勻度。額外地，虛設柵極結 構430可做為隔離結構。因而在此可被稱為與隔離電晶體相關的隔離柵極結構。隔離晶體 管包含位於虛設柵極結構430下方的通道區；及與相鄰近的PM0SFET裝置402和404的每 一側共有的源極和漏極區。在本實施例中，已觀察到，由於相較於由P型金屬所形成的功能 性柵極電極422，虛設柵極結構430是由η型金屬或中間能階態金屬所形成，故虛設柵極結 構430(即隔離電晶體)總是保持在關閉狀態的條件中。比起位於功能性柵極結構420與 η井間的能帶偏移，位於虛設柵極結構430與η井間的能帶偏移具有大於或等於1/2矽能 隙差值。據此，虛設柵極結構430確保相鄰近的PM0SFET裝置402和404間無漏電流發生。 又，相鄰近的PM0SFET裝置402和404的功能性柵極結構420間的距離440為2個柵極距 離，而不是圖2的半導體裝置200所使用的3個柵極距離。亦即，於圖2的半導體裝置200 中多使用1個柵極距離來隔離相鄰近的裝置。因此，相較於圖2的半導體裝置200，在半導 體裝置400的同樣面積中可形成較多裝置。可理解的是，半導體裝置400可包含如內層介 電材料(ILD)、接觸蝕刻終止層(CESL)、內連線結構等的其它已知的結構和特徵，但為清楚 描述的緣故，這些結構和特徵未被繪示出來。請參照圖5，其繪示半導體裝置500的上視示意圖。除以下所討論的不同外，半導 體裝置500是與圖3的半導體裝置500相似。根據本發明的一實施例，半導體裝置500包 含相鄰近的η型金屬氧化物半導體場效應電晶體(NM0SFET)裝置502和504，NM0SFET裝置 502和504彼此之間或與其它裝置之間是被虛設結構所隔離。雖然只有繪示兩個NM0SFET 裝置，但可理解的是，可施加多於兩個裝置和相反型式的MOSFET裝置於半導體裝置500中， 其中這些相反型式的MOSFET裝置是以CMOS技術所形成。再者，可理解的是，半導體裝置 500亦可包含電阻、電容、電感、二極體和其它典型地施加在集成電路中的適合的微電子組 件。NM0SFET裝置502和504可形成於主動區506中。主動區306是被定義於半導體基材 中。在本實施例中，此半導體基材包含P型摻雜矽基材。主動區506包含每一個NM0SFET裝置502和504的源極和漏極(S/D)區。位於柵 極結構520下方的通道5M是被定義於基材中，並設置在源極區和漏極區之間。通道5M 是被施加應變(Strained)以賦予裝置載子遷移率並增強裝置性能。特別是，通過磊晶製程 來形成源極和漏極區，以完成具有應變的通道。在一實施例中，使用磊晶製程沉積碳化矽 (SiC)於矽基材上，以形成源極和漏極區。在其它實施例中，使用磊晶製程沉積碳化矽於矽 基材上並摻雜磷，以形成源極和漏極區。在又一實施例中，使用磊晶製程沉積磷化矽(SiP) 於矽基材上，以形成源極和漏極區。在又一實施例中，沉積磊晶矽於矽基材上，以形成源極 和漏極區。又，源極和漏極區可被提升至高於基材的表面。再者，由於未設置淺溝渠隔離 (STI)來隔離相鄰近的NM0SFET裝置502和504，磊晶碳化矽、磊晶磷化矽或磊晶矽具有減 少的晶面輪廓。因此，可改善裝置性能，例如飽和電流(Idsat)。
柵極結構520是被形成於基材上，並插入在源極區和漏極區之間。柵極結構520 在此可被稱為功能性或運算性柵極結構。柵極結構520包含柵極介電層和形成於柵極介電 層上的柵極電極522。柵極介電層可包含氧化矽層。或者，柵極介電層可選擇性地包含高介 電常數介電材料、氮氧化矽、其它合適材料、或其結合物。高介電常數介電材料可選自金屬 氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金 屬的氮氧化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯或其結合物。柵極介電層可具有由如一層氧化 矽和又一層高介電常數材料所組成的多層結構。在本實施例中，柵極電極522包含η型工作函數金屬(η型金屬)以適當地做為 NM0SFET裝置。η型金屬具有小於約4. 33eV的工作函數。例如n型金屬可包含Ti、Al、Zn、 Nb、Ag、Mn、Zr、Ta、TiN, TaN和其它合適的金屬。柵極電極322可具有多層結構，並可於使 用不同製程的結合的多步驟製程中形成。柵極電極522可於已知技藝所知的「柵極優先」或 「柵極最後」的方法中形成。或者，柵極電極522可選擇性地包含被如磷或砷的η型摻質所 摻雜的多晶矽層。半導體裝置500還包含設置於主動區506中的虛設柵極結構530。在本實施例 中，虛設柵極結構530包含虛設柵極介電層和形成在此虛設柵極介電層上的虛設柵極電極 532。虛設柵極介電層是由與功能性柵極結構520的柵極介電層相同的材料所形成。額外 地，虛設柵極電極532可由與柵極電極522相同的材料所形成。然而，相較於功能性柵極結 構520的通道524，位於虛設柵極結構530下方的通道534具有不同的摻雜濃度。例如通 道534可透過離子植入被ρ型摻質所摻雜。在本實施例中，虛設柵極結構530的通道534 被高於功能性柵極結構520的通道524的摻雜劑量所摻雜。在一實施例中，通道534的摻 雜劑量是介於約7 X IO13原子數/平方釐米(atoms/cm2)至1 X IO14原子數/平方釐米之 間，而通道524的摻雜劑量為約5X IO13原子數/平方釐米。據此，可調整與虛設柵極結構 530相關聯的臨界電壓(Threshold Voltage)至高於與功能性柵極結構520相關聯的臨界 電壓，即更多正電壓至NMOS裝置。虛設柵極結構530可被設置來改善微影圖案密度的均勻度。額外地，虛設柵極結 構530可做為隔離結構，因而在此可被稱為與隔離電晶體相關的隔離柵極結構。隔離晶體 管包含位於虛設柵極結構530下方的通道區534 ；及與相鄰近的NM0SFET裝置502和504的 每一側共有的源極和漏極區。在本實施例中，已觀察到，由於與虛設柵極結構530相關聯的 臨界電壓是高於與功能性柵極結構520相關聯的臨界電壓(即更多正電壓至NMOS裝置)， 故虛設柵極結構530(即隔離電晶體)總是保持在關閉狀態的條件中。亦即，相較於功能性 柵極結構520，需要較大的正電壓來開啟虛設柵極結構530。據此，虛設柵極結構530確保相 鄰近的NM0SFET裝置502和504間無漏電流發生。在一些其它實施例中，應注意的是，虛設 柵極電極532可由類似於圖3的虛設柵極電極332的ρ型金屬或中間能階態金屬所形成。 可理解的是，半導體裝置500可包含如內層介電材料(ILD)、接觸蝕刻終止層(CESL)、內連 線結構等的其它已知的結構和特徵，但為清楚描述的緣故，這些結構和特徵未被繪示出來。請參照圖6，其繪示半導體裝置600的上視示意圖。除以下所討論的不同外，半導 體裝置600是與圖4的半導體裝置400相似。根據本發明的一實施例，半導體裝置600包 含相鄰近的P型金屬氧化物半導體場效應電晶體(PM0SFET)裝置602和604，PM0SFET裝置 602和604彼此之間或與其它裝置之間是被虛設結構所隔離。雖然只有繪示兩個PM0SFET裝置，但可理解的是，可施加多於兩個裝置和相反型式的MOSFET裝置於半導體裝置600中， 其中這些相反型式的MOSFET裝置是以CMOS技術所形成。再者，可理解的是，半導體裝置 600亦可包含電阻、電容、電感、二極體和其它典型地施加在集成電路中的適合的微電子組 件。PM0SFET裝置602和604可形成於主動區606中。主動區606是被定義於半導體基材 中。在本實施例中，此半導體基材包含η型摻雜矽基材。主動區606包含每一個PM0SFET裝置602和604的源極和漏極(S/D)區。位於柵 極結構620下方的通道6Μ是被定義於基材中，並設置在源極區和漏極區之間。通道6Μ是 被施加應變(Strained)以賦予裝置載子遷移率並增強裝置性能。特別是，通過磊晶製程來 形成源極和漏極區，以完成具有應變的通道。在一實施例中，使用磊晶製程沉積矽鍺(SiGe) 於矽基材上，以形成源極和漏極區。在又一實施例中，沉積磊晶矽於矽基材上，以形成源極 和漏極區。又，源極和漏極區可被提升至高於基材的表面。再者，由於未設置淺溝渠隔離 (STI)來隔離相鄰近的PM0SFET裝置602和604，矽鍺(SiGe)或磊晶矽具有減少的晶面輪 廓。因此，可改善裝置性能，例如飽和電流(Idsat)。柵極結構620是被形成於基材上，並插入在源極區和漏極區之間。柵極結構620 在此可被稱為功能性或運算性柵極結構。柵極結構620包含柵極介電層和形成於柵極介電 層上的柵極電極622。柵極介電層可包含氧化矽層。或者，柵極介電層可選擇性地包含高介 電常數介電材料、氮氧化矽、其它合適材料、或其結合物。高介電常數介電材料可選自金屬 氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金 屬的氮氧化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯或其結合物。柵極介電層可具有由如一層氧化 矽和又一層高介電常數材料所組成的多層結構。在本實施例中，柵極電極622包含ρ型工作函數金屬(ρ型金屬)以適當地做為 PM0SFET裝置。P型金屬具有大於約4. 8eV的工作函數。例如p型金屬可包含Mo、Ru、In、 Pt、PtSi、MoN、WN或其它合適的金屬。柵極電極622可具有多層結構，並可於使用不同製程 的結合的多步驟製程中形成。柵極電極622可於已知技藝所知的「柵極優先」或「柵極最後」 的方法中形成。或者，柵極電極622可選擇性地包含被如硼的ρ型摻質所摻雜的多晶矽層。半導體裝置600還包含設置於主動區606中的虛設柵極結構630。在本實施例 中，虛設柵極結構630包含虛設柵極介電層和形成在此虛設柵極介電層上的虛設柵極電極 632。虛設柵極介電層是由與功能性柵極結構620的柵極介電層相同的材料所形成。額外 地，虛設柵極電極632可由與柵極電極622相同的材料所形成。然而，相較於功能性柵極結 構520的通道524，位於虛設柵極結構630下方的通道634具有不同的摻雜濃度。例如通 道634可透過離子植入被η型摻質所摻雜。在本實施例中，虛設柵極結構630的通道634 被高於功能性柵極結構520的通道524的摻雜劑量所摻雜。在一實施例中，通道634的摻 雜劑量是介於約7 X IO13原子數/平方釐米至1 X IO14原子數/平方釐米之間，而通道6Μ 的摻雜劑量為約5 X IO13原子數/平方釐米。據此，可調整與虛設柵極結構630相關聯的臨 界電壓(Threshold Voltage)至高於與功能性柵極結構620相關聯的臨界電壓，即更多負 電壓至PMOS裝置。虛設柵極結構630可被設置來改善微影圖案密度的均勻度。額外地，虛設柵極結 構630可做為隔離結構。因而在此可被稱為與隔離電晶體相關的隔離柵極結構。隔離晶體 管包含位於虛設柵極結構630下方的通道區；及與相鄰近的PM0SFET裝置602和604的每一側共有的源極和漏極區。在本實施例中，已觀察到，由於與虛設柵極結構630相關聯的臨 界電壓是高於與功能性柵極結構620相關聯的臨界電壓(即更多正電壓至PMOS裝置)，故 虛設柵極結構630(即隔離電晶體)總是保持在關閉狀態的條件中。亦即，相較於功能性柵 極結構620，需要較大的負電壓來開啟虛設柵極結構630。據此，虛設柵極結構630確保相 鄰近的PM0SFET裝置602和604間無漏電流發生。在一些其它實施例中，應注意的是，虛設 柵極電極632可由類似於圖4的虛設柵極電極432的η型金屬或中間能階態金屬所形成。 可理解的是，半導體裝置600可包含如內層介電材料(ILD)、接觸蝕刻終止層(CESL)、內連 線結構等的其它已知的結構和特徵，但為清楚描述的緣故，這些結構和特徵未被繪示出來。請參照圖7，其繪示半導體裝置700的上視示意圖。除虛設柵極結構可被設置在隔 離區上外，半導體裝置700是與圖1的半導體裝置100相似。因此，為了簡要與清楚描述的 緣故，圖1和圖7中相似的特徵具有相同的編號。根據本發明的一實施例，半導體裝置700 包含相鄰近的η型金屬氧化物半導體場效應電晶體(NM0SFET)裝置702和704，NM0SFET裝 置702和704彼此之間或與其它裝置之間是被虛設結構所隔離。雖然只有繪示兩個NM0SFET 裝置，但可理解的是，可施加多於兩個裝置和相反型式的MOSFET裝置於半導體裝置100中， 其中這些相反型式的MOSFET裝置是以CMOS技術所形成。再者，可理解的是，半導體裝置 700亦可包含電阻、電容、電感、二極體和其它典型地施加在集成電路中的適合的微電子組 件。NM0SFET裝置702和704可分別形成於主動區706和708中。主動區706和708是被 定義於半導體基材中。在本實施例中，虛設柵極結構130是被形成於隔離區110上。亦即 主動區706和708被注意到是延伸在虛設柵極結構130的下方(如圖1所示)。又，功能性 柵極結構120相距有2個柵極距離，而不是圖1所使用的3個柵極距離。請參照圖8，其繪示半導體裝置800的上視示意圖。除虛設柵極結構可被設置在隔 離區上外，半導體裝置800是與圖2的半導體裝置200相似。因此，為了簡要與清楚描述的 緣故，圖2和圖8中相似的特徵具有相同的編號。根據本發明的一實施例，半導體裝置800 包含相鄰近的P型金屬氧化物半導體場效應電晶體(PM0SFET)裝置802和804，PM0SFET裝 置802和804彼此之間或與其它裝置之間是被虛設結構所隔離。雖然只有繪示兩個NM0SFET 裝置，但可理解的是，可施加多於兩個裝置和相反型式的MOSFET裝置於半導體裝置800中， 其中這些相反型式的MOSFET裝置是以CMOS技術所形成。再者，可理解的是，半導體裝置 800亦可包含電阻、電容、電感、二極體和其它典型地施加在集成電路中的適合的微電子組 件。PM0SFET裝置802和804可分別形成於主動區806和808中。主動區806和808是被 定義於半導體基材中。在本實施例中，虛設柵極結構230是被形成於隔離區110上。亦即 主動區806和808被注意到是延伸在虛設柵極結構230的下方(如圖2所示)。又，功能性 柵極結構220相距有2個柵極距離，而不是圖2所使用的3個柵極距離。在上述參照圖1至圖8的金屬柵極結構實施例中，在沉積高介電常數介電材料層 之前，形成界面層(如氧化矽層)於基材上。可使用熱氧化或原子層沉積(Atomic Layer D印0siti0n;ALD)來形成此氧化矽層。此薄氧化矽層是被形成在矽基材上。高介電常數 介電材料層是通過原子層沉積或其它合適的沉積製程而被形成在氧化矽層上。覆蓋層 (Capping Layer)被形成在高介電常數介電材料層上。此覆蓋層包含氧化鑭或其它合適的 材料。阻障層是通過物理氣相沉積(PVD)或其它合適的方法而被形成在覆蓋層上。覆蓋層 包含氮化鈦或如上所提供的其它適當的材料。更通過物理氣相沉積、化學氣相沉積(CVD)或其它合適的方法形成如鎢或鋁的多晶矽層或金屬層於金屬柵極層上。接著，圖案化各種柵極材料層以形成運算元件和虛設柵極結構二者的柵極結構。 此圖案化柵極材料層的方法包含施加各種乾式和溼式蝕刻步驟；使用定義各種開口的被圖 案化的光罩。以一或多個蝕刻步驟來去除位於被圖案化的光罩的開口中的柵極層。在一實 施例中，第一個蝕刻步驟使用含氟等離子來去除多晶矽層或金屬柵極層。被圖案化的光罩 是形成在多重金屬層-柵極層結構層上。在一例子中，此被圖案化的光罩為由光學微影蝕 刻製程所形成的被圖案化的光阻層。例示性的光學微影蝕刻製程包含光阻塗布的製程步 驟、軟烤、光罩對準、曝光、曝光後烘烤和硬烤。亦可以使用如無光罩光學微影、電子束寫入 (Electron-Beam Writing)、離子束寫入(Electron-Beam Writing)禾口分子壓印(Molecular Imprint)的其它適當的方法來實施或取代光學微影曝光製程。在又一實施例中，被圖案化 的光罩包含被圖案化的硬罩幕層。在一例子中，此被圖案化的硬罩幕層包含氮化矽。如形 成被圖案化的氮化矽硬罩幕的一例子所示，氮化矽層是通過低壓化學氣相沉積(LPCVD)制 程而被沉積在多晶矽層上。可使用光學微影製程進一步圖案化此氮化矽層，以形成被圖案 化的光阻層；並使用蝕刻製程來蝕刻被圖案化的光阻層的開口中的氮化矽。或者，可使用其 它介電材料做為被圖案化的硬罩幕。再者，可進行一或多個離子值入步驟以形成各種摻雜區，如摻雜的源極和漏極、和 /或輕摻雜漏極(LDD)特徵。在一例子中，輕摻雜漏極區是在柵極結構和/或磊晶源極和漏 極區形成之後形成。可形成柵極間隙壁於金屬柵極結構的側壁上。進行重源極漏極摻雜制 程以形成重摻雜的源極和漏極，因而重摻雜的源極和漏極是實質對準於間隙壁的外緣。柵 極間隙壁可具有多層結構並可包含氧化矽、氮化矽、氮氧化矽或其它介電材料。η型或P型 摻質所摻雜的源極和漏極區與輕摻雜漏極區是被如離子植入的已知摻雜製程所形成。用來 形成相關的摻雜區的η型摻質雜質可包含磷、砷和/或其它材料。用來形成相關的摻雜區 的P型摻質雜質可包含硼、銦和/或其它材料。矽化物是被形成在突出的源極和漏極特徵 上，以減少接觸電阻。此矽化物可被一製程所形成，此製程包含沉積金屬層；對此金屬層 進行退火(Annealing)以使金屬層可與矽反應形成矽化物；再去除不反應的金屬層。接著，形成內層介電材料(ILD)於基材上，並施加化學機械研磨(CMP)製程至此 基材以拋光此基材。在又一例子中，在形成內層介電材料(ILD)前，形成接觸蝕刻終止層 (CESL)於柵極結構的頂面。在一實施例中，以上所形成的柵極結構是最終金屬柵極結構， 並保留在最終電路中(例如「柵極優先」的方法)。在又一實施例中，部分地去除以上所形 成的柵極結構是最終金屬柵極結構，再針對如熱預算的各種製造考慮，填充入適當的材料 (例如「柵極最後」的方法)。在此方法中，繼續進行化學機械研磨(CMP)製程直到暴露出 多晶矽表面為止。在又一實施例中，化學機械研磨(CMP)製程停止在硬罩幕層上，再使用溼 式蝕刻製程來去除硬罩幕層。形成多層內連線(Multilayer hterconnection ;MLI)於基材上，以電性連接各 種裝置特徵來形成功能性電路。多層內連線包含垂直內連線，如已知的介層窗或接觸窗； 及平行內連線，如金屬線。各種內連線特徵可實施包含銅、鎢和矽化物的各種導電材料。 在一例子中，使用金屬鑲嵌(Damascene)製程來形成銅相關的多層內連線結構。在又一 實施例中，鎢是被用來形成鎢插塞(Plug)於接觸窗孔中。半導體裝置100、200、300、400、 500、600、700、800可被使用於各種應用中，如數字/邏輯電路、影像感應器裝置、異質半導體(Hetero-semiconductor)裝置；動態隨機存取內存(Dynamic Random Access Memory ； DRAM)晶胞、和/或其它微電子裝置(在此整體稱為微電子裝置)。當然，本發明的實施方 式亦可應用於和/或立即調適至其它型式的電晶體，包含有單柵極電晶體、雙柵極電晶體 和其它多柵極電晶體。本發明的實施方式亦可被使用於許多不同的應用中，包含有傳感器 晶胞、內存晶胞、邏輯晶胞和其它。 以上所述已勾畫幾個實施例的特徵。熟悉此技藝者應察知他們可無困難地使用本 發明為基礎來設計或修改其它製程，以達成與在此所述的實施例相同的目的和/或優點。 熟悉此技藝者亦應了解此類的等同結構並未脫離本發明的精神和範圍，而且在不脫離本發 明的精神和範圍內，他們可作各種的更動、取代與潤飾。例如參照圖5和圖6的實施例所 討論的通道區的不同摻雜濃度可另外以高臨界電壓環形植入(Halo Implant)或井植入來 實施。因此本發明的保護範圍當視所附的權利要求書所界定的範圍為準。
權利要求
1.一種集成電路，其特徵在於，包含一第一運算元件，具有由一第一成分所組成的一第一電晶體；一第二運算元件，具有由該第一成分所組成的一第二電晶體；以及一隔離電晶體，設置於該第一電晶體與該第二電晶體間，其中該隔離電晶體由與該第 一成分不同的一第二成分所組成。
2.根據權利要求1所述的集成電路，其特徵在於，該第一電晶體和該第二電晶體分別 包含一第一柵極和一第二柵極，該第一柵極和該第二柵極具有一第一型金屬；該隔離電晶體包含一隔離柵極，該隔離柵極具有一第二型金屬與一中間能階態金屬的 其中一者；該中間能階態金屬具有一工作函數，該工作函數介於該第一型金屬與該第二型金屬之 間，其中第一型金屬為一 η型金屬和一 ρ型金屬的其中一者，第二型金屬為該η型金屬和該 P型金屬的其中另一者。
3.根據權利要求1所述的集成電路，其特徵在於，該第一電晶體和該第二電晶體分別 包含一第一柵極和一第二柵極，該第一柵極和該第二柵極被一第一型摻質所摻雜，該隔離 電晶體包含一隔離柵極，該隔離柵極被與該第一型摻質的型式相反的一第二型摻質所摻雜。
4.根據權利要求1所述的集成電路，其特徵在於，該第一電晶體和該第二電晶體包含 被一第一摻雜濃度所摻雜的通道區，該隔離電晶體包含被一第二摻雜濃度所摻雜的通道 區，該第二摻雜濃度大於該第一摻雜濃度。
5.根據權利要求1所述的集成電路，其特徵在於，該第一電晶體和該第二電晶體分別 包含設置於一主動區的一第一柵極和一第二柵極；該隔離電晶體包含一隔離柵極，該隔離柵極被設置於該第一柵極與該第二柵極之間及 該主動區中。
6.根據權利要求1所述的集成電路，其特徵在於，該第一電晶體包含設置於一第一主 動區的一第一柵極，該第二電晶體包含設置於一第二主動區的一第二柵極，該第一主動區 和該第二主動區被一隔離區所分開；該隔離電晶體包含設置於該第一主動區的一第一隔離柵極；該集成電路還包含一又一隔離電晶體，該又一隔離電晶體具有該第二主動區的一第二 隔離柵極，該第二隔離柵極被設置於該第一柵極與該第二柵極之間，該又一隔離電晶體具 有該第二成分。
7.根據權利要求1所述的集成電路，其特徵在於，該第一電晶體被設置於一第一主動 區中，該第二電晶體被設置於一第二主動區中，該第一主動區和該第二主動區被一隔離區 所分開；該隔離電晶體被設置於該隔離區中。
8.一種集成電路，其特徵在於，包含一第一運算元件，具有由一第一成分所組成的一第一柵極；一第二運算元件，具有由該第一成分所組成的一第二柵極；以及一隔離柵極，設置於該第一柵極與該第二柵極間，其中該隔離柵極由與該第一成分不 同的一第二成分所組成。
9.根據權利要求8所述的集成電路，其特徵在於，該第一柵極和該第二柵極包含一第一型金屬；該隔離柵極包含一第二型金屬與一中間能階態金屬的其中一者； 該中間能階態金屬具有一工作函數，該工作函數介於該第一型金屬與該第二型金屬之 間，其中第一型金屬為一 η型金屬和一 ρ型金屬的其中一者，第二型金屬為該η型金屬和該 P型金屬的其中另一者。
10.根據權利要求8所述的集成電路，其特徵在於，該第一柵極和該第二柵極被一第一 型摻質所摻雜，該隔離柵極被與該第一型摻質相反的一第二型摻質所摻雜。
11.一種集成電路，其特徵在於，包含一半導體基材，具有一第一主動區和一第二主動區；一第一場效應電晶體，設置於該第一主動區中，該第一場效應電晶體具有一第一功能 性柵極電極；一第二場效應電晶體，設置於該第二主動區中，該第二場效應電晶體具有一第二功能 性柵極電極；以及一隔離柵極電極，設置於該第一功能性柵極電極與該第二功能性柵極電極間，其中該 隔離柵極電極具有一第一導電性，該第一功能性柵極電極和該第二功能性柵極電極具有與 該第一導電性不同的一第二導電性。
12.根據權利要求11所述的集成電路，其特徵在於，該第一導電性包含一η型金屬與一 中間能階態金屬的其中一者的導電性；該第二導電性包含一P型金屬的導電性；該中間能階態金屬具有一工作函數，該工作函數介於該η型金屬與該ρ型金屬之間。
13.根據權利要求11所述的集成電路，其特徵在於，該第一導電性包含一ρ型金屬與一 中間能階態金屬的其中一者的導電性；該第二導電性包含一η型金屬的導電性；該中間能階態金屬具有一工作函數，該工作函數介於該η型金屬與該ρ型金屬之間。
14.根據權利要求11所述的集成電路，其特徵在於，還包含 一淺溝渠隔離，設置於該第一主動區與該第二主動區之間；具該第一導電性的一又一隔離柵極電極，該又一隔離柵極電極被設置於該第一主動區中；其中該隔離柵極電極被設置於該第二主動區中及該又一隔離柵極電極與該第二功能 性柵極電極之間。
15.根據權利要求11所述的集成電路，其特徵在於，該第一場效應電晶體和該第二場 效應電晶體為η型，並具有磊晶碳化矽源極/漏極特徵、磷摻雜碳化矽源極/漏極特徵、及 磷化矽源極/漏極特徵其中一者；或第一場效應電晶體和該第二場效應電晶體為P型，並具有矽鍺源極/漏極特徵。
全文摘要
本發明提供一種具有用以隔離裝置的虛設結構的集成電路。此集成電路包含具有第一電晶體的第一運算元件、具有第二電晶體的第二運算元件、以及設置於第一電晶體與第二電晶體間的隔離電晶體，其中第一電晶體由第一成分所組成，第二電晶體由第一成分所組成，隔離電晶體由與第一成分不同的第二成分所組成。
文檔編號H01L29/43GK102104041SQ20101022834
公開日2011年6月22日 申請日期2010年7月8日 優先權日2009年12月17日
發明者馮家馨, 吳忠政, 王海艇, 黃志翔, 黃立平 申請人:臺灣積體電路製造股份有限公司