一種維持電壓可調節的可控矽結構的製作方法
2023-10-08 17:09:59
專利名稱：一種維持電壓可調節的可控矽結構的製作方法
技術領域：
本發明涉及靜電放電防護電路，具體涉及一種維持電壓可調節的可控矽結構。
背景技術：
靜電放電(Electro Static Discharge，ESD)防護能力是集成電路的重要可靠性指標之一。隨著關鍵尺寸的減小，核心電路能工作電壓越來越小，如0. ISum工藝的工作電壓是1.8V，0. 13um工藝的工作電壓是1. 5V，在靜電脈衝下能承受的耐壓也隨之進一步降低。為了獲得足夠低的保護電壓，目前大量使用SCR可控矽結構對集成電路進行靜電保護。為了防止SCR在工作時發生誤觸發閂鎖效應，常用的方法是串聯二極體或者加大觸發電流，通過高的維持電壓關斷閂鎖效應或大的觸發電流需求防止SCR結構觸發。這些做法雖然解決了一些實際問題，但也存在一定的問題，如在SOI電路中，厚SOI薄膜的SCR結構維持電壓在IV—1. IV之間，串聯一個二極體的維持電壓調節能力是0. 9V，對於1.8V工作的電路，為了獲得2. 3V的維持電壓，則存在較大的難度，當串聯一個二極體時，維持電壓為 2-2. IV，可靠性偏低，串聯兩個二極體時，維持電壓為3. OV左右，維持電壓又過高，大幅度降低了可控矽結構的ESD保護能力；採用加大觸發電流的方法，由於其維持電壓低於工作電壓，一旦觸發了閂鎖結構將難於在工作狀態下關斷，對於高可靠性集成電路存在較大風險。
發明內容
本發明的目的在於，解決現有集成電路中維持電壓難以調節準確的問題，提供了一種維持電壓可調節的可控矽結構，包括一第一 N型阱、一第二 N型阱、一第一 P型阱、一第二 P型阱、一第一 P+摻雜區及一第一 N+摻雜區；
所述第一 N型阱和所述第一 P型阱，製作在未減薄的SOI層上； 所述第一 P+摻雜區，製作在所述第一 N型阱中，與陽極相連； 所述第一 N+摻雜區，製作在所述第一 P型阱中，與陰極相連； 所述第二 N型阱和所述第二 P型阱，製作在減薄的SOI層上； 所述第一 N型阱依次通過第二 N型阱、第二 P型阱與所述第一 P型阱相連； 通過調節第二 N型阱和/或第二 P型阱溝道長度，可調節可控矽結構維持電壓。進一步，所述可控矽結構是一靜電放電保護組件。進一步，所述減薄的SOI層厚度小於300nm。進一步，所述的可控矽結構還包括
一觸發電極，所述觸發電極是製作在第一 N型阱中的第二 N+電極或者製作在第一 P型阱中的第二 P+電極，當觸發電流通過所述觸發電極進入第二 N型阱或第二 P型阱形成的溝道區時，可將可控矽觸發到閂鎖狀態，當觸發電流關閉時，由於維持電壓高於工作電壓，可將可控矽R鎖狀態關斷。進一步，當所述觸發電極是製作在第一 N型阱中的第二 N+電極時所述觸發電極與一觸髮結構相連，所述觸髮結構在靜電事件發生瞬間將所述第二 N+ 電極電壓拉低到小於陽極電壓，在所述第一 N型阱、第二 N型阱中產生觸發電流，將所述可控矽結構閂鎖狀態觸發，正常工作時，所述觸髮結構將所述第二 N+電極電壓恢復到陽極電壓，由於維持電壓大於工作電壓，可將所述可控矽結構閂鎖狀態關斷。進一步，所述觸髮結構是一種電阻一電容觸發互補型金屬氧化物半導體結構 CMOS，所述電阻一端與陰極相連，一端與電容相連，所述電容另一端與陽極相連；所述電阻與電容的公共端與CMOS的柵極相連，CMOS的PMOS源一體極與陽極相連，CMOS的NMOS源一體極與陰極相連，CMOS的漏極與所述觸發電極第二 N+電極相連。進一步，所述觸發電極是製作在第一 P型阱中的第二 P+電極時
所述觸發電極與一觸髮結構相連，所述觸髮結構在靜電事件發生瞬間將所述第二 P+ 電極電壓抬升到高於陰極電壓，在所述第一 P型阱、第二 P型阱中產生觸發電流，將所述可控矽結構閂鎖狀態觸發，正常工作時，所述觸髮結構將所述第二 P+電極電壓恢復到陰極電壓，由於維持電壓大於工作電壓，可將所述可控矽結構閂鎖狀態關斷。進一步，所述觸髮結構是一種電阻一電容觸發互補型金屬氧化物半導體結構 CMOS，所述電阻一端與陽極相連，一端與電容相連，所述電容另一端與陰極相連；所述電阻與電容的公共端與CMOS的柵極相連，CMOS的PMOS源一體極與陽極相連，CMOS的NMOS源一體極與陰極相連，CMOS的漏極與所述觸發電極第二 P+電極相連。進一步，所述的可控矽結構還包括
第三N+摻雜區和第三P+摻雜區；所述第三N+摻雜區製作在第一 N型阱中，與所述第一 P+摻雜區短接，所述第三P+摻雜區製作在第一 P型阱中，與所述第一 N+摻雜區短接，所述第三N+摻雜區和所述第三P+摻雜區可抽取一定量可控矽結構溝道中的載流子，減少可控矽結髮生誤觸發的機率。進一步，所述第一 P+摻雜區、第一 N+摻雜區、第二 P+電極、第二 N+電極、第三P+ 摻雜區、第三N+摻雜區上還形成有矽化物。進一步，所述可控矽結構與一個二極體串聯，可進一步提高靜電保護結構的維持電壓。進一步，所述與可控矽結構串聯二極體的正極與可控矽結構的陰極相連，負極形成第二陰極。進一步，所述與可控矽結構串聯二極體的負極與可控矽結構的陽極相連，正極形成第二陽極。進一步，所述可控矽結構與至少2個串聯的二極體串聯，所述串聯二極體後一級二極體的正極與前一級二極體的負極相連，第一級二極體的正極是串聯二極體的正極，最後一級二極體的負極是串聯二極體的負極，可進一步提高靜電保護結構的維持電壓。進一步，所述與可控矽結構串聯的串聯二極體的正極與可控矽結構的陰極相連， 串聯二極體負極形成第二陰極。進一步，所述與可控矽結構串聯的串聯二極體的負極與可控矽結構的陽極相連， 串聯二極體的正極形成第二陽極。進一步，所述電阻一電容觸發互補型金屬氧化物半導體結構CMOS觸髮結構的電阻一端與陰極或第二陰極相連，一端與電容相連，所述電容另一端與陽極或第二陽極相連;所述電阻與電容的公共端與CMOS的柵極相連，CMOS的PMOS源一體極與陽極相連，CMOS的 NMOS源一體極與陰極相連，CMOS的漏極與所述觸發電極第二 N+電極相連。進一步，所述電阻一電容觸發互補型金屬氧化物半導體結構CMOS觸髮結構的電阻一端與陽極或第二陽極相連，一端與電容相連，所述電容另一端與陰極或第二陰極相連; 所述電阻與電容的公共端與CMOS的柵極相連，CMOS的PMOS源一體極與陽極相連，CMOS的 NMOS源一體極與陰極相連，CMOS的漏極與所述觸發電極第二 P+電極相連。進一步，所述第一 P型阱與所述第二 P型阱採用的是相同的或不同的阱注入工藝， 並且至少注入一次P型雜質。進一步，所述第一 N型阱與所述第二 N型阱採用的是相同的或不同的阱注入工藝， 並且至少注入一次N型雜質。本發明提供的一種維持電壓可調節的可控矽結構通過減薄溝道區厚度，使溝道區的厚度小於可控矽結構在正常SOI薄膜中導通時的導電通道厚度，降低可控矽寄生PNP電晶體與NPN電晶體之間的相互影響，提高可控矽結構的維持電壓，通過進一步調節第二 N型阱和/或第二 P型阱溝道長度，達到可控矽結構1V-2V維持電壓可調的目的，還可以採用此可控矽結構結合串聯二極體技術，滿足各種工作電壓對可控矽靜電保護結構維持電壓的需求，將可控矽結構應用在各種電壓的靜電放電保護電路裡。
圖1為本發明實施例提供的一種維持電壓可調節的可控矽結構示意圖； 圖2為本發明實施例提供的一種版圖實現方式示意圖3為本發明實施例提供的在不同減薄區厚度時溝道長度對維持電壓的影響情況； 圖4為本發明實施例提供的一種SCR觸發電路示意圖； 圖5為本發明實施例提供的另一種SCR觸發電路示意圖； 圖6a、圖6b為本發明實施例提供的陽極與二極體串聯時的示意圖； 圖7a、圖7b為本發明實施例提供的陰極與二極體串聯時的示意圖； 圖8a、圖8b示例了本發明串聯了二極體的可控矽結構觸發電路； 圖9a、圖9b示例了本發明另一類串聯了二極體的可控矽結構觸發電路； 圖10a、圖IOb示例了本發明在實際電路中的兩個應用情況； 附圖中，各標號所代表的部件列表如下
10-維持電壓可調節的可控矽結構，11-襯底，12-埋氧層，13-隔離層，21-第一 P+摻雜區，211-第二P+電極，212-第三P+摻雜區，22-第一N+摻雜區，221-第二N+電極，222-第三 N+摻雜區，31-陽極，311-第二陽極，32-陰極，321-第二陰極，33-觸發電極，41-第一 N型阱，42-第二 N型阱，43-第二 P型阱，44-第一 P型阱，51-VSTI層，52-第一有源區，521-第二有源區，53-STI 層，61-電容，62-電阻，63-PM0S，64-匪0S，71-CM0S 的柵極，72-CM0S 的漏極，81-二極體，811-二極體。
具體實施例方式以下結合附圖對本發明的原理和特徵進行描述，所舉實施例只用於解釋本發明， 並非用於限定本發明的範圍。
如圖1所示，本發明提供的一種維持電壓可調節的可控矽結構製作在SOI (絕緣層上矽)矽片上，是一靜電放電保護組件。該可控矽結構通過減薄溝道區厚度，實現可控矽結構通過改變溝道長度即可改變維持電壓的目的。該可控矽結構包括第一 N型阱41、第二 N型阱42、第一 P型阱44、第二 P型阱43、第一 P+摻雜區21、第一 N+摻雜區22、埋氧層12 及襯底11。可控矽結構製作在通過埋氧層12與襯底11隔離的SOI層上，陽極31通過第
一P+摻雜區21與第一 N型阱41相連，陰極32通過第一 N+摻雜區22與第一 P型阱44相連；第一 P+摻雜區21、第一 N型阱41、第一 N+摻雜區22、第一 P型阱44製作在沒有減薄的SOI層上；第二 N型阱42和第二 P型阱43製作在減薄的SOI層上。減薄的SOI層厚度小於300nm。通過調節第二 N型阱42和/或第二 P型阱43的溝道長度，可調節可控矽結構維持電壓。第一 P型阱與第二 P型阱採用的是相同的或不同的阱注入工藝，並且至少注入一次P型雜質。第一 N型阱與第二 N型阱採用的是相同的或不同的阱注入工藝，並且至少注入一次N型雜質。第一 N型阱41依次通過第二 N型阱42、第二 P型阱43與第一 P型阱 44相連，與第一 P+摻雜區21、第一 N+摻雜區22形成一 PNPN可控矽結構10。本發明提供的一種維持電壓可調節的可控矽結構還包括一觸發電極33，該觸發電極33是製作在第一 N型阱41中的第二 N+電極221或者製作在第一 P型阱44中的第二 P+ 電極211。觸發電極33在靜電脈衝下將電流注入到第二 N型阱42或第二 P型阱43裡，將可控矽結構觸發，釋放靜電電流，正常工作時觸發電極與阱電位一致，由於維持電壓高於工作電壓，可將可控矽結構關斷。本發明通過將第二 N型阱42和第二 P型阱43製作在減薄的SOI層上，由於減薄的SOI層厚度小於可控矽結構在沒有減薄的SOI層厚度上開啟時形成的導電通道厚度，可以大幅度減弱可控矽寄生的PNP和NPN三極體之間的相互影響，提高可控矽結構維持閂鎖需要的最小電壓(維持電壓)，當進一步增加溝道長度時，可控矽寄生的PNP和NPN三極體之間的相互影響進一步減弱，可進一步提高可控矽結構的維持電壓，反之亦然，從而達到調節可控矽維持電壓的目的。圖2所示為本發明簡化了的版圖實現方式，該可控矽結構還包括第三N+摻雜區和第三P+摻雜區。圖中第三N+摻雜區222與第一 P+摻雜區21製作在同一第一有源區52 裡，並連接到陽極31上，第三P+摻雜區212與第一 N+摻雜區22製作在同一第二有源區 521裡，並連接到陰極32上，減薄的SOI層用變厚STI (shallow trench isolation，淺槽隔離)隔離層VSTI (variant shallow trench isolation)層51製作，製作方法是先進行 STI層53刻蝕，刻蝕掉一些SOI層，達到需要的減薄厚度後，在減薄SOI層上覆蓋VSTI層 51，防止減薄SOI層進一步被刻蝕掉，繼續刻蝕其餘的STI層到埋氧層，填充STI隔離介質， 回刻或研磨掉多於的STI隔離介質，即可形成STI隔離層、有源區(未減薄SOI區)、減薄SOI 區等區域。在第一 N型阱41、第二 N型阱42處通過阱注入工藝注入N型雜質，在第一 P型阱44、第二 P型阱43處通過阱注入工藝注入P型雜質，與第一 P+摻雜區21、第二 N+摻雜區22 —起即可形成PNPN可控矽結構10。第二 N+電極221通過減薄SOI層上的第二 N型阱與第二 N型阱42減薄區溝道相連，第二 P+電極211通過減薄SOI層上的第二 P型阱與第二 P型阱43減薄區溝道相連；當採用第二 N+電極221觸發時，第二 N+電極221與觸髮結構相連，第二 P+電極211與陰極32相連，當採用第二 P+電極211觸發時，第二 P+電極 211與觸髮結構相連，第二 N+電極221與陽極31相連。第一 P+摻雜區、第一 N+摻雜區、第
二P+電極、第二 N+電極、第三P+摻雜區、第三N+摻雜區上還形成有矽化物。
圖3所示為本發明在不同減薄區厚度時，改變溝道長度對維持電壓的影響，從圖中可以看出，減薄區厚度越薄，改變溝道長度對維持電壓的影響越顯著，並且溝道長度變化與維持電壓幾乎成線性關係。通過調節減薄區溝道長度，則可很好地獲得所需維持電壓，滿足不通工作電壓對維持電壓的需求。圖4顯示了一種SCR的觸發電路，當所述觸發電極33是製作在第一 N型阱41中的第二 N+電極211時，該觸發電極33與一觸髮結構相連。其觸髮結構是一種電阻一電容 (RC)觸發互補型金屬氧化物半導體結構(CMOS)，電阻62 —端與陰極32相連，一端與電容 61相連，電容61另一端與陽極31相連；電阻62與電容61的公共端與CMOS的柵極71相連，CMOS的PMOS 63源一體極與陽極31相連，CMOS的NMOS 64源一體極與陰極32相連， CMOS的漏極72與觸發電極第二 N+電極221相連，進而與第二 N型阱42連接在一起。靜電事件發生時，受電容61的耦合作用，CMOS柵極71會出現一高電壓，將CMOS的NMOS 64開啟，使得第二 N型阱42的電位低於陽極電位，產生可控矽寄生PNP電晶體結構的體觸發電流，此電流經矽寄生PNP電晶體放大後注入到第二 P型阱43處，進一步將可控矽寄生NPN 電晶體觸發，寄生PNP電晶體與寄生NPN電晶體交互作用，最終達到將PNPN可控矽結構觸發的效果。隨著時間的推移，電阻62將電容61耦合的電荷釋放掉，CMOS柵極電壓恢復到陰極電壓，CMOS的NMOS管64關閉，CMOS的PMOS管63開啟，漏極72的電壓變為陽極電壓， 第二 N型阱42的電位變為陽極電位，無寄生PNP電晶體體觸發電流，由於工作電壓低於維持電壓，PNPN可控矽結構無法在工作電壓下自我維持，PNPN結構閂鎖效應即使被觸發也會在幾個RC時間後(通常為數百ns)關斷，從而使得本發明可控矽結構在工作電壓即使閂鎖效應被觸發了，也會在幾個RC時間後關斷，達到靜電脈衝下開啟，正常工作時關閉的效果。圖5顯示了另一種SCR的觸發電路，當觸發電極33是製作在第一 P型阱44中的第二 P+電極211時，該觸發電極33與一觸髮結構相連。其觸髮結構仍然是一種電阻一電容(RC)觸發互補型金屬氧化物半導體結構(CMOS)，不同的是，電阻62 —端與陽極31相連， 一端與電容61相連，電容61另一端與陰極32相連；電阻62與電容61的公共端與CMOS的柵極71相連，CMOS的PMOS 63源一體極與陽極31相連，CMOS的NMOS 64源一體極與陰極 32相連，CMOS的漏極72與觸發電極第二 P+電極211相連，進而與第二 P型阱43連接在一起。靜電事件發生時，受電容61的耦合作用，CMOS柵極71會出現一低電壓，將CMOS的PMOS 63開啟，使得第二 P型阱43的電位高於陰極電位，產生可控矽寄生NPN電晶體結構的體觸發電流，此電流經矽寄生NPN電晶體放大後注入到第二 N型阱42處，進一步將可控矽寄生 PNP電晶體觸發，寄生NPN電晶體與寄生PNP電晶體交互作用，最終達到將PNPN可控矽結構觸發的效果。隨著時間的推移，電阻62將電容61耦合的電荷釋放掉，CMOS柵極電壓恢復到陽極電壓，CMOS的PMOS管63關閉，CMOS的NMOS管64開啟，漏極72的電壓變為陰極電壓， 第二 P型阱43的電位變為陰極電位，無寄生NPN電晶體體觸發電流，由於工作電壓低於維持電壓，PNPN可控矽結構無法在工作電壓下自我維持，PNPN結構閂鎖效應即使被觸發也會在幾個RC時間後(通常為數百ns)關斷，從而使得本發明可控矽結構在工作電壓即使閂鎖效應被觸發了，也會在幾個RC時間後關斷，達到靜電脈衝下開啟，正常工作時關閉的效果。圖6a、圖6b顯示了本發明可控矽結構陽極31與二極體串聯的情況，用於進一步提高維持電壓。圖6a的陽極串聯了一個二極體81，其中可控矽結構串聯的二極體81的負極與可控矽結構的陽極31相連，串聯的二極體正極形成第二陽極311。圖6b的可控矽結構陽極串聯了多個(兩個或更多，本示例為兩個)二極體，串聯二極體後一級二極體811的正極與前一級二極體81的負極相連，第一級二極體81的正極是串聯二極體的正極，最後一級二極體811的負極是串聯二極體的負極，形成的串聯二極體進一步與可控矽結構串聯，串聯二極體的負極與可控矽結構的陽極31相連，串聯二極體正極形成第二陽極311，所形成的新的靜電保護結構可進一步提高靜電保護結構的維持電壓。圖7a、圖7b顯示了本發明可控矽結構陰極32與二極體串聯的情況，用於進一步提高維持電壓。圖7a的陰極串聯了一個二極體81，其中可控矽結構串聯的二極體81的正極與可控矽結構的陰極32相連，串聯的二極體負極形成第二陰極321。圖7b的可控矽結構陰極串聯了多個(兩個或更多，本示例為兩個)二極體，串聯二極體後一級二極體811的正極與前一級二極體81的負極相連，第一級二極體81的正極是串聯二極體的正極，最後一級二極體811的負極是串聯二極體的負極，形成的串聯二極體進一步與可控矽結構串聯，串聯二極體的正極與可控矽結構的陰極32相連，串聯二極體負極形成第二陰極321，所形成的新的靜電保護結構可進一步提高靜電保護結構的維持電壓。圖8a、圖8b示例了本發明串聯了二極體的可控矽結構觸發電路，圖8a示例了一種二極體直接串聯帶觸發電路的SCR結構的情況，電阻一電容(RC)觸發互補型金屬氧化物半導體結構(CMOS)觸髮結構的電阻62 —端與陰極32相連，一端與電容61相連，電容61另一端與陽極31相連；電阻62與電容61的公共端與CMOS的柵極71相連，CMOS的PMOS 63 源一體極與陽極31相連，CMOS的NMOS 64源一體極與陰極32相連，CMOS的漏極72與觸發電極第二 N+電極221相連，進而與第二 N阱42相連。採用此觸發電路，結構簡單明了，但觸發能力相對較低一些，可滿足大部分SCR電路結構的觸發需求，也可進行進一步改進以獲得更高的觸發能力，如圖8b所示。圖8b中，電阻一電容(RC)觸發互補型金屬氧化物半導體結構(CMOS)觸髮結構的電阻62 —端與陰極32相連，一端與電容61相連，電容61另一端與第二陽極311相連；電阻62與電容61的公共端與CMOS的柵極71相連，CMOS的PMOS 63源一體極與陽極31相連，CMOS的NMOS 64源一體極與陰極32相連，CMOS的漏極72與觸發電極第二 N+電極221相連，進而與第二 N阱42相連。採用此觸發電路，由於觸發電路的 CMOS的柵極71電壓加上了二極體上的壓降，柵極電壓更高，能相對提供更大的觸發能力。圖9a、圖9b同樣示例了本發明串聯了二極體的可控矽結構觸發電路，圖9a示例了一種二極體直接串聯帶觸發電路的SCR結構的情況，電阻一電容(RC)觸發互補型金屬氧化物半導體結構(CMOS)觸髮結構的電阻62 —端與陽極31相連，一端與電容61相連，電容61另一端與陰極32相連；電阻62與電容61的公共端與CMOS的柵極71相連，CMOS的 PMOS 63源一體極與陽極31相連，CMOS的NMOS 64源一體極與陰極32相連，CMOS的漏極 72與觸發電極第二 P+電極211相連，進而與第二 P阱43相連。採用此觸發電路，結構簡單明了，但觸發能力相對較低一些，可滿足大部分SCR電路結構的觸發需求，也可進行進一步改進以獲得更高的觸發能力，如圖9b所示。圖9b中，電阻一電容(RC)觸發互補型金屬氧化物半導體結構(CMOS)觸髮結構的電阻62 —端與陽極31相連，一端與電容61相連，電容 61另一端與第二陰極321相連；電阻62與電容61的公共端與CMOS的柵極71相連，CMOS 的PMOS 63源一體極與陽極31相連，CMOS的NMOS 64源一體極與陰極32相連，CMOS的漏極72與觸發電極第二 P+電極211相連，進而與第二 P阱43相連。採用此觸發電路，由於觸發電路的CMOS的柵極71電壓加上了二極體上的壓降，柵極電壓更高，能相對提供更大的觸發能力。圖10a、圖IOb顯示了本發明可控矽結構在實際電路中的使用方法，當沒有第二陽極311或第二陰極321時，陽極31與被保護電路的高壓電極(如VDD)連接在一起，陰極與被保護電路的低壓電極(如GND)連接在一起，如圖IOa所示；當存在第二陽極311和/或第二陰極321時，以存在第二陰極321為例，陽極31與被保護電路的高壓電極(如VDD)連接在一起，第二陰極321與被保護電路的低壓電極(如GND)連接在一起，如圖IOb所示。本發明是提供一種維持電壓可調節的可控矽結構，該可控矽結構通過減薄溝道區厚度，使溝道區的厚度小於可控矽結構在厚SOI薄膜中導通時的導電通道厚度，降低可控矽寄生PNP電晶體與NPN電晶體之間的相互影響，提高可控矽結構的維持電壓，並進一步改變可控矽結構第二 N型阱和/或第二 P型阱溝道區長度，達到可控矽結構1V-2V維持電壓可調的目的，還可以採用此可控矽結構結合串聯二極體技術，滿足各種工作電壓對可控矽靜電保護結構維持電壓的需求，將可控矽結構應用在各種電壓的靜電放電保護電路裡。上述實施例為本發明較佳的實施方式，但本發明的實施方式並不受上述實施例的限制，其他的任何未背離本發明的精神實質與原理下所作的改變、修飾、替代、組合、簡化， 均應為等效的置換方式，都包含在本發明的保護範圍之內。
權利要求
1.一種維持電壓可調節的可控矽結構，其特徵在於，包括一第一 N型阱、一第二 N型阱、一第一 P型阱、一第二 P型阱、一第一 P+摻雜區及一第一 N+摻雜區；所述第一 N型阱和所述第一 P型阱，製作在未減薄的SOI層上； 所述第一 P+摻雜區，製作在所述第一 N型阱中，與陽極相連； 所述第一 N+摻雜區，製作在所述第一 P型阱中，與陰極相連； 所述第二 N型阱和所述第二 P型阱，製作在減薄的SOI層上； 所述第一 N型阱依次通過第二 N型阱、第二 P型阱與所述第一 P型阱相連； 通過調節第二 N型阱和/或第二 P型阱溝道長度，可調節可控矽結構維持電壓。
2.如權利要求1所述的可控矽結構，其特徵在於 所述可控矽結構是一靜電放電保護組件。
3.如權利要求1所述的可控矽結構，其特徵在於 所述減薄的SOI層厚度小於300nm。
4.如權利要求1所述的可控矽結構，其特徵在於，還包括一觸發電極，所述觸發電極是製作在第一 N型阱中的第二 N+電極或者製作在第一 P型阱中的第二 P+電極，當觸發電流通過所述觸發電極進入第二 N型阱或第二 P型阱形成的溝道區時，可將可控矽觸發到閂鎖狀態，當觸發電流關閉時，由於維持電壓高於工作電壓，可將可控矽R鎖狀態關斷。
5.如權利要求4所述的可控矽結構，其特徵在於，當所述觸發電極是製作在第一N型阱中的第二 N+電極時所述觸發電極與一觸髮結構相連，所述觸髮結構在靜電事件發生瞬間將所述第二 N+ 電極電壓拉低到小於陽極電壓，在所述第一 N型阱、第二 N型阱中產生觸發電流，將所述可控矽結構閂鎖狀態觸發，正常工作時，所述觸髮結構將所述第二 N+電極電壓恢復到陽極電壓，由於維持電壓大於工作電壓，可將所述可控矽結構閂鎖狀態關斷。
6.如權利要求5所述的可控矽結構，其特徵在於所述觸髮結構是一種電阻一電容觸發互補型金屬氧化物半導體結構CMOS，所述電阻一端與陰極相連，一端與電容相連，所述電容另一端與陽極相連；所述電阻與電容的公共端與 CMOS的柵極相連，CMOS的PMOS源一體極與陽極相連，CMOS的NMOS源一體極與陰極相連， CMOS的漏極與所述觸發電極第二 N+電極相連。
7.如權利要求4所述的可控矽結構，其特徵在於，當所述觸發電極是製作在第一P型阱中的第二 P+電極時所述觸發電極與一觸髮結構相連，所述觸髮結構在靜電事件發生瞬間將所述第二 P+ 電極電壓抬升到高於陰極電壓，在所述第一 P型阱、第二 P型阱中產生觸發電流，將所述可控矽結構閂鎖狀態觸發，正常工作時，所述觸髮結構將所述第二 P+電極電壓恢復到陰極電壓，由於維持電壓大於工作電壓，可將所述可控矽結構閂鎖狀態關斷。
8.如權利要求7所述的可控矽結構，其特徵在於所述觸髮結構是一種電阻一電容觸發互補型金屬氧化物半導體結構CMOS，所述電阻一端與陽極相連，一端與電容相連，所述電容另一端與陰極相連；所述電阻與電容的公共端與 CMOS的柵極相連，CMOS的PMOS源一體極與陽極相連，CMOS的NMOS源一體極與陰極相連，CMOS的漏極與所述觸發電極第二 P+電極相連。
9.如權利要求1所述的可控矽結構，其特徵在於，還包括第三N+摻雜區和第三P+摻雜區；所述第三N+摻雜區製作在第一 N型阱中，與所述第一 P+摻雜區短接，所述第三P+摻雜區製作在第一 P型阱中，與所述第一 N+摻雜區短接，所述第三N+摻雜區和所述第三P+摻雜區可抽取一定量可控矽結構溝道中的載流子，防止可控矽結髮生誤觸發的機率。
10.如權利要求9所述的可控矽結構，其特徵在於所述第一 P+摻雜區、第一 N+摻雜區、第二 P+電極、第二 N+電極、第三P+摻雜區、第三 N+摻雜區上還形成有矽化物。
11.如權利要求1所述的可控矽結構，其特徵在於所述可控矽結構與一個二極體串聯，可進一步提高靜電保護結構的維持電壓。
12.如權利要求11所述的可控矽結構，其特徵在於所述與可控矽結構串聯二極體的正極與可控矽結構的陰極相連，負極形成第二陰極。
13.如權利要求11所述的可控矽結構，其特徵在於所述與可控矽結構串聯二極體的負極與可控矽結構的陽極相連，正極形成第二陽極。
14.如權利要求1所述的可控矽結構，其特徵在於所述可控矽結構與至少2個串聯的二極體串聯，所述串聯二極體後一級二極體的正極與前一級二極體的負極相連，第一級二極體的正極是串聯二極體的正極，最後一級二極體的負極是串聯二極體的負極，可進一步提高靜電保護結構的維持電壓。
15.如權利要求14所述的可控矽結構，其特徵在於所述與可控矽結構串聯的串聯二極體的正極與可控矽結構的陰極相連，串聯二極體負極形成第二陰極。
16.如權利要求14所述的可控矽結構，其特徵在於所述與可控矽結構串聯的串聯二極體的負極與可控矽結構的陽極相連，串聯二極體的正極形成第二陽極。
17.如權利要求11-16所述的可控矽結構，其特徵在於所述電阻一電容觸發互補型金屬氧化物半導體結構CMOS觸髮結構的電阻一端與陰極或第二陰極相連，一端與電容相連，所述電容另一端與陽極或第二陽極相連；所述電阻與電容的公共端與CMOS的柵極相連，CMOS的PMOS源一體極與陽極相連，CMOS的NMOS源一體極與陰極相連，CMOS的漏極與所述觸發電極第二 N+電極相連。
18.如權利要求11-16所述的可控矽結構，其特徵在於所述電阻一電容觸發互補型金屬氧化物半導體結構CMOS觸髮結構的電阻一端與陽極或第二陽極相連，一端與電容相連，所述電容另一端與陰極或第二陰極相連；所述電阻與電容的公共端與CMOS的柵極相連，CMOS的PMOS源一體極與陽極相連，CMOS的NMOS源一體極與陰極相連，CMOS的漏極與所述觸發電極第二 P+電極相連。
19.如權利要求1-16所述的可控矽結構，其特徵在於所述第一 P型阱與所述第二 P型阱採用的是相同的或不同的阱注入工藝，並且至少注入一次P型雜質。
20.如權利要求1-16所述的可控矽結構，其特徵在於所述第一 N型阱與所述第二 N型阱採用的是相同的或不同的阱注入工藝，並且至少注入一次N型雜質。
全文摘要
公開了一種維持電壓可調節的可控矽結構，包括一第一N型阱、一第二N型阱、一第一P型阱、一第二P型阱、一第一P+摻雜區及一第一N+摻雜區；所述第一N型阱依次通過第二N型阱、第二P型阱與所述第一P型阱相連。本發明提供的一種維持電壓可調節的可控矽結構製作在SOI(絕緣層上矽)矽片上，通過減薄第二N型阱和第二P型阱溝道區厚度，並進一步改變可控矽結構第二N型阱和/或第二P型阱溝道區長度，達到改變維持電壓的目的。還可以採用此可控矽結構結合串聯二極體技術，進一步達到滿足各種工作電壓對可控矽靜電保護結構維持電壓的需求。
文檔編號H01L29/74GK102332467SQ20111033226
公開日2012年1月25日 申請日期2011年10月27日 優先權日2011年10月27日
發明者曾傳濱, 李多力, 畢津順, 羅家俊, 韓鄭生 申請人:中國科學院微電子研究所