一種基於雙cpu的離合器控制方法與控制系統的製作方法
2023-05-29 16:48:51 4
專利名稱：一種基於雙cpu的離合器控制方法與控制系統的製作方法
技術領域：
本發明屬於數控技術領域，在數控產品中利用CPU和少數外部電路安全地監視與 控制機械壓力機離合器，為一種基於雙CPU的離合器控制方法與控制系統。
背景技術：
離合器與制動器是機械壓力機的心臟部件，它的性能直接影響整機的使用性、安全 性、可靠性以及設備的開動率和維修量。同時，對離合器的控制也越來越多的強調安全、 可靠與高效，因為這不僅關係到生產效率，甚至關係到生命和財產安全。正因為此，人 們不斷總結經驗，也獲得了不少好的控制方法。
隨著電子元器件可靠性和生產製造質量水平的不斷提高，數控系統中釆用單一
CPU利用軟體控制離合器的方法已達到較高的可靠性，現有的控制器與控制方法也大 多採用這種方法來實現。這種方法存在一些不可避免的缺陷對系統輸出只是簡單隔離 便輸出，不作監控，對由軟體可能造成的離合器誤動作無任何保障措施；只在軟體中檢 測急停輸入，並由軟體關閉輸出，實現急停功能， 一旦CPU出現故障或其它原因致使 CPU響應時間變長或無法響應，將會帶來人身和財產的重大損失。
還有一種方法是採用熱備式的硬體冗餘的方式控制離合器，延長系統的平均無故障 運行時間。這種純硬體冗餘的方式硬體投入較多，成本投入較大，系統的複雜性、重量 和體積都大大增加。因為增加了較多的部件、模塊，這些部件和模塊的故障，也會影響 系統的可靠性。
軟體冗餘的方式，從硬體上看只增加了一個CPU模塊，成本增加不多，但兩個CPU
模塊的狀態監視和控制權的轉移要通過軟體解決，編程複雜。本質上，這種方式在同一
時刻只有一個CPU具有控制權，系統安全等級不高。
發明內容
本發明要解決的問題是現有大多數數控方法和裝置對離合器控制的可靠性不夠 高，純硬體冗餘的方法成本偏高，軟體冗餘在安全性方面的優勢也並不明顯；本發明的 目的是提供一種多重保障，控制簡單，較低成本，更加穩定安全的控制方法及其對應的 控制系統。本發明的技術方案為 一種基於雙CPU的離合器控制方法，用主從兩個CPU控制
離合器，主從CPU通過雙口 RAM保持通信，主CPU和從CPU分別連接安全雙聯閥， 安全雙聯閥的輸出連接離合器，安全雙聯閥的輸入信號與閥芯狀態信號分別反饋至主 CPU和從CPU,主從CPU與安全雙聯閥的連接之間設有隔離器，其中
安全雙聯閥控制離合器，安全雙聯閥輸入端的兩個線圈為邏輯與的關係，主從CPU 各有兩個輸出，交叉連接兩個輸出隔離器，在輸出隔離器處先將每個輸入取反後再實現 邏輯與，輸出隔離器的輸出信號輸入安全雙聯閥輸入端的兩個線圈進行邏輯與，邏輯與 後的信號為離合器開合控制信號；
主從CPU的四個輸出同時為邏輯低時，輸出隔離器的輸出有效，安全雙聯閥打開， 離合器吸合，否則輸出無效，安全雙聯閥保持關閉，離合器不吸合；
安全雙聯閥的輸入信號與閥芯狀態信號經過輸入隔離器反饋到主從CPU中，輸入 隔離器對每路反饋單獨隔離，如果反饋到任一 CPU的信號與本CPU輸出信號不一致， 則信號不一致的CPU關閉輸出，當其中一個CPU關閉時，輸出隔離器不輸出，安全雙 聯閥保持關閉；如果主從兩個CPU同時關閉安全雙聯閥，而閥芯狀態信號顯示其仍然 保持為打開狀態，則主CPU直接使安全雙聯閥線圈掉電，關閉安全雙聯閥。
利用FPGA內部的RAM實現一個容量為4K字節的雙口 RAM，其中4K字節的高 4個字節0xffc 0xfff作為郵箱，用於主從CPU交互讀寫狀態，以及通知FPGA讀寫操 作的完成；低2K字節0x0 0x7ff作為從CPU的只讀存儲區和主CPU的只寫存儲區， 高2K-4位元組0x800 0xffb作為從CPU的只寫存儲區和主CPU的只讀存儲區；當一個 CPU要讀時，會先寫一個郵箱，通知FPGA將要進行讀操作，並給出忙信號，通知另 一CPU不能寫；讀完後會讀另一個郵箱，通知FPGA讀操作完成，並清掉忙信號，這 時另一CPU可以進行寫操作；當一個CPU要寫時，要先判斷另一CPU是否忙，不忙 則可以寫；寫完後寫另一個郵箱，通知FPGA寫操作完成，並給出中斷信號，通知另一 CPU有新的信息需要讀取，當另一CPU讀完後再清掉中斷信號；CPU的讀操作只限於 其只讀存儲區，寫操作只限於其只寫存儲區，主CPU的只讀存儲區即為從CPU的只寫 存儲區，主CPU的只寫存儲區即為從CPU的只讀存儲區。
本發明隔離器為光電耦合隔離器件。
進一步的，本發明控制方法用繼電器開關對外部接線公共端進行控制，繼電器開關 常閉，外部接線公共端連接常閉觸點，通過切斷繼電器常閉觸點直接切斷與外部接線公 共端的連接迴路，從而切斷安全雙聯閥線圈供電迴路。模塊的輸出分別連接主CPU、從CPU和繼電器開 關，對兩個CPU輸入外部中斷，CPU實時響應並軟體停機，對繼電器開關切斷常閉觸 點，做硬體停機；急停輸入模塊對繼電器開關的控制和主CPU對繼電器開關的控制相 互獨立。
本發明還提供了一種基於雙CPU的離合器控制系統，包括主CPU、從CPU、 FPGA 晶片、安全雙聯閥、輸出隔離器和輸入隔離器，FPGA晶片設有雙口 RAM，主從CPU 通過雙口RAM連接，安全雙聯閥的輸出連接離合器，主從CPU各有兩個輸出，交叉 連接兩個輸出隔離器，輸出隔離器先將每個輸入取反後再實現邏輯與，輸出隔離器的輸 出信號輸入安全雙聯閥輸入端的兩個線圈進行邏輯與，邏輯與後的信號為離合器開合控 制信號;輸出隔離器的輸出與閥芯狀態信號分別經過輸入隔離器連接主CPU和從CPU。
所述控制系統設有繼電器開關，主CPU的輸出連接繼電器開關的輸入，繼電器開 關常閉，連通外部接線公共端與控制系統。設有急停輸入模塊，急停輸入模塊的輸出分 別連接主CPU、從CPU和繼電器開關，急停輸入模塊與繼電器開關的連接和主CPU與 繼電器開關的連接相互獨立。
本發明提供了一種基於雙CPU和少數外部電路監視與控制機械壓力機離合器的方 法與系統，兩個CPU同時處於工作狀態，同時對離合器輸出信號進行控制；為了進一 步提高系統的安全性，在系統中增加了一些額外的開關控制功能，以配合CPU更可靠 的執行安全功能，具有可靠性高，成本較低、控制簡單的特點。本發明採用主從兩個 CPU同時工作，利用相互校驗的方法控制離合器，系統安全可靠性可達到99.5%以上； 同時硬體上利用少量外圍電路對CPU的輸出作安全處理，具有軟體編程簡單、硬體成 本較低、可靠性高的優點；利用FPGA完整實現雙口RAM的功能，利用主從兩個CPU 的總線讀寫時序，完成兩個CPU的同步，具有數據傳輸速度快、準確度高、成本低的 特點；對急停輸入做軟體停機和硬體停機兩種處理，提高了緊急情況下系統的反應速度 與可靠性。
圖1為本發明控制系統的結構示意圖。 圖2為本發明的繼電器開關結構圖。 圖3為本發明的雙口 RAM結構圖。
具體實施例方式
本發明的控制方法用主從兩個CPU控制離合器，主從CPU通過雙口 RAM保持通 信，主CPU和從CPU分別連接安全雙聯閥，安全雙聯閥的輸出連接離合器，安全雙聯 閥的輸入信號與閥芯狀態信號分別反饋至主CPU和從CPU,主從CPU與安全雙聯閥的 連接之間設有隔離器，其中
安全雙聯閥用於控制氣動離合器，安全雙聯閥輸入端的兩個線圈是邏輯與的關係。 主從兩個CPU各有兩個輸出，交叉輸入兩個輸出隔離器，輸出隔離器先將每個輸入取 反後再實現邏輯與，兩個輸出隔離器的輸出用來控制安全雙聯閥的兩個輸入線圈。外部 接線公共端通過繼電器常閉觸點接進到控制系統中，通過切斷所述常閉觸點可以直接切 斷控制系統的輸出迴路，從而達到切斷安全雙聯閥線圈供電迴路的目的。CPU與安全 雙聯閥之間的連接設置隔離器保證電氣安全，為防止CPU信號在經過輸出隔離器的過 程中發生誤變，本發明特別在輸出隔離器處設置了對兩個CPU的非、與處理，避免可 能出現誤動的情況，保證控制的高穩定可靠性。
主從CPU均參與對安全雙聯閥的兩路輸入端的控制，即主從CPU都處於工作狀態， 軟體上通過監控控制系統的輸出信號和安全雙聯閥的閥芯狀態信號，校驗後輸出；輸出 隔離器對兩個CPU的輸出先取反後再實現邏輯與，大大降低了單一CPU控制誤動作的 可能性。正常工作情況下，只有主從兩個CPU的四個輸出同時為邏輯低的時候，兩路 隔離器的輸出才有效，安全雙聯閥打開，離合器吸合；如果安全雙聯閥接收的兩路輸出 隔離器的輸出信號不一致，則輸出無效，安全雙聯閥保持關閉；四個CPU輸出中任何 一個不滿足邏輯低電平要求，離合器均不吸合。
安全雙聯閥的輸入信號與閥芯狀態信號分別經過隔離反饋到主從CPU中，安全雙 聯閥的輸入信號即為兩個CPU的輸出經過輸出隔離器之後的信號。如果反饋到任一 CPU的信號與本CPU輸出信號不一致，則信號不一致的CPU關閉輸出，安全雙聯閥保 持關閉；如果主從兩個CPU同時關閉安全雙聯閥，而閥芯的狀態信號顯示其仍然保持 為打開狀態，則主CPU直接切斷系統的輸出，使安全雙聯閥線圈掉電，關閉安全雙聯 閥。在反饋信號時，可設置一反饋延時，調整CPU對反饋信號的靈敏度。
本發明主從CPU通過雙口 RAM交互數據與狀態信息。雙口 RAM在FPGA內實現， 在降低系統成本的同時，FPGA還擴展了系統10的數量，實現了其它常用的邏輯；隔 離器件為光電耦合隔離器件，通過隔離系統與外部的接口，提高系統的可靠性。
本發明的控制方法用繼電器開關對外部接線公共端進行控制，外部接線公共端通過繼電器開關的常閉觸點接進到控制系統中；所述繼電器開關由主CPU和急停輸入端共 同控制。
本發明控制方法還設有急停輸入模塊輔助控制繼電器開關，急停輸入模塊的輸出分 別連接主CPU、從CPU和繼電器開關，對CPU用作外部中斷輸入，軟體實時響應並停 機，對繼電器開關，切斷常閉觸點，做硬體停機；急停輸入模塊對繼電器開關的控制和 主CPU對繼電器開關的控制相互獨立，任何一端有效切斷常閉觸點。
下面結合附圖對本發明的控制系統作進一步的描述。
本發明的控制系統如圖l，包括主、從兩個CPU、 FPGA晶片、 一個繼電器開關和 一些光電隔離器件。FPGA晶片設有雙口 RAM，主從CPU通過雙口 RAM連接，安全 雙聯閥的輸出連接離合器，主從CPU各有兩個輸出，交叉連接兩個輸出隔離器，輸出 隔離器先將每個輸入取反後再實現邏輯與，輸出隔離器的輸出信號輸入安全雙聯閥輸入 端的兩個線圈進行邏輯與，邏輯與後的信號為離合器開合控制信號；輸出隔離器的輸出 與閥芯狀態信號分別經過輸入隔離器連接主CPU和從CPU。主從CPU通過在FPGA 內部實現的雙口 RAM交互數據和狀態信息；還設有繼電器開關，主CPU的輸出連接 繼電器開關的輸入，繼電器開關常閉，連通控制系統與外部接線公共端；進一步還設有 急停輸入模塊，急停輸入模塊的輸出分別連接主CPU、從CPU和繼電器開關，急停輸 入模塊與繼電器開關的連接和主CPU與繼電器開關的連接相互獨立。
控制系統的主、從兩個CPU均為ARM7處理器，FPGA晶片為Lattice公司一款低 成本的FPGA產品。兩個CPU同時控制安全雙聯閥的兩個線圈，當兩個CPU的輸出邏 輯一致，都為邏輯低的時候，離合器輸出有效，任何一個CPU的輸出為邏輯高的時候， 離合器輸出都關斷；正常情況下，兩個CPU同時輸出邏輯高或者低，用於控制安全雙 聯閥，安全雙聯閥進而控制離合器的通斷；系統的輸出信號和閥芯的實時狀態經過反饋 隔離器的隔離後反饋到兩個CPU中作校驗如果兩個CPU的輸出狀態不一致，則輸出 隔離器不打開，輸出無效，安全雙聯閥保持關閉；如果輸出隔離器的輸出狀態不一致， 安全雙聯閥也保持關閉；如果規定時間內反饋到任一 CPU的輸出狀態與本CPU輸出狀 態不一致，則本CPU關閉輸出；如果閥芯的實時狀態與預期應有的狀態不一致，則系 統關閉輸出。
急停輸入模塊在輸入到兩個CPU作軟體停機的同時，控制繼電器開關，切斷系統 與外部接線COM端的連接，進而切斷系統輸出迴路，使安全雙聯閥線圈掉電，做硬體 停機。如果兩個CPU同時關閉安全雙聯閥，而閥芯的狀態反饋信號顯示其仍然保持為打 開狀態，則主CPU通過繼電器開關直接切斷系統輸出迴路，使安全雙聯閥線圈掉電，
達到關閉安全雙聯閥的目的。或由人工控制急停輸入模塊，通過繼電器開關對安全雙聯 閥作緊急硬體停機。
本發明中繼電器開關的控制如圖2，採用一個繼電器開關控制外部接線公共端與系 統的連接，具有硬體成本低，控制簡單，可靠性高的優點。外部接線公共端通過繼電器 的常閉觸點連接到系統中；繼龜器開關由急停輸入模塊和主CPU共同控制，但急停輸 入和主CPU對繼電器的控制互相不影響。正常情況下，外部接線公共端通過常閉觸點 接進到系統中；當急停輸入模塊的信號或主CPU信號輸入有效時，繼電器的線圈吸合， 外部接線公共端與系統斷開，系統輸出迴路被切斷，安全雙聯閥線圈掉電，達到關閉閥 的目的。
本發明中雙口 RAM的實現如圖3。利用FPGA內部的RAM實現一個容量為4K字 節的雙口 RAM，其中4K字節的高4個字節0xffc 0x澄作為郵箱，用於兩個CPU交互 讀寫狀態，以及通知FPGA讀寫操作的完成。低2K字節0x0 0x7ff作為從CPU的只讀 存儲區和主CPU的只寫存儲區，高2K-4位元組0x800 0xffb作為從CPU的只寫存儲區 和主CPU的只讀存儲區。將CPU的讀寫存儲區域分開的方法能避免同一個CPU對同 一個地址讀寫競爭的問題，而且軟體操作也較簡單。
當一個CPU要讀時，會先寫一個郵箱，通知FPGA將要進行讀操作，並給出忙信 號，通知對方CPU不能寫；讀完後會讀另一個郵箱，通知FPGA讀操作完成，並清掉 忙信號，這時對方CPU可以進行寫操作；讀完後讀另一個郵箱只是為了通知FPGA讀 操作完成；也可以在讀完後寫另一個郵箱，以此來通知FPGA讀操作完成，但這樣實現 的話，總線上會有一個由讀到寫的切換，易造成幹擾，真正對另一 CPU有影響的是忙 信號。當一個CPU要寫時，要先判斷對方CPU是否忙(正在讀)，不忙則可以寫；寫 完後寫另一個郵箱，通知FPGA寫操作完成，並給出中斷信號，通知對方CPU有新的 信息需要讀取，當對方CPU讀完後再清掉中斷信號。CPU的讀操作只限於其只讀存儲 區，寫操作只限於其只寫存儲區；主CPU的只讀存儲區即為從CPU的只寫存儲區，主 CPU的只寫存儲區即為從CPU的只讀存儲區。
利用ARM7處理器的讀寫信號控制雙口 RAM的雙向總線，利用ARM7處理器的讀 寫信號、片選信號和地址信號作輸入輸出的控制信號，滿足了 FPGA的同步邏輯和 ARM7處理器的異步邏輯之間 時序要求。利用FPGA實現真雙口 RAM的功能，完成兩個CPU的通訊，解決了 FPGA的同步邏輯與CPU異步總線的匹配問題、雙口 RAM 中讀寫數據不一致的問題、兩個CPU讀寫競爭的問題，比直接使用雙口 RAM晶片的 成本低，比一般串口通訊的速度快、準確度高。
權利要求
1、一種基於雙CPU的離合器控制方法，其特徵是用主從兩個CPU控制離合器，主從CPU通過雙口RAM保持通信，主CPU和從CPU分別連接安全雙聯閥，安全雙聯閥的輸出連接離合器，安全雙聯閥的輸入信號與閥芯狀態信號分別反饋至主CPU和從CPU，主從CPU與安全雙聯閥的連接之間設有隔離器，其中安全雙聯閥控制離合器，安全雙聯閥輸入端的兩個線圈為邏輯與的關係，主從CPU各有兩個輸出，交叉連接兩個輸出隔離器，在輸出隔離器處先將每個輸入取反後再實現邏輯與，輸出隔離器的輸出信號輸入安全雙聯閥輸入端的兩個線圈進行邏輯與，邏輯與後的信號為離合器開合控制信號；主從CPU的四個輸出同時為邏輯低時，輸出隔離器的輸出有效，安全雙聯閥打開，離合器吸合，否則輸出無效，安全雙聯閥保持關閉，離合器不吸合；安全雙聯閥的輸入信號與閥芯狀態信號經過輸入隔離器反饋到主從CPU中，輸入隔離器對每路反饋單獨隔離，如果反饋到任一CPU的信號與本CPU輸出信號不一致，則信號不一致的CPU關閉輸出，當其中一個CPU關閉時，輸出隔離器不輸出，安全雙聯閥保持關閉；如果主從兩個CPU同時關閉安全雙聯閥，而閥芯狀態信號顯示其仍然保持為打開狀態，則主CPU直接使安全雙聯閥線圈掉電，關閉安全雙聯閥。
2、 根據權利要求1所述的一種基於雙CPU的離合器控制方法，其特徵是利用FPGA 內部的RAM實現一個容量為4K字節的雙口 RAM,其中4K字節的高4個字節 0xffc 0xfff作為郵箱，用於主從CPU交互讀寫狀態，以及通知FPGA讀寫操作的完成； 低2K字節0x0 0x7ff作為從CPU的只讀存儲區和主CPU的只寫存儲區，高2K-4位元組 0x800 0xfib作為從CPU的只寫存儲區和主CPU的只讀存儲區；當一個CPU要讀操作時，先對一個郵箱進行寫操作，通知FPGA將要進行讀操作， 並給出忙信號，通知另一CPU不能寫；讀操作完後再讀另一個郵箱，通知FPGA讀操 作完成，並清掉忙信號，這時另一CPU可以進行寫操作；當一個CPU要進行寫操作時， 先判斷另一CPU是否給出忙信號，不忙則可以寫；寫完後再寫另一個郵箱，通知FPGA 寫操作完成，並給出中斷信號，通知另一CPU有新的信息需要讀取，當另一CPU讀完 後再清掉中斷信號；CPU的讀操作只限於其只讀存儲區，寫操作只限於其只寫存儲區， 主CPU的只讀存儲區即為從CPU的只寫存儲區，主CPU的只寫存儲區即為從CPU的 只讀存儲區。
3、根據權利要求1或2所述的一種基於雙CPU的離合器控制方法，其特徵是隔離 器為光電耦合隔離器件。
4、 根據權利要求1或2所述的一種基於雙CPU的離合器控制方法，其特徵是用繼 電器開關對外部接線公共端進行控制，繼電器開關常閉，外部接線公共端連接常閉觸點， 通過切斷繼電器常閉觸點直接切斷與外部接線公共端的連接迴路，從而切斷安全雙聯閥 線圈供電迴路。
5、 根據權利要求4所述的一種基於雙CPU的離合器控制方法，其特徵是還設有急 停輸入模塊，急停輸入模塊的輸出分別連接主CPU、從CPU和繼電器開關，對兩個CPU 輸入外部中斷，CPU實時響應並軟體停機，對繼電器開關切斷常閉觸點，做硬體停機； 急停輸入模塊對繼電器開關的控制和主CPU對繼電器幵關的控制相互獨立。
6、 一種基於雙CPU的離合器控制系統，其特徵是包括主CPU、從CPU、 FPGA芯 片、安全雙聯閥、輸出隔離器和輸入隔離器，FPGA晶片設有雙口RAM,主從CPU通 過雙口RAM連接，安全雙聯閥的輸出連接離合器，主從CPU各有兩個輸出，交叉連接 兩個輸出隔離器，輸出隔離器先將每個輸入取反後再實現邏輯與，輸出隔離器的輸出信 號輸入安全雙聯閥輸入端的兩個線圈進行邏輯與，邏輯與後的信號為離合器開合控制信 號；輸出隔離器的輸出與閥芯狀態信號分別經過輸入隔離器連接主CPU和從CPU。
7、 根據權利要求6所述的一種基於雙CPU的離合器控制系統，其特徵是設有繼電 器開關，主CPU的輸出連接繼電器開關的輸入，繼電器開關常閉，連通外部接線公共 端與控制系統。
8、 根據權利要求6或7所述的一種基於雙CPU的離合器控制系統，其特徵是設有 急停輸入模塊，急停輸入模塊的輸出分別連接主CPU、從CPU和繼電器開關，急停輸 入模塊與繼電器開關的連接和主CPU與繼電器開關的連接相互獨立。
全文摘要
一種基於雙CPU的離合器控制方法與控制系統，提供了一種基於雙CPU和少數外部電路監視與控制機械壓力機離合器的方法與系統，兩個CPU同時處於工作狀態，同時對離合器輸出信號進行控制；在系統中增加了一些開關控制功能提高系統的安全性。本發明系統安全可靠性可達到99.5％以上；同時硬體上利用少量外圍電路對CPU的輸出作安全處理，具有軟體編程簡單、硬體成本較低、可靠性高的優點；利用FPGA完整實現雙口RAM的功能，利用主從兩個CPU的總線讀寫時序，完成兩個CPU的同步，具有數據傳輸速度快、準確度高、成本低的特點；對急停輸入做軟體停機和硬體停機兩種處理，提高了緊急情況下系統的反應速度與可靠性。
文檔編號F16D48/00GK101602263SQ20091003204
公開日2009年12月16日 申請日期2009年7月8日 優先權日2009年7月8日
發明者宋華山, 聖 張, 趙建峰 申請人:南京埃斯頓數位技術有限公司;南京埃斯頓自動控制技術有限公司