集成電路的電路單元和相關技術與方法
2023-09-22 01:26:30 1
專利名稱：集成電路的電路單元和相關技術與方法
技術領域：
本發明提供一種集成電路電路單元或電路單元資料庫和相關技術與方法，尤指一種高度為繞線軌跡非整數倍的集成電路電路單元或電路單元資料庫和相關技術與方法。
背景技術：
集成電路是現代化信息社會最重要的硬體基礎之一。像是專用集成電路(ASIC，Application Specific Integrated Circuit)或是系統晶片(SOC，System Ona Chip)這些集成電路已被廣泛應用於各種電子裝置中。
一般來說，由於現代化集成電路的功能均十分複雜，故在設計集成電路時，常會利用預先建立好的電路單元資料庫作為設計資源。此電路單元資料庫中會包括各種各樣的基本電路單元。舉例來說，數字電路的電路單元資料庫中會包括觸發器、各種邏輯門等的電路單元。當要設計數字集成電路時，只要從此電路單元資料庫中找出所需的基本電路單元加以適當的組合排列，就可拼湊出完整的數字集成電路，實現數字集成電路應有的功能。
由於電路單元是構築集成電路的基本方塊，因此各個電路單元的布局就會影響集成電路的整體布局形式；而電路單元的布局又與工藝有密切的關係。如本領域技術人員所知，不同工藝會有不同的設計規範(Design Rule)；譬如說，兩平行繞線間可容許的最短間隔距離就是重要的設計規範之一。在深亞微米的精密先進工藝中(譬如說是90nm工藝)，可以容許兩平行繞線比較接近。相對地，在尺度較大的工藝中(譬如說是0.13m工藝)，兩平行繞線間的間隔距離就要離的較遠，不能太靠近；若太過靠近，就容易在工藝中發生錯誤，像是使兩條太過接近的平行繞線錯誤地連接在一起。
由於工藝設計規範十分重要，故在設計電路單元時，設計者會將設計規範結合於設計過程中，確保電路單元的布局能符合工藝設計規範，也使繞線布局設計更為方便。具體來說，由設計規範中兩平行繞線間可容許的最短間隔距離可得知繞線軌跡(routing track)，此繞線軌跡就可作為基礎長度；而電路單元的設計者就會根據此繞線軌跡來建立虛擬的繞線軌跡方格，並讓每個電路單元的布局輪廓適當地分布在此繞線軌跡方格的格線上。
請參考圖1與圖2；圖1與圖2示意的是兩種已知的電路單元布局輪廓。在圖1與圖2中，長度La即代表繞線軌跡(也就是一倍繞線軌跡)；繞線軌跡方格G0中則具有多條網格線g0、g1、g2等等，而各相鄰網格線間的間隔距離即相當於長度La。一般來說，電路單元的上沿與下沿會分別設置有傳輸偏壓電力的電源繞線；換句話說，上下沿電源繞線可界定出電路單元的高度。在圖1中，輪廓OLa就代表一種已知的電路單元布局輪廓，Ha即代表此電路單元布局的高度。由圖1可看出，此種已知的電路單元布局形式是使電路單元布局的上沿與下沿分別對齊繞線軌跡方格G0中的網格線。也因此，在此已知技術中，電路單元的布局高度Ha為長度La的整數倍。
另一方面，圖2中的輪廓OLb則代表另一種已知的電路單元布局輪廓；此種已知的電路單元布局形式是使電路單元布局的上沿與下沿分別與網格線間有La/2的偏移。由此可知，此種已知布局形式也是使各電路單元的高度Hb為長度La的整數倍。
由圖1、圖2可知，現行的技術是以繞線軌跡的整數倍來決定電路單元資料庫中各電路單元的布局高度。然而，此種設計慣例可能會造成電路單元的布局面積較大，不利於整體集成電路的集成度。
發明內容
本發明的主要目的之一，即是要提出一種建立(包括設計、製造)電路單元的方法與技術。本發明的技術包括在建立電路單元時，先根據該電路單元所預定使用的工藝決定基礎長度L(譬如說，其長度可等同於繞線軌跡)，並使各電路單元的布局高度為該基礎長度L的非整數倍。在優選實施例中，本發明使各電路單元的高度為L/2(即0.5L)的奇數倍。更具體地說，在設計、建立電路單元前，本發明會先根據基礎長度L建立繞線軌跡方格(routingtrack grid)，使繞線軌跡方格中具有多條網格線，各相鄰網格線間的距離相當於該基礎長度L。在設計、建立電路單元時，本發明就會使電路單元布局的下沿對齊該繞線軌跡方格中的網格線，並使電路單元布局的上沿與該繞線軌跡方格中的另一網格線間具有偏移(offset)，且此偏移小於基礎長度L(此偏移優選為L/2)；這樣一來，本發明電路單元就會具有非整數倍繞線軌跡的高度。也就是說，電路單元中由上沿與下沿電源繞線所界定出來的布局輪廓高度是繞線軌跡的非整數倍。或者，在另一種實施例中，本發明可改使電路單元布局的上沿對齊網格線，而下沿偏移網格線，同樣可使電路單元的布局高度是繞線軌跡的非整數倍。本發明的另一目的，即是依據相同的原理來建立一系列具有不同功能的各種電路單元，每一電路單元的高度均統一為繞線軌跡的非整數倍。
本發明的又一目的，即是提供一種電路單元。承上所述，由電路單元的布局輪廓可界定出基底範圍，此基底範圍即用來涵蓋電路單元中所有的半導體構造，包括(但不限於)由各種摻雜阱(doping well)形成的各類活性區(active region)、柵極氧化層(gate oxide)、場氧化層(field oxide)或淺溝槽隔離(STI，Shallow Trench Isolation)、接點(contact)、金屬層繞線、導通孔層(via)等等。而在本發明中，此基底範圍的高度(譬如說是該電路單元上下沿兩電源繞線間的距離)即為繞線軌跡的非整數倍。
為實現上述發明目的，本發明的技術方案為一種建立電路單元的方法，其包含有根據該電路單元所預定使用的工藝決定基礎長度L；在建立該電路單元時，使該電路單元的布局高度為該基礎長度L的非整數倍。
根據本發明的方法，其中，當使該電路單元的布局高度為該基礎長度的非整數倍時，使該電路單元的布局高度為L/2的奇數倍。
根據本發明的方法，其中，當在根據該工藝決定該基礎長度L時，根據該工藝的設計規範中的繞線間隔距離來決定該基礎長度L。
根據本發明的方法，其中，該電路單元具有至少兩個用來傳輸偏壓電力的電源繞線，而該電路單元的布局高度為該兩電源繞線間的距離。
本發明還提供了一種建立電路單元資料庫的方法，其包含根據該電路單元資料庫所預定使用的工藝決定基礎長度L；在建立該電路單元資料庫中的各個電路單元時，使各該電路單元的布局高度為該基礎長度L的非整數倍。
根據本發明的方法，其中，當在根據該工藝決定該基礎長度L時，根據該工藝的設計規範中的繞線間隔距離來決定該基礎長度L。
根據本發明的方法，其中，各該電路單元具有至少兩個用來傳輸偏壓電力的電源繞線，而各該電路單元的布局高度為該兩電源繞線間的距離。
根據本發明的方法，其中，不同電路單元間的電源繞線相互對齊。
本發明還提供了一種電路單元，其包含多個半導體構造；預設的基底範圍，其可涵蓋該多個半導體構造；而該基底範圍的高度為基礎長度L的非整數倍。
根據本發明的電路單元，其中該基礎長度相當於該電路單元工藝的設計規範中的繞線間隔距離。
由於本發明電路單元高度為繞線軌跡的非整數倍，故本發明可有效縮減各電路單元的布局面積。舉例來說，一般已知電路單元的高度為7倍繞線軌跡；相較之下，本發明所建立出來的電路單元高度可為6.5倍繞線軌跡，可縮減約7％的布局面積(在電路單元寬度相同的情形下)。連帶地，利用本發明的電路單元資料庫來建構集成電路，就能有效提升集成電路的集成度，縮減集成電路的布局面積。
為了使貴審查員能進一步了解本發明特徵及技術內容，請參閱以下有關本發明的詳細說明與附圖，然而附圖僅提供參考與說明，並非用來對本發明加以限制。
圖1和圖2分別為兩種已知電路單元的布局輪廓示意圖。
圖3為本發明電路單元技術實施例的示意圖。
圖4為圖3中電路單元的電源繞線示意圖。
圖5為本發明電路單元技術另一實施例的示意圖。
其中，附圖標記說明如下La、L長度G0、G繞線軌跡方格g0-g8、g(N-2)-gN網格線OLa、OLb、OL1-OL2、OL3-OL4電路單元的布局輪廓Ha-Hb、H1-H2、H3-H4高度CL1-CL2、CL3-CL4電路單元
PL1a-PL1b、PL2a-PL2b、PL3a-PL3b、PL4a-PL4b電源繞線S1-S2半導體構造W1-W2、Wa、W3-W4寬度具體實施方式
請參考圖3，圖3示出本發明電路單元或電路單元資料庫與其相關技術的第一種實施情形。在本發明中，當要建立或設計電路單元時，可先依據該電路單元所預定使用的工藝決定基礎長度L。舉例來說，由該工藝的工藝規範中所定義的繞線間隔距離可得出繞線軌跡，而此基礎長度L就可以等於此繞線軌跡(routing track)。根據此基礎長度L，就可建立虛擬的繞線軌跡方格(routing track grid)G，並使該繞線軌跡方格中具有多條網格線(像是g0-g7，如圖3所示)，而各相鄰網格線間的距離就相當於該基礎長度L。當在界定電路單元的布局輪廓時，本發明就可依據這些網格線來使電路單元的布局高度相當於基礎長度L的非整數倍。在圖3的實施例中，本發明就是使電路單元CL1的布局輪廓OL1在下沿對齊網格線(像是網格線g7)而上沿偏移於另一網格線(譬如說是g0)，此偏移可以小於基礎長度L(優選為L/2)。如此一來，本發明電路單元CL1的布局高度H1即相當於基礎長度L的非整數倍(在優選實施例中，則為L/2的奇數倍)。
界定出電路單元CL1的布局輪廓OL1與布局高度H1後，就可在此布局輪廓中安排各種對應的半導體構造布局，像是半導體構造S1、S2等。舉例來說，若電路單元CL1為邏輯門或觸發器，就要以各種半導體構造(像是各種活性區與接點)形成一個或多個p型與n型金屬氧化物半導體電晶體，再安排以對應的導通孔層與繞線金屬層將這些金屬氧化物半導體電晶體連接起來，就能組織出電路單元所應具備的電路功能。在設計金屬繞線時，也可依據繞線軌跡方格中的各網格線來安排各繞線的路徑，確保這些繞線可遵循工藝的設計規範。
另外，為了要將偏壓電力傳輸至電路單元CL1，電路單元CL1中也可設置對應的電源繞線PL1a與PL1b。舉例來說，這些電源繞線PL1a、PL1b可分布於布局輪廓的上沿與下沿，可分別用來連接正偏壓與地端電壓等偏壓電源。等效上來說，電源繞線PL1a、PL1b間的距離也就是電路單元CL1的高度H1。
界定出電路單元CL1的布局輪廓OL1與其內各種半導體構造的布局後，等效上也就定義了電路單元CL1的基底範圍與各種半導體構造，並可實際以預設的工藝製造出這樣的電路單元。
由於本發明電路單元高度為基礎長度L(譬如說是繞線軌跡)的非整數倍，故本發明可有效縮減各電路單元的布局面積。舉例來說，一般已知電路單元的高度為7倍繞線軌跡；相較之下，本發明所建立出來的電路單元高度可為6.5倍繞線軌跡，如此便可縮減約7％的布局面積(在電路單元寬度相同的情形下)。
利用相同的原理，本發明就可設計出各種不同功能的電路單元，各電路單元的高度均為繞線軌跡的非整數倍。如圖3所示，本發明可依據相同的精神建立另一電路單元CL2，並使其布局輪廓OL2的下沿對齊網格線g7，上沿則偏移網格線g0，讓布局輪廓OL2的高度H2同樣也是基礎長度L的非整數倍(譬如說是L/2的奇數倍)。同樣地，電路單元CL2中也可在上下沿分別設置電源繞線PL2a/PL2b。如圖3所示意的，電路單元CL1、CL2的上下沿與各電源繞線PL1a/PL2a與PL1b/PL2b可以是對齊的(但電路單元CL1、CL2的寬度W1、W2可以是相異的)，使電路單元CL1、CL2可並排使用，讓電源繞線PL1a/PL2a與PL1b/PL2b能相互連接。
依據本發明的精神來設計出各種具有非整數繞線軌跡高度的電路單元，就能形成一個電路單元資料庫，作為集成電路的設計資源。由於本發明電路單元資料庫中的各個電路單元的高度皆為繞線軌跡的非整數倍以有效縮減電路單元布局面積，故以本發明電路單元資料庫為設計資源所架構出來的集成電路也就能具有較高的集成度。
延續圖3的實施例，請參考圖4。圖4示意的是本發明在電路單元中建立電源繞線(也可稱為follow pin)的一種實施例。在此實施例中，由於本發明在電路單元CL1的上沿有相對於網格線g0的偏移，故可利用比較寬的金屬層布局來作為上沿的電源繞線PL1a，而網格線g2上仍然可在同一金屬層上正常地安排一般的信號繞線。若電源繞線PL1a需對齊網格線g1分布而又要在網格線g2上安排同一金屬層的其它繞線，那麼電源繞線PL1a的寬度Wa就會受限，因為太寬的電源繞線會違反設計規範。相較之下，由於本發明的上沿偏移網格線，此偏移量就會形成額外的空間；在沿上沿分布電源繞線PL1a時就可以容許較寬的電源繞線而不妨礙同金屬層的其它繞線。較寬的電源繞線可減少偏壓電力傳輸路徑上的不良寄生效應(像是寄生電阻)。另一方面，本發明電路單元在沿下沿分布另一電源繞線PL1b時可用另一金屬層(也就是和電源繞線PL1a不同的金屬層)來形成此電源繞線PL1b。當然，本發明電路單元的電源繞線分布不受限於上述實施例。
請參考圖5。圖5示意的是本發明另一實施例的示意圖。在此實施例中，本發明同樣是依據電路單元所預定使用的工藝決定基礎長度L(譬如說，基礎長度L可等於繞線軌跡)，再根據此基礎長度L以等間距的各網格線g0、g1...gN來建立虛擬的等間距繞線軌跡方格G。不過，在圖5的實施例中，本發明電路單元CL3是以上沿對齊網格線而於下沿偏移網格線，同樣能使電路單元CL3的整體布局高度H3為基礎長度L的非整數倍。在優選實施例中，此偏移可等於L/2，也就是使高度H3為L/2的奇數倍。電路單元CL3的上沿與下沿也可設置電源繞線PL3a及PL3b。
依據相同的原理，本發明也可建立多種不同功能的電路單元，像是圖5中的另一電路單元CL4，此電路單元CL4的上下沿可以對齊電路單元CL3的上下沿，而電路單元CL4的電源繞線PL4a、PL4b也可與電路單元CL3的電源繞線PL3a、PL3b分別對齊，以便整合運用。集合各種不同功能的電路單元，也就能建立出一個具有非整數倍繞線軌跡的電路單元資料庫。另外，本發明於圖3、圖5中的各電路單元也可整合一併使用；譬如說，可將電路單元CL3的布局沿水平鏡射翻轉，就可和電路單元CL1、CL2水平地並排連接(也就是使電源繞線PL3b/PL3a分別連接於PL1a/PL1b或PL2a/PL2b)。除了上述的水平連接方式外，也可用垂直連接方式來合併使用；譬如說，電路單元PL3的上沿可以重合連接至電路單元PL1的下沿。
總結來說，本發明技術使電路單元的高度為工藝基礎長度(譬如說是繞線軌跡)的非整數倍。相較於已知的電路單元設計技術，本發明可縮減電路單元的布局面積，有助於集成電路整體集成度的提升。
綜上所述，雖然本發明已以優選實施例公開如上，但是其並非用以限定本發明，任何本領域技術人員，在不脫離本發明的精神和範圍內，當可作各種變化與修改，因此本發明的保護範圍當視後附的權利要求所界定的為準。
權利要求
1.一種建立電路單元的方法，其包含根據該電路單元所預定使用的工藝決定基礎長度L；在建立該電路單元時，使該電路單元的布局高度為該基礎長度L的非整數倍。
2.如權利要求1所述的方法，其中，當使該電路單元的布局高度為該基礎長度的非整數倍時，使該電路單元的布局高度為L/2的奇數倍。
3.如權利要求1項所述的方法，其中，當在根據該工藝決定該基礎長度L時，根據該工藝的設計規範中的繞線間隔距離來決定該基礎長度L。
4.如權利要求1所述的方法，其中，該電路單元具有至少兩個用來傳輸偏壓電力的電源繞線，而該電路單元的布局高度為該兩電源繞線間的距離。
5.一種建立電路單元資料庫的方法，其包含根據該電路單元資料庫所預定使用的工藝決定基礎長度L；在建立該電路單元資料庫中的各個電路單元時，使各該電路單元的布局高度為該基礎長度L的非整數倍。
6.如權利要求5所述的方法，其中，當在根據該工藝決定該基礎長度L時，根據該工藝的設計規範中的繞線間隔距離來決定該基礎長度L。
7.如權利要求5所述的方法，其中，各該電路單元具有至少兩個用來傳輸偏壓電力的電源繞線，而各該電路單元的布局高度為該兩電源繞線間的距離。
8.如權利要求5所述的方法，其中，不同電路單元間的電源繞線相互對齊。
9.一種電路單元，其包含多個半導體構造；預設的基底範圍，其可涵蓋該多個半導體構造；而該基底範圍的高度為基礎長度L的非整數倍。
10.如權利要求9所述的電路單元，其中該基礎長度相當於該電路單元工藝的設計規範中的繞線間隔距離。
全文摘要
本發明提供一種可提高集成電路集成程度的電路單元或電路單元資料庫與相關技術及方法。在實施例中，本發明使電路單元的高度為繞線軌跡的非整數倍，並據此建立電路單元資料庫，故本發明電路單元所佔用的布局面積即可有效縮小；在集成電路中採用本發明的電路單元，即可增進集成電路的整體集成度。
文檔編號H01L21/70GK101013450SQ200710008020
公開日2007年8月8日 申請日期2007年2月5日 優先權日2007年2月5日
發明者吳政晃, 陳省華, 魏盟哲 申請人:智原科技股份有限公司