記憶體封裝方法及其裝置的製作方法

2023-05-16 07:02:11 3

專利名稱：記憶體封裝方法及其裝置的製作方法
技術領域：
本發明是關於一種記憶體封裝方法及其裝置，特別是關於一種堆疊式封裝的記憶體裝置。
然而，以堆疊方式形成一個較大容量的記憶體，亦會有需克服的地方。由於標準256Mb的DDR記憶體晶片，並不是與標準512Mb DDR記憶體晶片完全匹配的，可參考下列表一。
表一


由上述表一可以得知，同樣為四輸入/輸出結構(4I/Oconfiguration)的256Mb記憶體晶片及512Mb記憶體晶片，唯一不同在於512Mb記憶體晶片多了一個Ay12這個接腳，就是說256Mb記憶體Y(行)位址範圍為Ay0～Ay11，而512Mb記憶體Y(行)位址範圍為Ay0～Ay12，故256Mb記憶體沒有位址Ay12的控制信號。
如

圖1中所示，C1為一個標準型包裝的512Mb的DDR(Double DataRate)記憶體晶片，而C2為一個傳統堆疊式包裝的512Mb的DDR記憶體顆粒。由於256Mb記憶體沒有位址Ay12的控制信號，所以需要將傳統堆疊式包裝的512Mb記憶體顆粒中，/CS0及/CS1這兩隻接腳搭配使用來決定內部兩個256Mb記憶體晶片的動作。因此，傳統堆疊式包裝的512Mb記憶體顆粒，與單一晶片的512Mb記憶體顆粒並非完全相容。
根據本發明之一目的，是提供一種記憶體的封裝方法用以將一第一、第二記憶體晶片，封裝成一堆疊式包裝的記憶體晶片，其中上述第一、第二半導體晶片具有相同功能的定義腳位，上述方法包括首先，提供分別具有一第一、第二堆疊功能電路於上述第一、第二記憶體晶片中，其中上述第一、第二堆疊功能電路各含有一選擇端以及一啟動端。接著，上述第一及第二記憶體晶片的接合電極，分別電性連接至一基材的相同定義電極上，並且電性連接上述第一堆疊功能電路的上述選擇端至一第一電壓準位，且電性連接上述第二堆疊功能電路的上述選擇端至一第二電壓準位。然後，電性連接上述第一、第二堆疊功能電路的啟動端至一電源供應電位。
根據上述另一目的，本發明形成堆疊式記憶體，至少包含一第一記憶體晶片；一第二記憶體晶片，耦接至上述第一記憶體晶片；以及一第一堆疊功能電路及一第二堆疊功能電路，分別設置於上述第一及第二記憶體晶片中，且個別地具有一選擇端，上述第一堆疊功能電路的選擇端連接至一高位準電壓，且上述第二堆疊功能電路的選擇端連接至一低位準電壓；其中，上述第一及第二堆疊功能電路，於一控制信號為高位準時，使上述第一記憶體晶片執行存取動作；而於上述控制信號為低位準時，使上述第二記憶體晶片執行存取動作。
透過本發明的記憶體的封裝方法，可以將兩個記憶體晶片，封裝成一個雙倍容量的記憶體晶片，而且與雙倍容量的標準包裝記憶體晶片完全相容，不論是腳位或是外部電路的信號都相容，因而減少後段主測試製程的差異，並因而提高產能。
圖2為本發明的堆疊式記憶體的示意圖；圖3為本發明的堆疊式記憶體的另一示意圖。
圖號說明C1-標準包裝的512Mb記憶體顆粒；C2-傳統堆疊式式包裝512Mb記憶體顆粒；101-本發明的堆疊式記憶體；Cp1-第一記憶體晶片；Cp2-第二記憶體晶片；Cc1-第一堆疊功能電路；Cc2-第二堆疊功能電路；C1CAS、C2CAS-啟動端；C1SFE、C2SFE-選擇端；1～66-引線；110～120-導線；ax0～ax12-列位址信號；ay0～ay12-行位址信號；T1-基材。
本發明的上述記憶體封裝方法，包括首先，分別提供一第一、第二堆疊功能電路Cc1、Cc2於上述第一、第二記憶體晶片中，其中上述第一堆疊功能電路Cc1，含有一選擇(column address selection)端C1SFE，以及一啟動(stack function enable)端C1CAS，且上述第一堆疊功能電路Cc2各含有一選擇端C2SFE以及一啟動端C2CAS。
由於標準256Mb DDR記憶體，並沒有和標準512Mb DDR記憶體一樣，可以根據AY12腳位上的控制信號，來決定是否存取那一晶片的功能，於是本發明在上述第一及第二記憶體晶片Cp1、Cp2中，以內建(design in)的方式各加入一個堆疊功能電路Cc1、Cc2，以根據上述AY12腳位上的控制信號，決定那一記憶體晶片來作存取。
而且上述堆疊功能電路Cc1、Cc2中，若上述啟動端C1CAS、C2CAS連接至一電源供應電位時，即可啟動上述第一、第二記憶體晶片Cp1、Cp2的堆疊功能，就是說，上述第一及第二記憶體晶片Cp1、Cp2堆疊成具有原本第一記憶體晶片Cp1的雙倍容量的一個記憶體晶片。並且上述第一、第二記憶體晶片Cp1、Cp2的啟動端C1CAS、C2CAS，若是不連接至一個電源供應電位時，則與一個標準256Mb DDR記憶體完全相同。
接著，以打線接合(bonding wire)的方式將上述第一及第二記憶體晶片Cp1、Cp2中相同定義的接合墊，連接至基材T1，例如一導線架(leadframe)或印刷電路板(printed circuit board)上，以形成一個球形閘陣列(Ball Grid Array)包裝或一薄型小尺寸封裝(Thin Small OutlinePackage)。舉例來說，上述第一、第二記憶體晶片Cp1、Cp2的A0接合墊，就打線接合至用以接收外部電路的A0信號的一引線(lead)29上，其他接合墊則打線接合至上述導線架上對應的引線1～66上。
然後，打線接合上述第一、第二堆疊功能電路Cc1、Cc2的啟動端C1CAS、C2CAS至一電源供應電位，以啟動上述第一、第二堆疊功能電路Cc1、Cc2。並且打線接合上述第一堆疊功能電路Cc1的上述選擇端C1SFE至一第一電壓準位，且打線接合上述第二堆疊功能電路Cc2的上述選擇端C2SFE至一第二電壓準位，使得上述第一記憶體晶片Cp1於AY12腳位上的上述控制信號，為上述第一電壓位準時，執行外部電路的存取動作，而上述第二記憶體晶片Cp2於上述AY12腳位上的上述控制信號，為上述第二電壓位準時，執行外部電路的存取動作。本例中，上述第一、第二記憶體晶片Cp1、Cp2為256Mb DDR記憶體，故此時，由兩個256Mb DDR記憶體堆疊而成的一512MbDDR記憶體就形成了，且與圖1中標準包裝的512Mb DDR記憶體C1完全地相容。
以上述第一、第二記憶體晶片Cp1、Cp2為256Mb DDR記憶體來說明本發明的堆疊式記憶體的動作，請參考圖3，當一個外部電路(未示於圖中)執行一個寫入的指令時，上述第一、第二記憶體晶片Cp1、Cp2同時會被啟動，即兩個64MB的區間(item)被啟動，並且依據位址解碼器所解碼出來的列位址信號ax0-ax12及行位址信號ay0-ay12來寫入資料，若當中解出來的列位址信號ay12為一高邏輯位準時，則將上述資料寫入上述第一記憶體晶片Cp1中，定址為上述列位址ax0-ax12及行位址ay0-ay11的記憶胞中，同時，上述第二堆疊功能電路Cc2會阻擋上述資料，寫入上述第二記憶體晶片Cp2中定址為上述列位址ax0-ax12及行位址ay0-ay11的記憶胞。
反過來說，若當中解出來的上述行位址信號ay12為一低邏輯位準時，則將上述資料寫入上述第二記憶體晶片Cp2中，定址為上述列位址ax0-ax12及行位址ay0-ay11的記憶胞中，同時，上述第一堆疊功能電路Cc1會阻擋上述資料，寫入上述第一記憶體晶片Cp1中定址為上述列位址ax0-ax12及行位址ay0-ay11的記憶胞。
如圖2中所示，本發明形成堆疊式記憶體101，至少包含一第一記憶體晶片Cp1、一第二記憶體晶片Cp2以及一第一堆疊功能電路Cc1及一第二堆疊功能電路Cc2。其中上述第一及第二記憶體晶片Cp1、Cp2舉例來說，可為一256Mb DDR記憶體，且以對相同定義的接合墊(pin to pin)，施以打線接合(bonding wire)至一導線架(lead frame)或印刷電路板(printed circuit board)上，以形成一個球形閘陣列(Ball Grid Array)包裝或一薄型小尺寸封裝(Thin Small Outline Package)。
另外，上述第一堆疊功能電路Cc1及第二堆疊功能電路Cc2分別設置於上述第一及第二記憶體晶片Cp1、Cp2中，且個別地具有一選擇端C1SFE、C2SFE，上述第一堆疊功能電路的選擇端C1SFE連接至一高位準電壓，且上述第二堆疊功能電路的選擇端C2SFE連接至一低位準電壓。
其中，上述第一堆疊功能電路Cc1及第二堆疊功能電路Cc2，用以於一控制信號為高位準時，使上述第一記憶體晶片Cp1執行存取動作；而於上述控制信號為低位準時，使上述第二記憶體晶片Cp2執行存取動作。舉例來說，上述控制信號為一外部位址解碼器所解碼出來的行位址信號ay0-ay12中的一個，例如ay12，若上述列位址信號ay12為一高邏輯位準時，則將外部輸入的資料ax0-ax12及行位址ay0-ay11的記憶胞中，同時，上述第二堆疊功能電路Cc2會阻擋上述外部輸入的資料，寫入上述第二記憶體晶片Cp2中，定址為上述列位址ax0-ax12及行依址ay0-ay11的記憶胞。反過來說，若上述列位址信號ay12為一低邏輯位準時，則將外部輸入的資料，寫入上述第二記憶體晶片Cp2中，定址為上述列位址ax0-ax12及行位址ay0-ay11的記憶胞中，同時，上述第一堆疊功能電路Cc1會阻擋上述外部輸入的資料，寫入上述第二記憶體晶片Cp1中，定址為上述列位址ax0-ax12及行位址ay0-ay11的記憶胞。於讀取動作時，亦是與寫入動作相同原理，故不再累述。
透過本發明的記憶體的封裝方法，可以將兩個記憶體晶片，封裝成一個雙倍容量的記憶體晶片，而且與雙倍容量的標準包裝記憶體晶片完全相容，不論是腳位或是外部電路的信號都相容，因而減少後段主測試製程的差異，並因而提高產能。
以上所述僅為本發明的較佳實施例而已，並非用以限定本發明的申請專利範圍；凡其它未脫離本發明所揭示的精神下所完成的等效改變或修飾，均應包含在所述的權利要求範圍內。
權利要求
1.一種記憶體的封裝方法，用以將一第一、第二記憶體晶片，封裝成一堆疊式封裝的記憶體晶片，其中上述第一、第二記憶體晶片具有相同定義的接合電極，上述方法包括分別提供一第一、第二堆疊功能電路於上述第一、第二記憶體晶片中，其中上述第一、第二堆疊功能電路各含有一選擇端以及一啟動端；上述第一及第二記憶體晶片的接合電極，分別電性連接至一基材的相同定義電極上，並且電性連接上述第一堆疊功能電路的上述選擇端至一第一電壓準位，且電性連接上述第二堆疊功能電路的上述選擇端至一第二電壓準位；以及電性連接上述第一、第二堆疊功能電路的啟動端至一電源供應電位。
2.根據權利要求1所述的記憶體的封裝方法，其特徵在於上述基材為一導線架，具有與上述第一及第二記憶體晶片的相同定義電極。
3.根據權利要求1所述的記憶體的封裝方法，其特徵在於上述基材為一印刷電路板，具有與上述第一及第二記憶體晶片的相同定義電極。
4.根據權利要求1所述的記憶體的封裝方法，其特徵在於上述電性連接為一打線接合(bonding wire)方式連接。
5.根據權利要求1所述的記憶體的封裝方法，其特徵在於上述第一及第二記憶體晶片為256Mb容量的記憶體晶片(chip)。
6.一種堆疊式記憶體，至少包含一第一記憶體晶片；一第二記憶體晶片，電性連接至上述第一記憶體晶片；以及一第一堆疊功能電路及一第二堆疊功能電路，分別設置於上述第一及第二記憶體晶片中，且個別地具有一選擇端，上述第一堆疊功能電路的選擇端電性連接至一高位電壓，且上述第二堆疊功能電路的選擇端電性連接至一低位準電壓；其中，上述第一及第二堆疊功能電路，於一控制信號為一第一位準時，使上述第一記憶體晶片執行存取動作；而於上述控制信號為一第二位準時，使上述第二記憶體晶片執行存取動作。
7.根據權利要求6所述的堆疊式記憶體，其特徵在於上述第一及第二堆疊功能電路，個別地具有一堆疊啟動端連接至一電源供應電壓。
8.根據權利要求6所述的堆疊式記憶體，其特徵在於上述高位準電壓為上述電源供應電壓。
9.根據權利要求6所述的堆疊式記憶體，其特徵在於上述低位準電壓為一接地電壓。
10.根據權利要求6所述的堆疊式記憶體，其特徵在於上述第一及第二記憶體晶片為256Mb容量的記憶體晶片(chip)。
11.根據權利要求6所述的堆疊式記憶體，其特徵在於上述電性連接為一打線接合(bonding wire)方式連接。
全文摘要
一種記憶體的封裝方法，用以將一第一、第二記憶體晶片，封裝成一堆疊式封裝的記憶體晶片，其中上述第一、第二半導體晶片具有相同定義的接合電極，上述方法包括提供分別具有一第一、第二堆疊功能電路於上述第一、第二記憶體晶片中，其中上述第一、第二堆疊功能電路各含有一選擇端以及一啟動端；上述第一及第二記憶體晶片的接合電極，分別電性連接至一基材的相同定義電極上，並且電性連接上述第一堆疊功能電路的上述選擇端至一第一電壓準位，且電性連接上述第二堆疊功能電路的上述選擇端至一第二電壓準位；以及電性連接上述第一、第二堆疊功能電路的啟動端至一電源供應電位。
文檔編號H01L21/70GK1449003SQ02108450
公開日2003年10月15日 申請日期2002年3月29日 優先權日2002年3月29日
發明者楊吳德 申請人:南亞科技股份有限公司