使用感測電路執行邏輯操作的製作方法
2023-05-31 17:03:21 3
本發明一般來說涉及半導體存儲器及方法，且更特定來說涉及與使用感測電路執行邏輯操作有關的設備及方法。
背景技術：
：存儲器裝置通常經提供為計算機或其它電子系統中的內部半導體集成電路。存在包含易失性及非易失性存儲器的許多不同類型的存儲器。易失性存儲器可需要電力來維持其數據(例如，主機數據、錯誤數據等)且包含隨機存取存儲器(RAM)、動態隨機存取存儲器(DRAM)、靜態隨機存取存儲器(SRAM)、同步動態隨機存取存儲器(SDRAM)及晶閘管隨機存取存儲器(TRAM)以及其它。非易失性存儲器可通過在未被供電時保持所存儲數據而提供持久數據且可包含NAND快閃記憶體、NOR快閃記憶體及電阻可變存儲器，例如相變隨機存取存儲器(PCRAM)、電阻式隨機存取存儲器(RRAM)及磁阻式隨機存取存儲器(MRAM)，例如自旋力矩轉移隨機存取存儲器(STTRAM)以及其它。電子系統通常包含可檢索及執行指令且將所執行指令的結果存儲到適合位置的若干個處理資源(例如，一或多個處理器)。處理器可包括(舉例來說)可用於通過對數據(例如，一或多個操作數)執行例如AND、OR、NOT、NAND、NOR及XOR邏輯操作及反轉(例如，求反)邏輯操作而執行指令的若干個功能單元，例如算術邏輯單元(ALU)電路、浮動點單元(FPU)電路及/或組合邏輯塊。舉例來說，功能單元電路(FUC)可用於經由若干個邏輯操作對操作數執行例如加法、減法、乘法及/或除法的算數操作。在將指令提供到FUC以用於執行時可涉及電子系統中的若干個組件。可(例如)由例如控制器及/或主機處理器等處理資源產生所述指令。數據(例如，將對其執行指令的操作數)可存儲於可由FUC存取的存儲器陣列中。可從存儲器陣列檢索指令及/或數據且在FUC開始對數據執行指令之前對指令及/或數據進行定序及/或緩衝。此外，由於可通過FUC在一或多個時鐘循環中執行不同類型的操作，因此還可對指令及/或數據的中間結果進行定序及/或緩衝。在許多情況中，處理資源(例如，處理器及/或相關聯的FUC)可在存儲器陣列外部，且可經由處理資源與存儲器陣列之間的總線存取數據以執行指令集。可改善存儲器內處理器(PIM)裝置的處理性能，其中可在存儲器內部及/或附近(例如，直接在與存儲器陣列相同的晶片上)實施處理器，此可節省處理時間及電力。然而，此些PIM裝置可具有各種缺點，例如晶片大小被增加。此外，此些PIM裝置仍可消耗與執行邏輯操作(例如，計算函數)相關聯的不合意的電力量。附圖說明圖1是根據本發明的若干個實施例的呈包含存儲器裝置的計算系統的形式的設備的框圖。圖2是圖解說明根據本發明的若干個實施例的感測電路的一部分的示意圖。圖3是圖解說明根據本發明的若干個實施例的感測電路的示意圖。圖4圖解說明根據本發明的若干個實施例的與使用感測電路執行若干個邏輯操作相關聯的時序圖。圖5圖解說明根據本發明的若干個實施例的與使用感測電路執行若干個邏輯操作相關聯的時序圖。圖6是圖解說明根據本發明的若干個實施例的感測電路的示意圖。圖7是圖解說明根據本發明的若干個實施例的感測電路的示意圖。圖8是圖解說明根據本發明的若干個實施例的感測電路的示意圖。圖9圖解說明根據本發明的若干個實施例的與使用感測電路執行若干個邏輯操作相關聯的時序圖。圖10圖解說明根據本發明的若干個實施例的與使用感測電路執行若干個邏輯操作相關聯的時序圖。圖11圖解說明根據本發明的若干個實施例的與使用感測電路執行若干個邏輯操作相關聯的時序圖。圖12圖解說明根據本發明的若干個實施例的與使用感測電路執行若干個邏輯操作相關聯的時序圖。圖13是圖解說明根據本發明的若干個實施例的感測電路的示意圖。圖14是圖解說明根據本發明的若干個實施例的感測電路的一部分的示意圖。圖15是圖解說明根據本發明的若干個實施例的感測電路的示意圖。圖16是圖解說明根據本發明的若干個實施例的感測電路的一部分的示意圖。圖17圖解說明根據本發明的若干個實施例的與使用感測電路執行若干個邏輯操作相關聯的時序圖。圖18圖解說明根據本發明的若干個實施例的與使用感測電路執行若干個邏輯操作相關聯的時序圖。具體實施方式本發明包含與使用感測電路執行邏輯操作有關的設備及方法。實例性設備包括存儲器單元陣列及經由感測線耦合到所述存儲器單元陣列的感測電路。所述感測電路經配置以將所述感測線上對應於第一邏輯數據值的電壓感測為與邏輯函數的第二操作數相關聯的電壓，所述第一邏輯數據值部分地由讀取所述存儲器單元陣列的與所述邏輯函數的第一操作數相關聯的第一存儲器單元產生。與例如先前PIM系統及具有外部處理器(例如，位於存儲器陣列外部(例如在單獨集成電路晶片上)的處理資源)的系統等的先前系統相比，本發明的若干個實施例可提供與執行計算函數相關聯的經改善平行性及/或經減少電力消耗。例如，若干個實施例可實現在不經由總線(例如，數據總線、地址總線、控制總線)將數據傳送出存儲器陣列及感測電路的情況下執行充分完整的計算函數，例如整數加法、減法、乘法、除法及CAM(內容可尋址存儲器)函數。此些計算函數可涉及執行若干個邏輯操作(例如，例如AND、OR、NOT、NOR、NAND、XOR等的邏輯函數)。然而，實施例並不限於這些實例。例如，執行邏輯操作可包含執行若干個非布爾邏輯操作，例如複製、比較、抵消等。在先前方法中，可將數據從陣列及感測電路傳送(例如，經由包括輸入/輸出(I/O)線的總線)到例如處理器、微處理器及/或計算引擎等的處理資源，所述處理資源可包括ALU電路及/或經配置以執行適當邏輯操作的其它功能單元電路。然而，將數據從存儲器陣列及感測電路傳送到此類處理資源可涉及顯著電力消耗。即使處理資源位於與存儲器陣列相同的晶片上，在將數據從陣列移出到計算電路時也可消耗顯著電力，將數據從陣列移出到計算電路可涉及執行感測線(其可在本文中稱為數字線或數據線)地址存取(例如，激發行解碼信號)以便將數據從感測線傳送到I/O線(局部I/O線)上，從而將數據移動到陣列外圍並將數據提供到計算函數。此外，處理資源(例如，計算引擎)的電路可不符合與存儲器陣列相關聯的間距規則。舉例來說，存儲器陣列的單元可具有4F2或6F2單元大小，其中「F」是對應於單元的特徵大小。如此，與先前PIM系統的ALU電路相關聯的裝置(例如，邏輯門)可能不能夠按與存儲器單元相同的間距形成，此可例如影響晶片大小及/或存儲器密度。本發明的若干個實施例包含按與陣列的存儲器單元相同的間距形成且能夠執行例如下文所描述的那些計算函數的計算函數的感測電路。在本發明的以下詳細說明中，參考形成本文一部分且其中以圖解說明方式展示可如何實踐本發明的一或多個實施例的附圖。充分詳細地描述這些實施例以使所屬領域的一般技術人員能夠實踐本發明的實施例，且應理解，可利用其它實施例且可做出過程、電及/或結構改變，而不背離本發明的範圍。如本文中所使用，特定來說關於圖式中的參考編號，標識符「N」指示可包含如此指定的若干個特定特徵。如本文中所使用，「若干個」特定事物可指代此類事物中的一或多者(例如，若干個存儲器陣列可指代一或多個存儲器陣列)。本文中的圖遵循其中第一個數字或前幾個數字對應於圖式的圖編號且剩餘數字識別圖式中的元件或組件的編號慣例。不同圖之間的類似元件或組件可通過使用類似數字來識別。舉例來說，在圖2中206可指代元件「06」，且在圖6中類似元件可指代為606。如將了解，可添加、更換及/或消除本文中的各種實施例中所展示的元件以便提供本發明的若干個額外實施例。另外，如將了解，圖中所提供的元件的比例及相對標度意欲圖解說明本發明的某些實施例且不應視為具限制性意義。圖1是根據本發明的若干個實施例的呈包含存儲器裝置120的計算系統100的形式的設備的框圖。如本文中所使用，還可將存儲器裝置120、存儲器陣列130及/或感測電路150單獨地視為「設備」。系統100包含耦合(例如，連接)到包含存儲器陣列130的存儲器裝置120的主機110。主機110可為主機系統，例如個人膝上型計算機、桌上型計算機、數位相機、智慧型電話或存儲器讀卡器以及各種其它類型的主機。主機110可包含系統母板及/或底板且可包含若干個處理資源(例如，一或多個處理器、微處理器或某一其它類型的控制電路)。系統100可包含單獨集成電路，或主機110及存儲器裝置120兩者可在相同集成電路上。系統100可為(例如)伺服器系統及/或高性能計算(HPC)系統及/或其一部分。儘管圖1中所展示的實例圖解說明具有範紐曼型架構的系統，但可以非範紐曼型架構(例如，杜林機)實施本發明的實施例，非範紐曼型架構可不包含通常與範紐曼型架構相關聯的一或多個組件(例如，CPU、ALU等)。為了清晰起見，系統100已經簡化以集中於與本發明具有特定相關性的特徵。存儲器陣列130可為(例如)DRAM陣列、SRAM陣列、STTRAM陣列、PCRAM陣列、TRAM陣列、RRAM陣列、NAND快閃陣列及/或NOR快閃陣列。陣列130可包括布置成由存取線(其可在本文中稱為字線或選擇線)耦合的行及由感測線耦合的列的存儲器單元。儘管圖1中展示單個陣列130，但實施例並不如此受限制。例如，存儲器裝置120可包含若干個陣列130(例如，若干個DRAM單元庫)。與圖2相關聯地來描述實例性DRAM陣列。存儲器裝置120包含地址電路142以鎖存通過I/O電路144經由I/O總線156(例如，數據總線)提供的地址信號。由行解碼器146及列解碼器152接收並解碼地址信號以存取存儲器陣列130。可通過使用感測電路150在數據線上感測電壓及/或電流改變而從存儲器陣列130讀取數據。感測電路150可從存儲器陣列130讀取且鎖存一頁(例如，行)數據。I/O電路144可用於經由I/O總線156與主機110進行雙向數據通信。寫入電路148用於將數據寫入到存儲器陣列130。控制電路140解碼通過控制總線154從主機110提供的信號。這些信號可包含用於控制對存儲器陣列130執行的操作(包含數據讀取、數據寫入及數據抹除操作)的晶片啟用信號、寫入啟用信號及地址鎖存信號。在各種實施例中，控制電路140負責執行來自主機110的指令。控制電路140可為狀態機、定序器或某一其它類型的控制器。控制器140可包含可控制與執行數據移位相關聯地提供到(例如)移位電路的信號的移位控制器170，如本文中進一步描述。舉例來說，移位控制器170可控制在陣列中使數據(例如，向右或向左)移位。下文進一步描述感測電路150的實例。例如，在若干個實施例中，感測電路150可包括若干個感測放大器(例如，圖2中所展示的感測放大器206或圖7中所展示的感測放大器706)及若干個計算組件(例如，圖2中所展示的計算組件231-1)，所述若干個計算組件可用作且在本文中稱為累加器且可用於執行邏輯操作(例如，對與互補數據線相關聯的數據)。在若干個實施例中，感測電路(例如，150)可用於使用存儲於陣列130中的數據作為輸入來執行邏輯操作且在不經由感測線地址存取傳送數據的情況下(例如，在不激發列解碼信號的情況下)將邏輯操作的結果往回存儲到陣列130。如此，各種計算函數可使用感測電路150且在感測電路150內執行，而非由在感測電路外部的處理資源(例如，由與主機110相關聯的處理器及/或位於裝置120上(例如，控制電路140上或別處)的其它處理電路，例如ALU電路)執行(或與所述處理資源相關聯地被執行)。在各種先前方法中，與操作數相關聯的數據(例如)將經由感測電路從存儲器經讀取且經由I/O線(例如，經由局部I/O線及/或全局I/O線)提供到外部ALU電路。外部ALU電路可包含若干個寄存器且將使用操作數執行計算函數，且經由I/O線將結果往回傳送到陣列。相比之下，在本發明的若干個實施例中，感測電路(例如，150)經配置以對存儲於存儲器(例如，陣列130)中的數據執行邏輯操作且在不啟用耦合到感測電路(其可按與陣列的存儲器單元相同的間距形成)的I/O線(例如，局部I/O線)的情況下將結果往回存儲到存儲器。啟用I/O線可包含啟用(例如，接通)具有耦合到解碼信號(例如，列解碼信號)的柵極及耦合到I/O線的源極/漏極的電晶體。實施例並不如此受限制。例如，在若干個實施例中，感測電路(例如，150)可用於在不啟用陣列的列解碼線的情況下執行邏輯操作；然而，可啟用局部I/O線以便將結果傳送到除往回到陣列以外的適合位置(例如，傳送到外部寄存器)。如此，在若干個實施例中，不需要在陣列130及感測電路150外部的電路執行計算函數，因為感測電路150可執行適當邏輯操作以在不使用外部處理資源的情況下執行此些計算函數。因此，感測電路150可用於至少在某種程度上補充及/或替換此外部處理資源(或至少此外部處理資源的帶寬)。然而，在若干個實施例中，除由外部處理資源(例如，主機110)執行的邏輯操作之外，感測電路150也可用於執行邏輯操作(例如，以執行指令)。例如，主機110及/或感測電路150可限於僅執行某些邏輯操作及/或某一數目個邏輯操作。圖2是圖解說明根據本發明的若干個實施例的感測電路的一部分的示意圖。在此實例中，感測電路的所述部分包括感測放大器206。在若干個實施例中，針對陣列(例如，陣列130)中的每一存儲器單元列提供一個感測放大器206(例如，「感測放大器」)。例如，感測放大器206可為DRAM陣列的感測放大器。在此實例中，感測放大器206耦合到一對互補數據線205-1(D)及205-2(D_)。如此，感測放大器206可通過數據線205-1(D)及205-2(D_)耦合到相應列中的所有存儲器單元。感測放大器206可包含平衡電路214及鎖存器215(例如，例如交叉耦合的鎖存器等靜態鎖存器)。鎖存器215可包含一對交叉耦合的n溝道電晶體(例如，NMOS電晶體)227-1及227-2，其相應源極通過匯集電晶體(sinktransistor)213選擇性地耦合到參考電壓(例如，接地)。匯集電晶體213的柵極可耦合到提供控制信號(例如，RNL)的控制信號線228。匯集電晶體213可為p溝道電晶體，所述p溝道電晶體通過控制信號線228上的控制信號變低而經啟用以導通。交叉耦合的n溝道電晶體227-1可具有直接耦合到第一鎖存器節點217-1(S1)的漏極，且交叉耦合的n溝道電晶體227-2可具有直接耦合到第二鎖存器節點217-2(S2)的漏極。第一鎖存器節點217-1(S1)耦合到數據線205-1(D)，且第二鎖存器節點217-2(S2)耦合到數據線205-2(D_)。鎖存器215也可包含一對交叉耦合的p溝道電晶體(例如，PMOS電晶體)229-1及229-2，其相應源極通過源極電晶體211選擇性地耦合到供應電壓(例如，VCC)。源極電晶體211的柵極可耦合到提供控制信號(例如，ACT)的控制信號線290。如圖2中所展示，源極電晶體211可為p溝道電晶體，所述p溝道電晶體通過控制信號線290上的控制信號變低而經啟用以導通。交叉耦合的p溝道電晶體229-1可具有直接耦合到第一鎖存器節點217-1(S1)的漏極，且交叉耦合的p溝道電晶體229-2可具有直接耦合到第二鎖存器節點217-2(S2)的漏極。交叉耦合的n溝道電晶體227-1的柵極及交叉耦合的p溝道電晶體229-1的柵極耦合到第二鎖存器節點217-2(S2)。交叉耦合的n溝道電晶體227-2的柵極及交叉耦合的p溝道電晶體229-2的柵極耦合到第二鎖存器節點217-1(S1)。平衡電路214可經配置以平衡數據線205-1(D)及205-2(D_)。在此實例中，平衡電路214包括耦合於數據線205-1(D)與205-2(D_)之間的電晶體224。平衡電路214還包括各自具有耦合到平衡電壓(例如，VCC/2)的第一源極/漏極區域的電晶體225-1及225-2，其中VCC是與陣列相關聯的供應電壓。電晶體225-1的第二源極/漏極區域可耦合到數據線205-1(D)，且電晶體225-2的第二源極/漏極區域可耦合到數據線205-2(D_)。電晶體224、225-1及225-2的柵極可耦合在一起，且耦合到平衡(EQ)控制信號線226。如此，激活EQ會啟用電晶體224、225-1及225-2，此有效地將數據線205-1(D)及205-2(D_)短接在一起且短接到平衡電壓(例如，VCC/2)。平衡電路214可進一步包括如圖2中所展示而配置的電晶體237、238-1、238-2、236-1及236-2。電晶體236-1的第一源極/漏極區域耦合到電晶體238-1的第一源極/漏極區域。電晶體236-2的第一源極/漏極區域耦合到電晶體238-2的第一源極/漏極區域。電晶體236-1的第二源極/漏極區域及電晶體236-2的第二源極/漏極區域耦合到與存儲器單元陣列相關聯的供應電壓(例如，VCC)。電晶體238-1的第二源極/漏極區域及電晶體238-2的第二源極/漏極區域耦合到平衡(EQ)控制信號線226(及/或耦合到電晶體224、225-1及225-2的柵極)。電晶體238-1的柵極耦合到數據線205-1(D)，且電晶體238-1的柵極耦合到數據線205-2(D_)。電晶體236-1的柵極耦合到OR邏輯函數控制信號線(例如，EqOR)，且電晶體236-2的柵極耦合到AND邏輯函數控制信號線(例如，EqAND)。電晶體237耦合於平衡(EQ)控制信號線226與參考電壓線(例如，接地)之間。電晶體237的柵極耦合到EQ邏輯控制信號線(例如，EqF)。根據各種實施例，電晶體224、225-1、225-2及237是n溝道電晶體且電晶體236-1、236-2、238-1及238-2是p溝道電晶體，如圖2中所展示。然而，本發明的實施例不限於以此實例性配置提供的特定導電類型的電晶體。舉例來說，可將相反控制信號與相反導電類型的電晶體一起使用來實施相同感測放大器功能性。感測放大器206還可包含用於以常規方式與存儲器陣列介接的額外電晶體，例如具有耦合到列解碼信號或列選擇信號的柵極的電晶體。並且數據線205-1(D)及205-2(D_)可耦合到相應局部I/O線(例如，IO及IO_)，所述相應局部I/O線響應於啟用信號而執行與讀取操作相關聯的操作，例如數據線存取。可激活此啟用信號以在I/O線上將對應於正被存取的存儲器單元的狀態(例如，例如邏輯「0」或邏輯「1」的邏輯數據值)的信號傳送出陣列。在操作中，當正感測(例如，讀取)存儲器單元時，數據線205-1(D)或205-2(D_)中的一者上的電壓將稍微大於數據線205-1(D)或205-2(D_)中的另一者上的電壓。ACT信號290及RNL信號228然後經驅動為低以啟用感測放大器206。具有較低電壓的數據線205-1(D)或205-2(D_)對PMOS電晶體229-1或229-2中的一者的接通程度大於對PMOS電晶體229-1或229-2中的另一者的接通程度，藉此使將具有較高電壓的數據線205-1(D)或205-2(D_)驅動為高的程度大於將另一數據線205-1(D)或205-2(D_)驅動為高的程度。類似地，具有較高電壓的數據線205-1(D)或205-2(D_)將對NMOS電晶體227-1或227-2中的一者的接通程度大於對NMOS電晶體227-1或227-2中的另一者的接通程度，藉此使將具有較低電壓的數據線205-1(D)或205-2(D_)驅動為低的程度大於將另一數據線205-1(D)或205-2(D_)驅動為低的程度。因此，在短延遲之後，具有稍微較大電壓的數據線205-1(D)或205-2(D_)通過源極電晶體211經驅動到供應電壓VCC的電壓，且另一數據線205-1(D)或205-2(D_)通過匯集電晶體213經驅動到參考電壓(例如，接地)的電壓。因此，交叉耦合的NMOS電晶體227-1及227-2及PMOS電晶體229-1及229-2用作感測放大器對，所述感測放大器對放大數據線205-1(D)及205-2(D_)上的差分電壓且操作以鎖存從選定存儲器單元感測到的數據值。如本文中所使用，感測放大器206的交叉耦合的鎖存器可稱為初級鎖存器215。相比之下，且如上文關於圖8及13所描述，與計算電路(例如，圖8中所展示的計算電路831-1、圖13中所展示的計算電路1331-1)相關聯的交叉耦合的鎖存器可稱為次級鎖存器。例如，初級鎖存器215及次級鎖存器(例如，圖8中所展示的864)的電晶體可按與陣列的存儲器單元相同的間距形成。圖3是圖解說明根據本發明的若干個實施例的感測電路的示意圖。在此實例中，存儲器陣列330是各自由存取裝置302(例如，電晶體)及存儲元件303(例如，電容器)組成的1T1C(一個電晶體一個電容器)存儲器單元的DRAM陣列。在若干個實施例中，所述存儲器單元可為破壞性讀取存儲器單元(例如，讀取存儲於所述單元中的數據會破壞數據使得起初存儲於單元中的數據在經讀取之後被刷新)。存儲器陣列330的單元布置成由字線304-X(行X)、304-Y(行Y)等耦合的行及由互補數據線對DIGIT(n-1)/DIGIT(n-1)_、DIGIT(n)/DIGIT(n)_、DIGIT(n+1)/DIGIT(n+1)_耦合的列。對應於每一對互補數據線的個別數據線還可分別稱為數據線305-1(D)及305-2(D_)。儘管圖3中展示僅三對互補數據線，但本發明的實施例並不如此受限制，且存儲器單元陣列可包含額外存儲器單元列及/或數據線(例如，4,096、8,192、16,384等)。如圖3中所展示，特定存儲器單元電晶體302的柵極可耦合到其對應字線304-X、304-Y等，第一源極/漏極區域可耦合到其對應數據線(例如，305-1(D)、305-2(D_))，且特定存儲器單元電晶體的第二源極/漏極區域可耦合到其對應電容器303。根據本發明的若干個實施例，存儲器陣列330耦合到感測電路350。在此實例中，感測電路350包括對應於相應存儲器單元列(例如，耦合到相應互補數據線對305-1(D)、305-2(D_))的感測放大器306但不另外包括計算組件(例如，可執行反轉及/或累加器功能性的圖6中所展示的631、圖8中所展示的831-2)。舉例來說，感測電路可對應於圖1中所展示的感測電路150。感測放大器306可對應於先前關於圖2所描述的感測放大器206。可操作感測放大器306以確定存儲於選定存儲器單元中及/或由存在於互補數據線305-1(D)、305-2(D_)上的電壓表示的數據值(例如，邏輯狀態)。如先前所論述，感測放大器(例如，306)可包含可在本文中稱為初級鎖存器的交叉耦合的鎖存器。感測放大器306的實施例不限於圖2中所展示的實例性感測放大器206，且可為(舉例來說)電流模式感測放大器及/或單端感測放大器(例如，耦合到一個數據線的感測放大器)。而且，本發明的實施例不限於摺疊式數據線架構。在若干個實施例中，可操作感測放大器306以使用平衡電路及/或聯合反轉電路執行邏輯操作，其中在不經由I/O線傳送來自感測電路的數據的情況下(例如，在不經由例如列解碼信號的激活執行數據線地址存取的情況下)將結果存儲於初級鎖存器中。邏輯操作(例如，涉及數據值的布爾邏輯函數)的執行是基本且常用的。布爾邏輯函數用於許多較高級函數中。因此，可藉助經改善邏輯操作實現速度及/或電力效率，此可轉化成較高級功能性的速度及/或電力效率。本文中描述用於在不經由輸入/輸出(I/O)線傳送數據的情況下及/或在不將數據傳送到在陣列外部的控制組件的情況下執行邏輯操作的設備及方法。取決於存儲器陣列架構，用於執行邏輯操作的設備及方法可不需要對感測線(例如，數據線、數字線、位線)對的放大。如圖3中所展示，感測電路350可經由移位電路323耦合到存儲器陣列330。在此實例中，移位電路323包括耦合於數據線305-1(D)及305-2(D_)中間的一對隔離電晶體321-1及321-2。即，隔離電晶體321-1的第一源極/漏極區域可耦合到數據線305-1(D)的第一部分且隔離電晶體321-1的第二源極/漏極區域可耦合到數據線305-1(D)的第二部分。隔離電晶體321-2可類似地耦合於數據線305-2(D_)的部分之間。隔離電晶體321-1及321-2的柵極耦合到控制信號322(例如，「NORM」)，控制信號322在被激活時啟用(例如，接通)隔離電晶體321-1及321-2以將對應感測放大器306耦合到與互補數據線對305-1(D)及305-2(D_)耦合的存儲器單元列。根據各種實施例，將存儲器單元耦合到特定感測放大器306的隔離電晶體321-1及321-2可稱為移位電路323的「正常」配置。在圖3中所圖解說明的實例中，移位電路323還包含耦合於感測放大器306與鄰近互補數據線對305-1(D)及305-2(D_)之間的另一(例如，第二)對隔離電晶體321-3及321-4。如圖3中所展示，隔離電晶體321-3及321-4經配置以將互補數據線對305-1(D)及305-2(D_)(例如，DIGIT(n)/DIGIT(n)_)耦合到鄰近感測放大器306。隔離電晶體321-3及321-4還可描述為經配置以將感測放大器306(例如，對應於例如DIGIT(n)/DIGIT(n)_的互補數據線對305-1(D)及305-2(D_))耦合到鄰近互補數據線對305-1(D)及305-2(D_)(例如，DIGIT(n-1)/DIGIT(n-1)_)。隔離電晶體321-3及321-4經配置以將鄰近互補數據線對從隔離電晶體321-1及321-2的一側(例如，存儲器單元所耦合到的鄰近互補數據線對305-1(D)及305-2的一部分)耦合到與互補數據線對305-1(D)及305-2耦合的不同移位電路323的隔離電晶體321-1及321-2的相反側(例如，感測放大器306所耦合到的互補數據線對305-1(D)及305-2的一部分)。隔離電晶體321-3及321-4的柵極可耦合到控制信號319(例如，「SHIFT」)，控制信號319可(舉例來說)在NORM控制信號322被撤銷激活時經激活。儘管圖3中所展示的移位電路323經配置使得隔離電晶體321-3及321-4將一對互補數據線305-1(D)及305-2(D_)耦合到右鄰近感測放大器306(例如，或將感測放大器耦合到左鄰近互補數據線對305-1(D)及305-2(D_))，但本發明的實施例不限於圖3中所圖解說明的特定配置。例如，隔離電晶體321-3及321-4可經配置以將一對互補數據線305-1(D)及305-2(D_)耦合到左鄰近感測放大器306(例如，或將感測放大器耦合到右鄰近互補數據線對305-1(D)及305-2(D_))。根據本發明的一些實施例，隔離電晶體321-3及321-4可經配置以將一對互補數據線305-1(D)及305-2(D_)耦合到非鄰近的感測放大器306(例如，不同於隔離電晶體321-1及321-2將互補數據線對305-1(D)及305-2(D_)耦合到的感測放大器306)。在圖3中所圖解說明的實例中，移位電路323進一步包含耦合於感測放大器306與對應互補數據線對305-1(D)及305-2(D_)(例如，隔離電晶體321-1及321-2將特定感測放大器306耦合到的互補數據線對305-1(D)及305-2(D_))之間的另一(例如，第三)對隔離電晶體321-5及321-6。然而，隔離電晶體321-5及321-6經配置而以與隔離電晶體321-1及321-2將互補數據線對305-1(D)及305-2(D_)耦合到感測放大器306的定向相反的定向將互補數據線對305-1(D)及305-2(D_)耦合到感測放大器306。隔離電晶體321-5及321-6將互補數據線對305-1(D)及305-2(D_)轉置為耦合到感測放大器306。即，隔離電晶體321-1及321-2可經配置以將數據線305-1(D)耦合到初級鎖存器的節點S1(例如，圖2中所展示的217-1)且將數據線305-2(D_)耦合到初級鎖存器的節點S2(例如，圖2中所展示的217-2)，且隔離電晶體321-5及321-6可經配置以將數據線305-1(D)耦合到初級鎖存器的節點S2(例如，圖2中所展示的217-2)且將數據線305-2(D_)耦合到初級鎖存器的節點S1(例如，圖2中所展示的217-1)。如此，隔離電晶體321-5及321-6經配置以使互補數據線對305-1(D)及305-2(D_)反轉到感測放大器306的初級鎖存器(例如，圖2中所展示的215)。隔離電晶體321-5及321-6的柵極可耦合到控制信號319(例如，「INV」)，控制信號319可(舉例來說)在NORM控制信號322被撤銷激活時經激活。可操作隔離電晶體321-5及321-6以反轉感測放大器306的初級鎖存器中的數據值及/或將經反轉數據值存儲於感測放大器306的初級鎖存器中。移位電路323有效地配置為能夠將計算組件350耦合到三個可能數據線配置中的一者(例如，經由第一對隔離電晶體耦合到對應互補數據線對為正常，經由第二對隔離電晶體耦合到鄰近互補數據線對為移位，且經由第三對隔離電晶體耦合到對應互補數據線對的經轉置布置為反轉)的3對1多路復用器。本發明的實施例不限於圖3中所展示的移位電路323的配置。在若干個實施例中，例如，可在不經由I/O線(例如，區域IO/IO_線)將數據傳送出感測電路的情況下與執行例如加法及減法函數等計算函數相關聯地操作例如展示圖3中所展示的移位電路323(例如，聯合感測放大器306)。每一存儲器單元列可耦合到列解碼線，所述列解碼線可經啟用以經由局部I/O線將來自對應感測放大器306的數據值傳送到在陣列外部的例如外部處理資源(例如，主機處理器及/或其它功能單元電路)等控制組件。列解碼線可耦合到列解碼器(例如，圖1中所展示的列解碼器152)。然而，如本文中所描述，在若干個實施例中，不需要經由此些I/O線傳送數據便能執行根據本發明的實施例的邏輯操作。在若干個實施例中，例如，在不將數據傳送到在陣列外部的控制組件的情況下執行例如加法及減法函數等計算函數時，可操作(例如，聯合感測放大器306)例如圖3中所展示的移位電路323。圖4圖解說明根據本發明的若干個實施例的與使用感測電路執行若干個邏輯操作相關聯的時序圖。圖4圖解說明與起始AND邏輯操作相關聯的時序圖。圖4圖解說明第一與第二操作數數據值的各種組合的感測放大器信號，包含平衡電路信號。圖4展示對應於每一集合中的行X數據值與行Y數據值的每一組合的相應感測放大器及平衡電路信號。下文關於與圖3中所展示的電路的AND操作相關聯的偽碼論述特定時序圖信號。與執行邏輯操作(例如AND操作、OR操作)相關聯的初始操作階段可涉及將邏輯操作的第一操作數加載到感測放大器(例如，對應於圖2中詳細展示的感測放大器206的圖3中所展示的感測放大器306)中。可如下總結與將存儲於耦合到行304-X的單元中的第一數據值加載(例如，複製)到感測放大器306中相關聯的偽碼的實例：將行X複製到感測放大器中：停用EQ開啟行X激發感測放大器(在此之後行X數據駐存於感測放大器中)關閉行X激活EqAND預充電(例如，停用控制信號EqF、ACT及RNL)在以上偽碼中，「停用EQ」指示：如圖4中所展示在t1處停用對應於圖3中所展示的感測放大器306(例如，圖2中所展示的214)的平衡電路。由於圖2中所展示的平衡電路214的電晶體236-1及236-1是PMOS電晶體，因此通過平衡信號EqAND及EqOR變高以關斷電晶體236-1及236-1而發生平衡電路214的停用。平衡電路214的停用還涉及平衡信號EqF變高以接通電晶體237以使電晶體224、225-1及225-2的柵極接地(例如，使得互補數據線(例如，305-1(D)及305-2(D_))不再短接在一起且短接到Vcc/2)。在停用平衡電路214之後，啟用(例如，例如通過激活信號以選擇特定行而選擇、開啟)選定行(例如，行X)，如由偽碼中的「開啟行X」所展示且針對圖4中的信號行X在t2處所展示。當施加到行X304-X的電壓信號達到對應於選定單元的存取電晶體的閾值電壓(Vt)時，存取電晶體接通且將數據線(例如，305-2(D_))耦合到選定單元，此形成數據線之間的差分電壓信號。在開啟行X之後，在以上偽碼中，「激發感測放大器」指示感測放大器306被啟用。舉例來說，如圖3中在t3處所展示，ACT正控制信號變低且RNL負控制信號變低，此放大305-1(D)與D_305-2之間的差分信號，從而導致對應於邏輯「1」的電壓(例如，VCC)或對應於邏輯「0」的電壓(例如，GND)處於數據線305-1(D)上(且對應於另一邏輯狀態的電壓處於互補數據線305-2(D_)上)。所感測數據值存儲於感測放大器306的初級鎖存器中。在將數據線(例如，305-1(D)或305-2(D_))從平衡電壓VCC/2充電到導軌電壓VCC中發生初級能量消耗。在激發感測放大器之後，在以上偽碼中，停用(例如，例如通過對特定行的選擇信號撤銷激活而解除選擇、關閉)選定行(例如，行X)，如由「關閉行X」所指示且圖4中在t4處所指示，可通過存取電晶體關斷以將選定單元從對應數據線解耦來完成此操作。在關閉行X之後，在以上偽碼中，「激活EqAND」指示EqAND控制信號經驅迫為低，如圖4中在t5處所展示，此將電晶體238-2的一側耦合到VCC以準備使感測放大器306「預種」有基於行X數據值進行的AND邏輯操作的可能結果。在EqAND控制信號經驅迫為低(或同步為低，如圖4中在t5處所展示)之後，可將數據線預充電，如由以上偽碼中的「預充電」所指示。在此情形中，「預充電」指示且嘗試起始平衡操作以將數據線預充電，如圖4中在t5處所展示，此使感測放大器306「預種」有基於行X數據值的進行AND邏輯操作的可能結果。通過停用控制信號EqF、ACT及RNL而起始平衡操作。控制信號EqF通過變低以關斷圖2中所展示的電晶體237(此使電晶體224、225-1及225-2的柵極不接地)而經停用。控制信號還關斷以停止激發感測放大器306。如果行X含有邏輯「0」，那麼數據線305-1(D)為低且數據線305-2(D_)為高，此致使電晶體238-2關斷使得VCC不通過電晶體236-2(其是接通，因為EqAND控制信號在上文經驅迫為低)施加到電晶體224、225-1及225-2的柵極。如此，數據線305-1及305-2不平衡且保持對應於行X邏輯「0」數據值的相應電壓。如果行X含有邏輯「1」，那麼數據線305-1(D)為高且數據線305-2(D_)為低，此致使電晶體238-2接通使得VCC通過電晶體236-2(其是接通，因為EqAND控制信號在上文經驅迫為低)施加到電晶體224、225-1及225-2的柵極。如此，數據線305-1及305-2正常地預充電(例如，短接在一起且短接到Vcc/2)，且當存取下一存儲器單元時，數據線305-1及305-2電壓將基於存儲於下一選定存儲器單元中的電荷而修改。與對第一數據值(例如，現在存儲於感測放大器306中的行X數據值)及第二數據值(存儲於耦合到行Y304-Y的存儲器單元302中)執行AND(或OR)操作相關聯的後續操作階段包含執行取決於將執行AND還是OR的特定步驟。與對數據值進行「AND」操作相關聯的實例性偽碼可包含：停用EQ開啟行Y(以使感測放大器預種有來自行X的AND數據)激發感測放大器(AND操作的結果駐存於感測放大器中)關閉行Y預充電在以上偽碼中，「停用EQ」指示對應於感測放大器306的平衡信號被停用，圖4中在t6處圖解說明此(例如，使得互補數據線305-1(D)及305-2(D_)不再短接到Vcc/2)。在平衡被停用之後，啟用AND邏輯操作的第二操作數的選定行(例如，行Y)，如以上偽碼中由「開啟行Y」所指示且圖4中在t7處所展示。當施加到行Y的電壓信號達到對應於選定單元的存取電晶體(例如，302)的閾值電壓(Vt)時，存取電晶體接通且將數據線(例如，D_305-1)耦合到選定單元(例如，電容器303-1)，此形成數據線之間的差分電壓信號。在AND邏輯操作的初始操作階段中，感測放大器「預種」有來自AND邏輯操作的第一操作數(例如，行X)的AND數據，如上文所描述。在開啟AND邏輯操作的第二操作數的選定行(例如，行Y)時，如果行X含有邏輯「0」，那麼數據線305-1及305-2此後不平衡，且維持與邏輯「0」數據值相關聯的電壓(由於感測放大器306的先前激發而處於全軌)，如果行Y含有邏輯「1」，那麼存儲於選定存儲器單元中的電荷將不足以使邏輯「0」數據值翻轉。如果行X含有邏輯「0」，那麼不管存儲於耦合到行Y的存儲器單元中的數據值如何，AND邏輯操作的結果均將是邏輯「0」。如果行X含有邏輯「1」，那麼數據線305-1及305-2此後平衡且存儲於選定存儲器單元中的電荷將把數據線305-1及305-2上的電壓適當地修改為遠離平衡電壓(例如，VCC/2)。在行Y被開啟之後，在以上偽碼中，「激發感測放大器」指示：感測放大器306經啟用以放大305-1(D)與305-2(D_)之間的差分信號，從而導致對應於邏輯「1」的電壓(例如，VCC)或對應於邏輯「0」的電壓(例如，GND)處於數據線305-1(D)上(且對應於另一邏輯狀態的電壓處於互補數據線305-2(D_)上)。如圖4中在t8處所展示，ACT正控制信號變低且RNL負控制信號變低以激發感測放大器。數據線305-1及305-2上的數據值存儲於感測放大器306的初級鎖存器中，所述數據值可對應於存儲於選定存儲器單元中的數據值，如上文所論述。在感測放大器在行Y開啟的情況下激發之後，在以上偽碼中，「關閉行Y」指示可停用選定行(例如，行Y)，如圖4中在t9處所展示。根據以上偽碼，AND邏輯操作的結果不僅存儲於感測放大器306中，而且存儲於耦合到行Y的存儲器單元中，因為在感測放大器306被激發時行Y保持開啟。如果不期望將AND邏輯操作的結果往回存儲於對應於行Y的存儲器單元中，那麼可在激發感測放大器306之前隔離對應於行Y的存儲器單元(例如，通過關斷存取電晶體以將選定單元302從數據線305-1(D)解耦)。在數據線被隔離的情況下，以上偽碼中的「預充電」可通過平衡操作導致數據線的預充電，如先前所描述及圖4中在t10處所展示。在t10處，圖4還展示通過正控制信號(例如，ACT)變高且負控制信號(例如，RNL)變高而停用感測放大器306。圖4還展示在t11處結束平衡操作，此可對應於下一邏輯操作的t1。在替代方案中，圖4針對涉及可能操作數組合(例如，行X/行Y數據值00、10、01及11)中的每一者的AND邏輯操作展示耦合到感測放大器(例如，圖3中所展示的306)的數據線(例如，圖3中所展示的305-1(D)及305-2(D_))上的電壓信號的行為。圖5圖解說明根據本發明的若干個實施例的與使用感測電路執行若干個邏輯操作相關聯的時序圖。圖5圖解說明與起始OR邏輯操作相關聯的時序圖。圖5圖解說明第一與第二操作數數據值的各種組合的感測放大器信號。圖5圖解說明與執行OR邏輯操作相關聯的初始及後續操作階段。行X數據值存儲於感測放大器306中，感測放大器306預種有基於來自行X的數據值進行的OR邏輯函數的結果，且最終，第二數據值(例如，行Y)取決於每一操作數的數據值而可改變或可不改變預種於感測放大器306中的OR邏輯函數結果。用以實施OR邏輯函數的偽碼與上文關於AND邏輯函數所提供的偽碼相同，只不過是EqOR控制信號被斷言而非上文所論述的EqAND控制信號。圖5中所圖解說明的時序圖反映這些類似性及差異。再次參考圖2，斷言(例如，將控制信號驅動為低)EqOR控制信號而非EqAND控制信號接通平衡電路214中的電晶體236-1而非電晶體236-2。因此，當EqOR控制信號被斷言且數據線305-1及305-2上的電壓對應於邏輯「0」(例如，行X的數據值是邏輯「0」)時，VCC被施加到電晶體224、225-1及225-2的柵極，此致使數據線305-1及305-2平衡(例如，短接在一起且短接到Vcc/2)。此後，當存取下一存儲器單元時，數據線305-1及305-2電壓將基於存儲於下一選定存儲器單元中的電荷而修改，此反映當第一操作數數據值是邏輯「0」時OR邏輯函數的結果將與第二操作數邏輯值相同。如果行X的數據值是邏輯「1」，那麼當EqOR控制信號被斷言時，VCC不被施加到電晶體224、225-1及225-2的柵極，因為數據線305-1(D)上的電壓為高從而使電晶體238-1保持關斷使得在將行X數據值加載到感測放大器306中之後不發生平衡。如此，數據線305-1及305-2保持對應於邏輯「1」的行X數據值的全軌電壓，存儲於耦合到行Y的存儲器單元中的電荷不可能使邏輯「1」翻轉。如果第一操作數是邏輯「1」，那麼不管第二操作數的數據值如何，OR邏輯函數的結果均將是邏輯「1」。因此，在開啟行Y之後激發感測放大器時，將邏輯「1」保持於感測放大器中(如果行X數據值是邏輯「1」)。在替代實施方案中，圖5針對涉及可能操作數組合(例如，行X/行Y數據值00、10、01及11)中的每一者的OR邏輯操作展示耦合到感測放大器(例如，圖3中所展示的306)的數據線(例如，圖3中所展示的305-1(D)及305-2(D_))上的電壓信號的行為。圖6是圖解說明根據本發明的若干個實施例的感測電路的示意圖。根據本發明的若干個實施例，存儲器陣列630耦合到感測電路650-1。在此實例中，感測電路650-1對應於相應存儲器單元列(例如，耦合到相應互補數據線對605-1(D)及605-2(D_))。根據各種實施例，感測電路650-1包括感測放大器606及計算組件631。感測放大器606可對應於先前關於圖2所描述的感測放大器206。可操作感測放大器606以確定存儲於選定存儲器單元中及/或由存在於互補數據線605-1(D)及605-2(D_)上的電壓表示的數據值。如先前所論述，感測放大器(例如，606)可包含可在本文中稱為初級鎖存器的交叉耦合的鎖存器。感測放大器606的實施例不限於此實例性配置。如圖6中所展示，感測電路650-1可經由移位電路623-1耦合到存儲器陣列630。根據各種實施例，移位電路623-1可類似於圖3中所展示的移位電路323而配置及操作，只不過移位電路623-1不包含經配置以將數據線轉置到計算組件(例如，僅包括圖3中的感測放大器)的第三對隔離電晶體(例如，圖3中所展示的321-5及321-6)。移位電路623-1經配置使得第二對隔離電晶體的一側在感測放大器606與移位電路623-1的第一對隔離電晶體之間耦合到數據線605-1(D)及605-2(D_)。替代地，計算組件631包含經配置以實施反轉功能性的電路。在此實例中，移位電路623-1包括經由NORM控制信號操作且位於一對互補數據線605-1(D)及605-2(D_)的部分之間的第一對隔離電晶體及經由SHIFT控制信號操作且經配置以將不同(例如，鄰近)互補數據線對605-1(D)及605-2(D_)耦合到計算組件631的第二對隔離電晶體。根據各種實施例，計算組件631可包括經配置以將所述對互補感測線中的一者的第一部分選擇性地耦合到接地參考且不將所述對互補感測線中的另一者的第一部分耦合到接地參考的反相電路。如圖6中所展示，第一反相電晶體607-1的第一源極/漏極區域耦合到第一下拉電晶體609-1的第一源極/漏極區域。第二反相電晶體607-2的第一源極/漏極區域耦合到第二下拉電晶體609-2的第一源極/漏極區域。第一負載電晶體618-1的第一源極/漏極區域耦合到第一反相電晶體607-1的第二源極/漏極區域及所述對互補感測線中的第一者(例如，605-1(D))。第一負載電晶體618-1的第二源極/漏極區域耦合到第一下拉電晶體609-1的柵極。第二負載電晶體618-2的第一源極/漏極區域耦合到第二反相電晶體607-2的第二源極/漏極區域及所述對互補感測線中的第二者(例如，605-2(D_))。第二負載電晶體618-2的第二源極/漏極區域耦合到第二下拉電晶體609-2的柵極。第一負載電晶體618-1的柵極耦合到第二負載電晶體618-2的柵極且耦合到LOAD控制信號線。第一下拉電晶體609-1的第二源極/漏極區域及第二下拉電晶體609-2的第二源極/漏極區域耦合到參考電壓(例如，接地)。第一反相電晶體607-1的柵極及第二反相電晶體607-2的柵極耦合到INV控制信號線。根據各種實施例，可通過啟用負載電晶體618-1及618-2而將存儲於感測放大器606中的數據值傳達到下拉電晶體609-1或609-2的相應柵極。斷言LOAD控制信號線上的LOAD控制信號(例如，「開啟LOAD」)致使負載電晶體618-1及618-2導通，此將對應於邏輯「1」的電壓(例如，VCC)從互補數據線對605-1(D)及605-2(D_)中的一個數據線施加到下拉電晶體609-1或609-2中的一者的柵極，且將對應於邏輯「0」的電壓(例如，GND)從互補數據線對605-1(D)及605-2(D_)中的另一數據線施加到下拉電晶體609-1或609-2中的另一者。結果是，對應於具有邏輯「1」的數據線的下拉電晶體609-1或609-2導通且對應於具有邏輯「0」的數據線的下拉電晶體609-1或609-2不導通。此後，可通過移除LOAD控制信號線上的LOAD控制信號(例如，「關閉LOAD」)而關斷負載電晶體618-1及618-2。一旦將存儲於感測放大器606中的數據值加載到下拉電晶體609-1及609-2的柵極，便可接通(例如，通過經由耦合到反相電晶體607-1及607-2的柵極的INV控制信號線斷言INV控制信號)反相電晶體607-1及607-2。因此，通過一組反相電晶體及下拉電晶體(例如，607-1及609-1或607-2及609-2)下拉先前充電到VCC的數據線605-1(D)或605-2。在此下拉期間激發感測放大器致使感測放大器606存儲經反轉數據值。此後，可通過對INV控制信號解除斷言而再次關斷反相電晶體607-1及607-2。可在另一邏輯操作(例如，AND、OR)期間或之後發生上文所描述的反轉過程，使得可將操作數或結果反轉。在下拉先前為高的數據線605-1或605-2之後激發感測放大器時，可通過使選定行開啟而將經反轉數據值存儲到選定存儲器單元。圖7是圖解說明根據本發明的若干個實施例的感測電路750-2的示意圖。計算組件731-1可對應於圖6中所展示的計算組件631。然而，移位電路723-2在配置、位置及數據線705-1及705-2與計算組件731-1之間的連接上不同於圖6中關於移位電路623所展示者。移位電路723-2包含經配置以用於數據線之間的雙向移位的兩對隔離電晶體，且不包含經配置以將互補數據線劃分成多個部分的隔離電晶體。根據各種實施例，移位電路723-2經配置以將計算組件(例如，其反相電路)選擇性地耦合到左鄰近互補數據線對或右鄰近互補數據線對。第一下拉電晶體的柵極可選擇性地耦合到左及右鄰近互補數據線對中的每一者的與所述互補數據線對中的第一數據線相對的數據線，第一下拉電晶體的第一源極/漏極區域通過第一反相電晶體將耦合到所述第一數據線。第二下拉電晶體的柵極可選擇性地耦合到左及右鄰近互補數據線對中的每一者的與所述互補數據線對中的第二數據線相對的數據線，第二下拉電晶體的第一源極/漏極區域通過第二反相電晶體耦合到所述第二數據線。更特定來說，計算組件731-1直接耦合到感測放大器706。移位電路723-2可位於感測放大器706與計算組件731-1之間。移位電路723-2可在感測放大器706與計算組件731-1之間直接耦合到數據線705-1及705-2的部分。移位電路723-2可直接耦合於(舉例來說)不同互補數據線對之間(例如，鄰近互補數據線對之間)。移位電路723-2可包含經配置以沿第一方向實施移位(例如，向左移位)的第一對隔離電晶體769-1及769-2以及經配置以沿第二方向實施移位(例如，向右移位)的第二對隔離電晶體769-3及769-4。舉例來說，圖7展示移位電路723-2可包含四個移位電晶體。移位電晶體769-1可布置於數據線DIGIT(n)與耦合到鄰近數據線DIGIT(n-1)_的下拉電晶體的柵極之間。移位電晶體769-2可布置於數據線DIGIT(n)_與耦合到鄰近數據線DIGIT(n-1)_的下拉電晶體的柵極之間。移位電晶體769-1及769-2的柵極耦合到提供SHIFTL控制信號的向左移位(例如，「SHIFTL」)控制信號線，所述SHIFTL控制信號操作以致使移位電晶體在經斷言時導通。移位電晶體769-3可布置於鄰近數據線DIGIT(n-1)與耦合到數據線DIGIT(n)_的下拉電晶體的柵極之間。移位電晶體769-4可布置於鄰近數據線DIGIT(n-1)_與耦合到數據線DIGIT(n)的下拉電晶體的柵極之間。移位電晶體769-3及769-4的柵極耦合到提供SHIFTR控制信號的向右移位(例如，「SHIFTR」)控制信號線，所述SHIFTR控制信號操作以致使移位電晶體在經斷言時導通。根據各種實施例，移位電路723-2的移位電晶體可為額定為低於圖6中所展示的移位電路623-1的隔離電晶體的電壓的電晶體。舉例來說，移位電路623-1的隔離電晶體(例如，用於NORM及SHIFT操作)可額定為在參考電壓(例如，接地)與升高電壓(例如，3V，其相對於存儲器陣列的供應電壓升高)之間切換。移位電路723-2的移位電晶體可額定為在參考電壓(例如，接地)與供應電壓(例如，可為1.2V的VCC)之間切換，藉此通過使用在圖7中所圖解說明的電路中所提供的移位電路723-2配置實施向左移位及向右移位而節省電力。圖7中所圖解說明的配置還可以比圖6中所圖解說明的配置快的速度操作，因為不需要行循環來完成向左移位及向右移位。移位電路723-2經配置使得分別充電到對應於邏輯「0」的電壓的一對數據線DIGIT(n)及DIGIT(n)_(例如，處於接地的數據線705-1(D)及處於VCC的數據線705-2(D_))致使耦合到數據線DIGIT(n-1)_的下拉電晶體接通(此又下拉數據線DIGIT(n-1)_)，且不致使耦合到數據線DIGIT(n-1)的下拉電晶體接通(此又不下拉數據線DIGIT(n-1))。即，移位電路723-2並不被配置成僅僅直接耦合鄰近數據線對(例如，數據線與數據線及互補數據線與互補數據線)。另外，移位電路723-2經配置使得分別充電到對應於邏輯「1」的電壓的一對數據線DIGIT(n-1)及DIGIT(n-1)_(例如，處於VCC的數據線705-1(D)及處於接地的數據線705-2(D_))致使耦合到數據線DIGIT(n)_的下拉電晶體接通(此又下拉數據線DIGIT(n)_)，且不致使耦合到數據線DIGIT(n)的下拉電晶體接通(此又不下拉數據線DIGIT(n))。聯合移位電路723-2的移位電晶體操作計算電路731-1的反相電晶體及負載電晶體以完成上文所描述的方向性移位。同時操作移位電晶體、反相電晶體及負載電晶體全部以完成上文所描述的數據線下拉以反映將鄰近數據線充電到的電壓。圖8是圖解說明根據本發明的若干個實施例的感測電路850-3的示意圖。圖8中所圖解說明的電路類似於圖7中所圖解說明的電路，其中具有兩個例外。首先，計算組件831-2包含鎖存器864(例如，次級鎖存器)且因此可用作且在本文中稱為累加器，可聯合感測放大器806操作所述累加器以實施邏輯操作。其次，移位電路823-2包含單個隔離電晶體對870-1及870-2，可聯合負載/通過電晶體807-1及807-2操作單個隔離電晶體對870-1及870-2以實施雙向移位。舉例來說，負載電晶體經構造以處置與將數據線耦合到次級鎖存器的節點(例如，S1及S2)相關聯的負載。通過電晶體經構造以處置與將數據線耦合到鄰近累加器(例如，通過移位電路823-2，如圖8中所展示)相關聯的較重負載。根據一些實施例，負載/通過電晶體807-1及807-2可經配置以適應對應於通過電晶體的較重負載，但是作為負載電晶體被耦合及操作。經配置為通過電晶體的負載/通過電晶體807-1及807-2也可用作負載電晶體。然而，經配置為負載電晶體的負載/通過電晶體807-1及807-2可能不能夠用作通過電晶體。計算組件831-2包含具有第一輸入節點817-1(S1)及第二輸入節點817-2(S2)的鎖存器864。根據各種本發明的實施例，鎖存器864可配置為靜態鎖存器(例如，如圖8中所展示的交叉耦合的鎖存器)。然而，本發明的實施例不如此受限制，且鎖存器864可實施為(舉例來說)動態鎖存器。然而，相比於使用動態鎖存器作為次級鎖存器，利用靜態鎖存器864(例如交叉耦合的鎖存器)可提供經改善軟錯誤率。根據一些實施例，鎖存器864可為類似於圖2中通過電晶體227-1、227-2、229-1及229-2針對感測放大器中的次級鎖存器所展示者而實施的交叉耦合的鎖存器。鎖存器864可藉助正及負控制信號實施(例如，通過類似於圖2中所展示的電晶體211及213而配置的上拉及下拉電晶體)，或可被實施成通過將PMOS電晶體的共同源極/漏極耦合到VCC且將NMOS電晶體的共同源極/漏極耦合到接地而連續地被啟用，如圖8中所展示。可操作負載/通過電晶體807-1及807-2以將數據值從數據線DIGIT(n)/DIGIT(n)_加載到鎖存器864中(或從鎖存器864加載到數據線DIGIT(n)/DIGIT(n)_上)。可操作隔離電晶體870-1及870-2以將數據值從鄰近數據線DIGIT(n-1)/DIGIT(n-1)_加載到鎖存器864中(或從鎖存器864加載到數據線DIGIT(n-1)/DIGIT(n-1)_上)。根據各種本發明的實施例，隔離變換器870-1可對應於圖7中所展示的隔離電晶體769-3，且隔離變換器870-2可對應於圖7中所展示的隔離電晶體769-4。即，隔離電晶體870-1及870-2耦合於計算組件(例如，與數據線DIGIT(n)/DIGIT(n)_相關聯的計算組件831-2)與鄰近互補數據線對(例如，數據線DIGIT(n-1)/DIGIT(n-1)_)之間且經操作以通過如下方式使鄰近互補數據線對的狀態向右移位：基於鄰近互補數據線對所達到的電壓而下拉一個數據線(例如，下拉來自被充電到比平衡電壓大的電壓的鄰近對的數據線的互補數據線)，如關於圖7進一步詳細地描述。可操作計算組件831-2的反相、下拉及負載電晶體以下拉如關於圖7所描述的數據線且因此使所述數據線反轉。然而，關於圖8中針對計算組件831-2所展示的配置，將與數據線DIGIT(n)/DIGIT(n)_一起使存儲於鎖存器864中的數據值反轉，因為負載/通過電晶體807-1及807-2在反轉過程期間導通且鎖存器864在耦合到VCC及接地時連續地經啟用。圖8中所圖解說明的電路可通過使用呈主從配置的計算組件831-2的次級鎖存器864及感測放大器806的初級鎖存器而完成移位功能。根據本發明的實施例，可如下總結用以使行X數據值向右移位的操作：激活Shift將感測放大器數據寫入到向右一個的次級鎖存器中。對Shift撤銷激活平衡(EQ)數據線對EQ撤銷激活激活LOAD(將來自次級鎖存器的經移位數據寫入到數據線上)激發感測放大器(在此之後經移位數據駐存於感測放大器中)對LOAD撤銷激活以上偽碼中所展示的「激活Shift」指示SHIFT控制信號變高，此致使隔離電晶體(例如，870-1及870-2)導通以將鄰近互補數據線對(例如，左鄰近數據線DIGIT(n-1)/DIGIT(n-1)_)耦合到次級鎖存器864。對應於計算組件831-2的互補數據線對(例如，DIGIT(n)/DIGIT(n)_)與計算組件831-2被隔離，因為負載/通過電晶體807-1及807-2不導通。在將來自左鄰近互補數據線對的向右移位的行X數據值存儲於次級鎖存器864中之後，以上偽碼中所展示的「對Shift撤銷激活」指示SHIFT控制信號變低，此致使移位電晶體(例如，870-1及870-2)停止導通且隔離左鄰近互補數據線對與計算組件831-2。一旦左鄰近互補數據線對與計算組件831-2被隔離，以上偽碼中所展示的「平衡(EQ)數據線」便指示可以與先前針對「預充電」偽碼操作所描述相同的方式平衡互補數據線對(例如，DIGIT(n)/DIGIT(n)_)。在平衡互補數據線對之後，以上偽碼中所展示的「停用EQ」指示對應於感測放大器806的平衡(例如，不再短接在一起且短接到Vcc/2)被停用。在完成平衡之後，可將存儲於次級鎖存器864中的數據值複製到感測放大器806。以上偽碼中所展示的「激活LOAD」指示LOAD控制信號變高，此致使負載/通過電晶體807-1及807-2導通，此將次級鎖存器864耦合到互補數據線對(例如，DIGIT(n)/DIGIT(n)_)。此將存儲於次級鎖存器中的數據值置於互補數據線對上。此後，以上偽碼中所展示的「激發感測放大器」指示將互補數據線對(例如，DIGIT(n)/DIGIT(n)_)上的數據值存儲於感測放大器806中。一旦數據值存儲於感測放大器806中，以上偽碼中所展示的「對LOAD撤銷激活」便指示LOAD控制信號變低，此致使負載/通過電晶體807-1及807-2停止導通且隔離次級鎖存器864與互補數據線對及感測放大器806。可如下總結用以使行X數據值向左移位的操作：激活LOAD將感測放大器數據寫入到對應累加器中。對LOAD撤銷激活激活EQ(以平衡數據線)對EQ撤銷激活激活SHIFT激發感測放大器(在此之後經移位數據駐存於對應於左鄰近數據線的感測放大器中)對SHIFT撤銷激活以上偽碼中所展示的「激活LOAD」指示LOAD控制信號變高，此致使負載/通過電晶體807-1及807-2導通，藉此將次級鎖存器864耦合到其上具有行X數據值的互補數據線對(例如，DIGIT(n)/DIGIT(n)_)。此操作將行X數據值從互補數據線對置於次級鎖存器864中。以此方式，可將存儲於感測放大器806中的數據值複製到對應計算電路831-2(例如，耦合到與感測放大器相同的數據線)中。在行X數據值存儲於次級鎖存器864中之後，以上偽碼中所展示的「平衡(EQ)數據線」指示可以與先前針對「預充電」偽碼操作所描述相同的方式平衡互補數據線對。在平衡互補數據線對之後，以上偽碼中所展示的「對EQ撤銷激活」指示對應於感測放大器806的平衡信號被撤銷激活(例如，使得互補數據線不再短接在一起且短接到Vcc/2)。在完成平衡之後，以上偽碼中所展示的「激活SHIFT」指示SHIFT控制信號變高，此致使移位電路的移位電晶體(例如，870-1及870-2)導通，藉此將計算組件831-2的次級鎖存器864耦合到左鄰近互補數據線對DIGIT(n-1)/DIGIT(n-1)_)，而且耦合到左鄰近感測電路850-3的感測放大器806。對應於計算組件831-2的互補數據線對DIGIT(n)/DIGIT(n)_與計算組件831-2被隔離，因為負載/通過電晶體807-1及807-2不導通。一旦次級鎖存器耦合到左鄰近互補數據線對，以上偽碼中所展示的「激發感測放大器」便指示以先前針對將數據值存儲於感測放大器中所描述的方式將互補數據線對上的數據值存儲於左鄰近感測放大器806中。在將來自互補數據線對的向左移位的行X數據值存儲於左鄰近感測放大器806中之後，以上偽碼中所展示的「對Shift撤銷激活」指示SHIFT控制信號變低，此致使移位電路823-2的移位電晶體(例如，870-1及870-2)停止導通且隔離互補數據線對與右鄰近計算組件831-2。在將來自互補數據線對的向左移位的行X數據值存儲於右鄰近感測放大器806中之後，以上偽碼中所展示的「對SHIFT撤銷激活」指示SHIFT控制信號變低，此致使移位電晶體(例如，870-1及870-2)停止導通且隔離互補數據線對與右鄰近計算組件831-2。上文所描述的移位循環比先前所描述的移位循環快，因為可消除行循環。由於行不開啟而可減少電力；因此，不存在對存儲器單元的相關聯的充電及放電。還可相對於圖3中所展示的具有移位電路323的電路配置減少電力，因為升高電壓(例如，3.0V)被施加到圖3中所展示的移位電路323的隔離電晶體，而在使用圖8中所圖解說明的電路實施SHIFT功能性時利用了VCC(例如，1.2V)。如上文所提及，計算組件831-2的鎖存器864可用作累加器且聯合感測放大器806操作以實施邏輯操作。下文關於圖9到12中所圖解說明的時序圖針對感測電路850-3描述這些操作。圖9圖解說明根據本發明的若干個實施例的與使用感測電路執行若干個邏輯操作相關聯的時序圖。圖9中所展示的時序圖圖解說明與執行邏輯操作(例如，R輸入邏輯操作)的第一操作階段相關聯的信號(例如，電壓信號)。例如，關於圖9所描述的第一操作階段可為AND、NAND、OR或NOR操作的第一操作階段。執行圖9中所圖解說明的操作階段可涉及消耗顯著少於先前處理方法的能量(例如，大約一半)，先前處理方法可涉及提供電壓軌之間(例如，供應與接地之間)的全擺動。在圖9中所圖解說明的實例中，對應於互補邏輯值(例如，「1」及「0」)的電壓軌是供應電壓(VCC)及參考電壓(例如，接地(Gnd))。在執行邏輯操作之前，可發生平衡使得互補數據線D及D_在平衡電壓(VCC/2)下短接在一起，如先前所描述。下文所描述的邏輯操作的第一操作階段涉及將邏輯操作的第一操作數加載到累加器中。圖9中所展示的時間參考(例如，t1等)未必表示與其它時序圖中的類似時間參考相同的絕對或相對時間。在時間t1處，對平衡信號926撤銷激活，且然後啟用選定行(例如，對應於其數據值將被感測且用作第一輸入的存儲器單元的行)。信號904-0表示施加到選定存儲器單元行的電壓信號。當行信號904-0達到對應於選定單元的存取電晶體的閾值電壓(Vt)時，存取電晶體接通且將數據線D耦合到選定存儲器單元(例如，如果單元是1T1CDRAM單元，那麼耦合到電容器)，此在時間t2與t3之間形成數據線(例如，805-1(D)及805-2(D_))之間的差分電壓信號(例如，如分別由數據線上的信號905-1及905-2所指示)。由信號903表示選定單元的電壓。由於能量守恆，形成數據線805-1(D)與805-2(D_)之間的差分信號(例如，通過將單元耦合到數據線D)不消耗能量，因為可在耦合到行的多個存儲器單元內攤還與啟用/停用行信號904-0相關聯的能量。在時間t3處，通過控制信號990(例如，圖2中所展示的ACT)變低且負控制信號928(例如，圖2中所展示的RNL)變低而啟用感測放大器(例如，圖8中所展示的806)，此放大數據線805-1(D)與805-2(D_)之間的差分信號，從而導致對應於邏輯「1」的電壓(例如，VCC)或對應於邏輯「0」的電壓(例如，接地)處於數據線D上(且另一電壓處於互補數據線D_上)，使得所感測數據值存儲於感測放大器806的初級鎖存器中。在將數據線805-1(D)從平衡電壓VCC/2充電到導軌電壓VCC時發生初級能量消耗。根據一些實施例，感測放大器806的初級鎖存器可通過相應感測放大器通過電晶體(例如，感測放大器806與互補數據線D及D_之間的第二組通過電晶體)耦合到互補數據線D及D_。感測放大器806的初級鎖存器的一個節點(例如，S1)通過其耦合到數據線D的感測放大器通過電晶體可由PASSD控制信號911控制，且感測放大器806的初級鎖存器的另一節點(例如，S2)通過其耦合到數據線D_的感測放大器通過電晶體可由PASSDB控制信號(其可在此處與PASSD控制信號表現相同)控制。在時間t4處，可啟用感測放大器通過電晶體(例如，經由施加到耦合到感測放大器通過電晶體的相應柵極的控制線的相應PASSD及PASSDB控制信號)。在時間t5處，經由相應控制線812-1及812-2激活累加器控制信號912-1(例如，ACCUM)及912-2(例如，ACCUMB)(例如，其中通過將控制線812-1耦合到GND且將控制線812-2耦合到VDD而不持續地啟用累加器)。如下文所描述，累加器控制信號912-1及912-2可保持激活以用於後續操作階段。如此，在此實例中，激活ACCUMB控制信號912-1及ACCUM控制信號912-2會啟用計算組件831的次級鎖存器(例如，用作累加器)。將存儲於感測放大器806中的所感測數據值傳送(例如，複製)到次級鎖存器864-S。在時間t6處，通過PASSD及PASSDB控制信號911變低而停用(例如，關斷)感測放大器通過電晶體。然而，由於累加器控制信號912-1及912-2保持激活，因此將經累加結果存儲(例如，鎖定)於次級鎖存器(例如，用作累加器)中。在時間t7處，對行信號904-0撤銷激活，且在時間t8處停用陣列感測放大器(例如，對啟用感測放大器的控制信號928及990撤銷激活)。在時間t9處，數據線D及D_是平衡的(例如，平衡信號926被激活)，如由數據線電壓信號905-1及905-2從其相應軌值移動到平衡電壓(VCC/2)所圖解說明。所述平衡由於能量守恆定律而消耗極少能量。如先前與圖2相關聯地所描述，在此實例中，平衡可涉及在是VCC/2的平衡電壓下將互補數據線D及D_短接在一起。例如，可在存儲器單元感測操作之前發生平衡。圖10及11分別圖解說明根據本發明的若干個實施例的與使用感測電路執行若干個邏輯操作相關聯的時序圖。圖10及11中所展示的時序圖圖解說明與執行邏輯操作(例如，R輸入邏輯操作)的若干個中間操作階段相關聯的信號(例如，電壓信號)。例如，圖4中所展示的時序圖對應於R輸入NAND操作或R輸入AND操作的若干個中間操作階段，且圖5中所展示的時序圖對應於R輸入NOR操作或R輸入OR操作的若干個中間操作階段。舉例來說，執行AND或NAND操作可包含繼例如關於圖9所描述的初始操作階段之後執行圖10中所展示的操作階段一或多次。類似地，執行OR或NOR操作可包含繼例如關於圖9所描述的初始操作階段之後執行關於圖11所展示及描述的操作階段一或多次。如圖10及11中所圖解說明的時序圖中所展示，在時間t1處，停用平衡(例如，對平衡信號1026/1126撤銷激活)，且然後啟用選定行(例如，對應於其數據值將被感測且用作例如第二輸入、第三輸入等的輸入的存儲器單元的行)。信號1004-1/1104-1表示施加到選定行的電壓信號。當行信號1004-1/1104-1達到對應於選定單元的存取電晶體的閾值電壓(Vt)時，存取電晶體接通且將數據線D耦合到選定存儲器單元(例如，如果單元是1T1CDRAM單元，那麼耦合到電容器)，此在時間t2與t3之間形成數據線D與D_之間的差分電壓信號(例如，如分別由信號1005-1/1105-1及1005-1/1005-2所指示)。由信號1003/1103表示選定單元的電壓。由於能量守恆，形成D與D_之間的差分信號(例如，通過將單元耦合到數據線D)不消耗能量，因為可在耦合到行的多個存儲器單元內攤還與激活/撤銷激活行信號1004-1/1104-1相關聯的能量。在時間t3處，啟用感測放大器(例如，圖8中所展示的806)(例如，正控制信號1090/1190(例如，對應於圖2中所展示的ACT290)變低，且負控制信號1028/1128(例如，圖2中所展示的RNL228)變低)，此放大D與D_之間的差分信號，從而導致對應於邏輯「1」的電壓(例如，VCC)或對應於邏輯「0」的電壓(例如，接地)處於數據線D上(且另一電壓在互補數據線D_上)，使得所感測數據值存儲於感測放大器806的初級鎖存器中。在將數據線D(805-1)從平衡電壓VCC/2充電到導軌電壓VCC中發生初級能量消耗。如圖10及11中所圖解說明的時序圖中所展示，在時間t4處(例如，在感測選定單元之後)，取決於特定邏輯操作而激活圖10中所展示的控制信號1011-1(PASSD)及圖11中所展示的控制信號1111-2(PASSDB)中的僅一者(例如，啟用通過電晶體中的僅一者(如果存在))。舉例來說，由於圖10中所圖解說明的時序圖對應於NAND或AND操作的中間階段，因此在時間t4處激活控制信號1011-1(PASSD)以接通將初級鎖存器耦合到數據線D的通過電晶體且PASSDB控制信號保持被撤銷激活，從而使將初級鎖存器耦合到數據線D_的通過電晶體關斷。相反地，由於圖11中所圖解說明的時序圖對應於NOR或OR操作的中間階段，因此在時間t4處激活控制信號1111-2(PASSDB)以接通將初級鎖存器耦合到數據線D_的通過電晶體且控制信號PASSD保持被撤銷激活，從而使將初級鎖存器耦合到數據線D的通過電晶體關斷。從上文回想起：累加器控制信號912-1(Accumb)及912-2(Accum)在關於圖9所描述的初始操作階段期間被激活，且其在中間操作階段期間保持被激活。由於先前啟用累加器，因此僅激活PASSD(如圖10中所展示的1011-1)導致累加對應於圖10中所展示的電壓信號1005-1(對應於數據線D)的數據值。類似地，僅激活PASSDB(如圖11中所展示的1111-2)導致累加對應於電壓信號1105-2(對應於數據線D_)的數據值。例如，在圖4中所圖解說明的時序圖中所展示的實例性AND/NAND操作(其中僅激活PASSD(1011-1))中，如果存儲於第二選定存儲器單元中的數據值是邏輯「0」，那麼與次級鎖存器相關聯的經累加值被斷言為低使得次級鎖存器存儲邏輯「0」。如果存儲於第二選定存儲器單元中的數據值並非邏輯「0」，那麼次級鎖存器保持其所存儲第一選定存儲器單元數據值(例如，邏輯「1」或邏輯「0」)。如此，在此AND/NAND操作實例中，次級鎖存器正用作零(0)累加器。類似地，在圖11中所圖解說明的時序圖中所展示的實例性OR/NOR操作(其中僅激活PASSDB1111-2)中，如果存儲於第二選定存儲器單元中的數據值是邏輯「1」，那麼與次級鎖存器相關聯的經累加值被斷言為高使得次級鎖存器存儲邏輯「1」。如果存儲於第二選定存儲器單元中的數據值並非邏輯「1」，那麼次級鎖存器保持其所存儲第一選定存儲器單元數據值(例如，邏輯「1」或邏輯「0」)。如此，在此OR/NOR操作實例中，次級鎖存器正有效地用作一(1)累加器，因為D_上的電壓信號1105-2正設定累加器的真實數據值。在例如圖10或11中所展示的中間操作階段結束時，對PASSD信號1011-1(例如，用於AND/NAND)或PASSDB信號1111-2(例如，用於OR/NOR)撤銷激活(例如，在時間t5處)，停用選定行(例如，在時間t6處)，停用感測放大器(例如，在時間t7處)，且發生平衡(例如，在時間t8處)。可重複例如圖10或11中所圖解說明的中間操作階段以便累加來自若干個額外行的結果。作為實例，可針對第三存儲器單元執行圖10及/或11中所圖解說明的時序圖序列後續(例如，第二)次，針對第四存儲器單元執行後續(例如，第三)次等。例如，針對10輸入NOR操作，圖11中所展示的中間階段可發生9次以提供10輸入邏輯操作的9個輸入，其中在初始操作階段(例如，如關於圖9所描述)期間確定第十輸入。圖12圖解說明根據本發明的若干個實施例的與使用感測電路執行若干個邏輯操作相關聯的時序圖。圖12中所圖解說明的時序圖展示與執行邏輯操作(例如，R輸入邏輯操作)的最後操作階段相關聯的信號(例如，電壓信號)。例如，圖12中所圖解說明的時序圖對應於R輸入AND操作或R輸入OR操作的最後操作階段。舉例來說，執行R輸入的最後操作階段可包含繼與圖10及/或11相關聯地所描述的中間操作階段的若干個迭代之後執行圖12中所展示的操作階段。下文所展示的表1指示對應於與根據本文中所描述的若干個實施例執行若干個R輸入邏輯操作相關聯的操作階段序列的各圖。操作圖9圖10圖11圖12AND第一階段R-1個迭代最後階段NAND第一階段R-1個迭代OR第一階段R-1個迭代最後階段NOR第一階段R-1個迭代表1與將R輸入邏輯操作的結果存儲到陣列的行相關聯地描述圖12的時序圖中所圖解說明的最後操作階段。然而，如上文所描述，在若干個實施例中，可將結果存儲到除往回到陣列以外的適合位置(例如，經由I/O線存儲到與控制器及/或主機處理器相關聯的外部寄存器、存儲到不同存儲器裝置的存儲器陣列等)。如圖12中所圖解說明的時序圖中所展示，在時間t1處，停用平衡(例如，對平衡信號1226撤銷激活)使得數據線D及D_浮動。在時間t2處，激活PASSD控制信號1211(及PASSDB信號)以用於AND或OR操作。激活PASSD控制信號1211(及PASSDB信號)(例如，與AND或OR操作相關聯地)將存儲於圖8中所展示的計算組件831-1的次級鎖存器864中的所累加輸出傳送到感測放大器806的初級鎖存器。例如，針對AND操作，如果在先前操作階段(例如，圖9中所圖解說明的第一操作階段及圖10中所圖解說明的中間操作階段的一或多個迭代)中感測的存儲器單元中的任何者存儲邏輯「0」(例如，如果AND操作的R輸入中的任何者是邏輯「0」)，那麼數據線D_將攜載對應於邏輯「1」的電壓(例如，VCC)且數據線D將攜載對應於邏輯「0」的電壓(例如，接地)。針對此AND操作實例，如果在先前操作階段中感測的所有存儲器單元存儲邏輯「1」(例如，AND操作的所有R輸入是邏輯「1」)，那麼數據線D_將攜載對應於邏輯「0」的電壓且數據線D將攜載對應於邏輯「1」的電壓。在時間t3處，然後啟用感測放大器806的初級鎖存器(例如，正控制信號1290(例如，對應於圖2中所展示的ACT290)變低且負控制信號1228(例如，對應於圖2中所展示的RNL228)變低)，此放大數據線D與D_之間的差分信號使得數據線D現在攜載相應輸入數據值的經AND操作的結果(如從在先前操作階段期間感測的存儲器單元確定)。如此，如果輸入數據值中的任何者是邏輯「0」，那麼數據線D將處於接地，且如果所有輸入數據值是邏輯「1」，那麼數據線D將處於VCC。針對OR操作，如果在先前操作階段(例如，圖9的第一操作階段及圖11中所展示的中間操作階段的一或多個迭代)中感測的存儲器單元中的任何者存儲邏輯「1」(例如，如果OR操作的R輸入中的任何者是邏輯「1」)，那麼數據線D_將攜載對應於邏輯「0」的電壓(例如，接地)且數據線D將攜載對應於邏輯「1」的電壓(例如，VCC)。針對此OR實例，如果在先前操作階段中感測的所有存儲器單元存儲邏輯「0」(例如，OR操作的所有R輸入是邏輯「0」)，那麼數據線D將攜載對應於邏輯「0」的電壓且數據線D_將攜載對應於邏輯「1」的電壓。在時間t3處，然後啟用感測放大器806的初級鎖存器且數據線D現在攜載相應輸入數據值的經OR操作的結果(如從在先前操作階段期間感測的存儲器單元確定)。如此，如果輸入數據值中的任何者是邏輯「1」，那麼數據線D將處於VCC，且如果所有輸入數據值是邏輯「0」，那麼數據線D將處於接地。然後可將R輸入AND或OR邏輯操作的結果往回存儲到圖1中所展示的陣列130的存儲器單元。在圖12中所展示的實例中，將R輸入邏輯操作的結果存儲到耦合到經開啟的最後行(例如，最後邏輯操作操作數的行)的存儲器單元。將邏輯操作的結果存儲到存儲器單元僅僅涉及通過啟用特定行而啟用相關聯的行存取電晶體。存儲器單元的電容器將被驅動到對應於數據線D上的數據值(例如，邏輯「1」或邏輯「0」)的電壓，此本質上對先前存儲於選定存儲器單元中的任何數據值重寫。應注意，選定存儲器單元可為存儲用作邏輯操作的輸入的數據值的相同存儲器單元。例如，可將邏輯操作的結果往回存儲到存儲邏輯操作的操作數的存儲器單元。時序圖12中所圖解說明的時序圖展示，在時間t3處對正控制信號1290及負控制信號1228撤銷激活(例如，信號1290變高且信號1228變低)以停用圖8中所展示的感測放大器806。在時間t4處，對在時間t2處經激活的PASSD控制信號1211(及PASSDB信號)撤銷激活。實施例並不限於此實例。例如，在若干個實施例中，可繼時間t4之後(例如，在對PASSD控制信號1211(及PASSDB信號)撤銷激活之後)啟用圖8中所展示的感測放大器806。如圖12中所展示，在時間t5處，啟用選定行(例如，通過行啟用信號1204變高)，此將選定單元的電容器驅動到對應於存儲於累加器中的邏輯值的電壓。在時間t6處，停用選定行。在時間t7處，停用圖8中所展示的感測放大器806(例如，對正控制信號1228及負控制信號1290撤銷激活)，且在時間t8處發生平衡(例如，激活信號1226且使互補數據線1205-1(D)及1205-2(D_)上的電壓為平衡電壓)。儘管上文關於圖12論述執行R輸入的最後操作階段的實例以用於執行AND及OR邏輯操作，但實施例不限於這些邏輯操作。舉例來說，NAND及NOR操作還可涉及使用控制信號操作圖8中所圖解說明的感測電路而進行的對往回存儲到陣列130(圖1中所展示)的存儲器單元的R輸入的最後操作階段。圖13是圖解說明根據本發明的若干個實施例的感測電路1350-4的示意圖。圖13中所展示的感測電路1350-4及移位電路1323-2與圖8中所展示的感測電路850-3及移位電路823-2相同，其中具有一個例外。即，移位電路1323-2對應於圖8中所展示的移位電路823-2，且感測電路1350-4對應於圖8中所展示的感測電路850-3，其中具有下文所描述的一個差異。根據本發明的各種實施例，感測放大器1306對應於感測放大器806，只不過平衡電路的輸入控制件耦合到次級鎖存器1364的關鍵節點(gutnode)(例如，第一輸入1317-1(S1)及1317-2(S2))而非耦合到數據線1305-1(D)及1305-2(D_)。更特定來說，電晶體1338-1及1338-2(其對應於針對圖2中所圖解說明的感測放大器206所展示的電晶體238-1及238-2)的柵極耦合到次級鎖存器1364的關鍵節點(例如，第一輸入1317-1(S1)及1317-2(S2))。還關於圖14中所圖解說明的感測放大器1406展示這些連接。此配置將全軌信號(例如，VCC或接地)提供到平衡電路，且因此可比關於圖8中所圖解說明的感測電路850-3所展示的配置更穩健。圖14是圖解說明根據本發明的若干個實施例的感測電路的一部分的示意圖。在此實例中，感測電路的所述部分包括感測放大器1406。在若干個實施例中，感測放大器1406可對應於圖13中所展示的經修改感測放大器1306(其可對應於關於圖2所展示及描述的感測放大器206的經修改版本)。感測放大器1406展示電晶體1438-1及1438-2(其對應於圖13中所展示的電晶體1338-1及1338-2)的柵極耦合到次級鎖存器的關鍵節點(例如，S1及S2)，如關於圖13所描述。此不同於針對圖2中所展示的電晶體238-1及238-2所展示的連接。此外，感測放大器1406展示電晶體1438-1的一個源極/漏極耦合到EqOR控制信號線1471，而非通過具有耦合到EqOR控制信號線的柵極的電晶體(例如，圖2中所展示的236-1)。感測放大器1406還展示的電晶體1438-2的一個源極/漏極耦合到EqAND控制信號線1472，而非通過具有耦合到EqAND控制信號線的柵極的電晶體(例如，圖2中所展示的236-2)。EqOR及EqAND可提供可被斷言為VCC的控制信號。感測放大器1406的配置使用比感測放大器1306少兩個的電晶體，且還使用少於感測放大器1306的電力，因為在預充電循環中存在較少用以充電及放電的電容。可在圖3中所展示的感測放大器306中、針對圖6中所展示的感測放大器606、針對圖7中所展示的感測放大器706、針對圖8中所展示的感測放大器806且針對圖13中所展示的感測放大器1306利用針對感測放大器1406所展示的平衡電路到EqOR及EqAND的替代連接。圖15是圖解說明根據本發明的若干個實施例的感測電路的示意圖。存儲器單元包括存儲元件(例如，電容器)及存取裝置(例如，電晶體)。例如，電晶體1502-1及電容器1503-1構成存儲器單元，且電晶體1502-2及電容器1503-2構成存儲器單元等。在此實例中，存儲器陣列1530是1T1C(一個電晶體一個電容器)存儲器單元的DRAM陣列。在若干個實施例中，所述存儲器單元可為破壞性讀取存儲器單元(例如，讀取存儲於所述單元中的數據會破壞數據使得起初存儲於單元中的數據在經讀取之後被刷新)。存儲器陣列1530的單元布置成由字線1504-X(行X)、1504-Y(行Y)等耦合的行及由互補數據線對DIGIT(n-1)/DIGIT(n-1)_、DIGIT(n)/DIGIT(n)_、DIGIT(n+1)/DIGIT(n+1)_耦合的列。對應於每一對互補數據線的個別數據線還可分別稱為數據線1505-1(D)及1505-2(D_)。儘管圖15中展示僅三對互補數據線，但本發明的實施例並不如此受限制，且存儲器單元陣列可包含額外存儲器單元列及/或數據線(例如，4,096、8,192、16,384等)。存儲器單元可耦合到不同數據線及/或字線。舉例來說，電晶體1502-1的第一源極/漏極區域可耦合到數據線1505-1(D)，電晶體1502-1的第二源極/漏極區域可耦合到電容器1503-1，且電晶體1502-1的柵極可耦合到字線1504-X。電晶體1502-2的第一源極/漏極區域可耦合到數據線1505-2(D_)，電晶體1502-2的第二源極/漏極區域可耦合到電容器1503-2，且電晶體1502-2的柵極可耦合到字線1504-Y。如圖15中所展示的單元板可耦合到電容器1503-1及1503-2中的每一者。單元板可為可在各種存儲器陣列配置中將參考電壓(例如，接地)施加到的共同節點。根據本發明的若干個實施例，存儲器陣列1530耦合到感測電路1550。在此實例中，感測電路1550包括對應於相應存儲器單元列(例如，耦合到相應互補數據線對)的感測放大器1506及計算組件1531。感測放大器1506可包括可在本文中稱為初級鎖存器的交叉耦合的鎖存器。舉例來說，感測放大器1506可如關於圖16所描述而配置。在圖15中所圖解說明的實例中，對應於計算組件1531的電路包括靜態鎖存器1564及尤其實施動態鎖存器的額外十個電晶體。計算組件1531的動態鎖存器及/或靜態鎖存器可在本文中共同稱為可用作累加器的次級鎖存器。如此，計算組件1531可操作為及/或在本文中稱為累加器。計算組件1531可耦合到數據線D1505-1及D_1505-2中的每一者，如圖15中所展示。然而，實施例不限於此實例。舉例來說，計算組件1531的電晶體可全部是n溝道電晶體(例如，NMOS電晶體)。在此實例中，數據線D1505-1可耦合到電晶體1516-1及1539-1的第一源極/漏極區域以及負載/通過電晶體1518-1的第一源極/漏極區域。數據線D_1505-2可耦合到電晶體1516-2及1539-2的第一源極/漏極區域以及負載/通過電晶體1518-2的第一源極/漏極區域。負載/通過電晶體1518-1及1518-2的柵極可共同耦合到LOAD控制信號或分別耦合到PASSD/PASSDB控制信號，如下文進一步論述。負載/通過電晶體1518-1的第二源極/漏極區域可直接耦合到電晶體1516-1及1539-2的柵極。負載/通過電晶體1518-2的第二源極/漏極區域可直接耦合到電晶體1516-2及1539-1的柵極。電晶體1516-1的第二源極/漏極區域可直接耦合到下拉電晶體1514-1的第一源極/漏極區域。電晶體1539-1的第二源極/漏極區域可直接耦合到下拉電晶體1507-1的第一源極/漏極區域。電晶體1516-2的第二源極/漏極區域可直接耦合到下拉電晶體1514-2的第一源極/漏極區域。電晶體1539-2的第二源極/漏極區域可直接耦合到下拉電晶體1507-2的第一源極/漏極區域。下拉電晶體1507-1、1507-2、1514-1及1514-2中的每一者的第二源極/漏極區域可共同一起耦合到參考電壓線1591(例如，接地(GND))。下拉電晶體1507-1的柵極可耦合到AND控制信號線，下拉電晶體1514-1的柵極可耦合到ANDinv控制信號線1513-1，下拉電晶體1514-2的柵極可耦合到ORinv控制信號線1513-2，且下拉電晶體1507-2的柵極可耦合到OR控制信號線。電晶體1539-1的柵極可稱為節點S1，且電晶體1539-2的柵極可稱為節點S2。圖15中所展示的電路將累加器數據動態地存儲於節點S1及S2上。激活LOAD控制信號致使負載/通過電晶體1518-1及1518-2導通，且藉此將互補數據加載到節點S1及S2上。LOAD控制信號可升高到大於VDD的電壓以將全VDD電平傳遞到S1/S2。然而，使LOAD控制信號升高到大於VDD的電壓是任選的，且圖15中所展示的電路的功能性不取決於LOAD控制信號被升高到大於VDD的電壓。圖15中所展示的計算組件1531的配置具有當下拉電晶體1507-1、1507-2、1514-1及1514-2在激發感測放大器1506之前(例如，在感測放大器1506的預種期間)導通時平衡感測放大器的功能性的益處。如本文中所使用，激發感測放大器1506是指啟用感測放大器1506以設定初級鎖存器及隨後停用感測放大器1506以保持經設定初級鎖存器。在平衡被停用(在感測放大器中)之後但在感測放大器激發之前執行邏輯操作可節省電力使用，因為感測放大器的鎖存器不必須使用全軌電壓(例如，VDD、GND)來「翻轉」。反相電晶體可在執行某些邏輯操作時下拉相應數據線。舉例來說，可操作與電晶體1514-1(具有耦合到ANDinv控制信號線1513-1的柵極)串聯的電晶體1516-1(具有耦合到動態鎖存器的S2的柵極)以下拉數據線1505-1(D)，且可操作與電晶體1514-2(具有耦合到ANDinv控制信號線1513-2的柵極)串聯的電晶體1516-2(具有耦合到動態鎖存器的S1的柵極)以下拉數據線1505-2(D_)。鎖存器1564可通過耦合到作用中負控制信號線1512-1(ACCUMB)及作用中正控制信號線1512-2(ACCUM)而以可控制方式經啟用，而非經配置以通過耦合到接地及VDD而連續地經啟用。在各種實施例中，負載/通過電晶體1508-1及1508-2可各自具有耦合到LOAD控制信號或PASSD/PASSDB控制信號中的一者的柵極。根據一些實施例，負載/通過電晶體1518-1及1518-2的柵極可共同耦合到LOAD控制信號。在其中負載/通過電晶體1518-1及1518-2的柵極共同耦合到LOAD控制信號的配置中，電晶體1518-1及1518-2可為負載電晶體。激活LOAD控制信號致使負載電晶體導電，且藉此將互補數據加載到節點S1及S2上。LOAD控制信號可升高到大於VDD的電壓以將全VDD電平傳遞到S1/S2。然而，LOAD控制信號不需要升高到大於VDD的電壓是任選的，且圖15中所展示的電路的功能性不取決於LOAD控制信號被升高到大於VDD的電壓。根據一些實施例，負載/通過電晶體1518-1的柵極可耦合到PASSD控制信號，且負載/通過電晶體1518-2的柵極可耦合到PASSDb控制信號。在其中電晶體1518-1及1518-2的柵極分別耦合到PASSD及PASSDb控制信號中的一者的配置中，電晶體1518-1及1518-2可為通過電晶體。可以不同於負載電晶體的方式(例如，在不同時間處及/或在不同電壓/電流條件下)操作通過電晶體。如此，通過電晶體的配置可不同於負載電晶體的配置。舉例來說，負載電晶體經構造以處置與將數據線耦合到局部動態節點S1及S2相關聯的負載。通過電晶體經構造以處置與將數據線耦合到鄰近累加器(例如，通過移位電路1523，如圖15中所展示)相關聯的較重負載。根據一些實施例，負載/通過電晶體1518-1及1518-2可經配置以適應對應於通過電晶體的較重負載但是作為負載電晶體被耦合及操作。經配置為通過電晶體的負載/通過電晶體1518-1及1518-2還可用作負載電晶體。然而，經配置為負載電晶體的負載/通過電晶體1518-1及1518-2可能不能夠用作通過電晶體。在若干個實施例中，包含鎖存器1564的計算組件1531可包括按與其所耦合的陣列(例如，圖15中所展示的陣列1530)的對應存儲器單元的電晶體相同的間距形成的若干個電晶體，所述若干個電晶體可符合特定特徵大小(例如，4F2、6F2等)。根據各種實施例，鎖存器1564包含通過負載/通過電晶體1518-1及1518-2耦合到一對互補數據線D1505-1及D_1505-2的四個電晶體1508-1、1508-2、1509-1及1509-2。然而，實施例不限於此配置。鎖存器1564可為交叉耦合的鎖存器(例如，例如n溝道電晶體(例如，NMOS電晶體)1509-1及1509-2的一對電晶體的柵極與例如p溝道電晶體(例如，PMOS電晶體)1508-1及1508-2的另一對電晶體的柵極交叉耦合)。如本文中進一步描述，交叉耦合的鎖存器1564可稱為靜態鎖存器。相應數據線D及D_上的電壓或電流可提供到交叉耦合的鎖存器1564的相應鎖存器輸入1517-1及1517-2(例如，次級鎖存器的輸入)。在此實例中，鎖存器輸入1517-1耦合到電晶體1508-1及1509-1的第一源極/漏極區域以及電晶體1508-2及1509-2的柵極。類似地，鎖存器輸入1517-2可耦合到電晶體1508-2及1509-2的第一源極/漏極區域以及電晶體1508-1及1509-1的柵極。在此實例中，電晶體1509-1及1509-2的第二源極/漏極區域共同耦合到負控制信號線1512-1(例如，類似於圖16中關於初級鎖存器所展示的控制信號RnIF的接地(GND)或ACCUMB控制信號)。電晶體1508-1及1508-2的第二源極/漏極區域共同耦合到正控制信號線1512-2(例如，類似於圖16中關於初級鎖存器所展示的控制信號ACT的VDD或ACCUM控制信號)。正控制信號1512-2可提供供應電壓(例如，VDD)且負控制信號1512-1可為參考電壓(例如，接地)以啟用交叉耦合的鎖存器1564。根據一些實施例，電晶體1508-1及1508-2的第二源極/漏極區域共同直接耦合到供應電壓(例如，VDD)，且電晶體1509-1及1509-2的第二源極/漏極區域共同直接耦合到參考電壓(例如，接地)以便連續地啟用鎖存器1564。經啟用交叉耦合的鎖存器1564操作以放大鎖存器輸入1517-1(例如，第一共同節點)與鎖存器輸入1517-2(例如，第二共同節點)之間的差分電壓，使得鎖存器輸入1517-1經驅動到經激活正控制信號電壓(例如，VDD)或經激活負控制信號電壓(例如，接地)，且鎖存器輸入1517-2經驅動到經激活正控制信號電壓(例如，VDD)或經激活負控制信號電壓(例如，接地)中的另一者。圖16是圖解說明根據本發明的若干個實施例的感測電路的一部分的示意圖。根據各種實施例，感測放大器1606(例如，對應於圖15中所展示的感測放大器1506)可包括交叉耦合的鎖存器。然而，感測放大器1606的實施例不限於交叉耦合的鎖存器。作為實例，感測放大器1606可為電流模式感測放大器及/或單端感測放大器(例如，耦合到一個數據線的感測放大器)。而且，本發明的實施例不限於摺疊式數據線架構。在若干個實施例中，感測放大器(例如，1606)可包括按與其所耦合的對應計算組件1631及/或陣列(例如，圖15中所展示的陣列1530)的存儲器單元的電晶體相同的間距形成的若干個電晶體，所述若干個電晶體可符合特定特徵大小(例如，4F2、6F2等)。感測放大器1606包括鎖存器1615，鎖存器1615包含耦合到一對互補數據線D1605-1及D_1605-2的四個電晶體。鎖存器1615可為交叉耦合的鎖存器(例如，例如n溝道電晶體(例如，NMOS電晶體)1627-1及1627-2等的一對電晶體的柵極與例如p溝道電晶體(例如，PMOS電晶體)1629-1及1629-2等的另一對電晶體的柵極交叉耦合)。如本文中進一步描述，包括電晶體1627-1、1627-2、1629-1及1629-2的鎖存器1615可稱為初級鎖存器。然而，實施例並不限於此實例。相應數據線D及D_上的電壓或電流可提供到交叉耦合的鎖存器1615的相應鎖存器輸入1633-1及1633-2(例如，次級鎖存器的輸入)。在此實例中，鎖存器輸入1633-1耦合到電晶體1627-1及1629-1的第一源極/漏極區域以及電晶體1627-2及1629-2的柵極。類似地，鎖存器輸入1633-2可耦合到電晶體1627-2及1629-2的第一源極/漏極區域以及電晶體1627-1及1629-1的柵極。計算組件1633(例如，用作累加器)可耦合到交叉耦合的鎖存器1615的鎖存器輸入1633-1及1633-2，如所展示；然而，實施例不限於圖16中所展示的實例。在此實例中，電晶體1627-1及1627-2的第二源極/漏極區域共同耦合到作用中負控制信號1628(RnIF)。電晶體1629-1及1629-2的第二源極/漏極區域共同耦合到作用中正控制信號1690(ACT)。ACT信號1690可為供應電壓(例如，VDD)且RnIF信號可為參考電壓(例如，接地)。激活信號1628及1690會啟用交叉耦合的鎖存器1615。經啟用交叉耦合的鎖存器1615操作以放大鎖存器輸入1633-1(例如，第一共同節點)與鎖存器輸入1633-2(例如，第二共同節點)之間的差分電壓，使得鎖存器輸入1633-1經驅動到ACT信號電壓及RnIF信號電壓中的一者(例如，VDD及接地中的一者)，且鎖存器輸入1633-2經驅動到ACT信號電壓及RnIF信號電壓中的另一者。感測放大器1606還可包含經配置以平衡數據線D與D_(例如，與使感測放大器準備用於感測操作相關聯)的電路。在此實例中，平衡電路包括具有第一源極/漏極區域的一電晶體1624，所述第一源極/漏極區域耦合到電晶體1625-1的第一源極/漏極區域及數據線D1605-1。電晶體1624的第二源極/漏極區域可耦合到電晶體1625-2的第一源極/漏極區域及數據線D_1605-2。電晶體1624的柵極可耦合到電晶體1625-1及1625-2的柵極。電晶體1625-1及1625-2的第二源極/漏極區域耦合到可等於VDD/2的平衡電壓1638(例如，VDD/2)，其中VDD是與陣列相關聯的供應電壓。電晶體1624、1625-1及1625-2的柵極可耦合到控制信號1625(EQ)。如此，激活EQ會啟用電晶體1624、1625-1及1625-2，此有效地將數據線D短接到數據線D_使得數據線D及D_經平衡到平衡電壓VDD/2。根據本發明的各種實施例，可使用感測放大器執行若干個邏輯操作，且將結果存儲於計算組件(例如，用作累加器)中。如圖15中所展示，感測放大器1506及計算組件1531可經由移位電路1523耦合到陣列1530。在此實例中，移位電路1523包括一對隔離裝置(例如，分別耦合到數據線1505-1(D)及1505-2(D_)的隔離電晶體1521-1及1521-2))。隔離電晶體1521-1及1521-2耦合到控制信號1522(NORM)，控制信號1522在被激活時啟用(例如，接通)隔離電晶體1521-1及1521-2以將對應感測放大器1506及計算組件1531耦合到對應存儲器單元列(例如，對應互補數據線對1505-1(D)及1505-2(D_))。根據各種實施例，隔離電晶體1521-1及1521-2的導通可稱為移位電路1523的「正常」配置。在圖15中所圖解說明的實例中，移位電路1523包含耦合到互補控制信號1521(SHIFT)的另一(例如，第二)對隔離裝置(例如，隔離電晶體1521-3及1521-4)，互補控制信號1519可(舉例來說)在NORM被撤銷激活時經激活。可操作隔離電晶體1521-3及1521-4(例如，經由控制信號1519)使得特定感測放大器1506及計算組件1531耦合到不同互補數據線對(例如，不同於隔離電晶體1521-1及1521-2將特定感測放大器1506及計算組件1531耦合到的互補數據線對的互補數據線對)，或可將特定感測放大器1506及計算組件1531耦合到另一存儲器陣列(且隔離特定感測放大器1506及計算組件1531與第一存儲器陣列)。根據各種實施例，例如，移位電路1523可布置為感測放大器1506(例如，在其內)的一部分。儘管圖15中所展示的移位電路1523包含用於將特定感測電路1550(例如，特定感測放大器1506及對應計算組件1531)耦合到特定互補數據線對1505-1(D)及1505-2(D_)(例如，DIGIT(n)及DIGIT(n)_)的隔離電晶體1521-1及1521-2以及經布置以將特定感測電路1550耦合到一個特定方向上的鄰近互補數據線對(例如，在圖15中的右邊所展示的鄰近數據線DIGIT(n+1)及DIGIT(n+1)_)的隔離電晶體1521-3及1521-4，但本發明的實施例並不如此受限制。例如，移位電路可包含用於將特定感測電路耦合到特定互補數據線對(例如，DIGIT(n)及DIGIT(n)_)的隔離電晶體1521-1及1521-2以及經布置以便用於將特定感測電路耦合到另一特定方向上的鄰近互補數據線對(例如，在圖15中的左邊所展示的鄰近數據線DIGIT(n-1)及DIGIT(n-1)_)的隔離電晶體1521-3及1521-4。本發明的實施例不限於圖15中所展示的移位電路1523的配置。在若干個實施例中，例如，可在不經由I/O線(例如，局部I/O線(IO/IO_))將數據傳送出感測電路1550的情況下與執行例如加法及減法函數等的計算函數相關聯地操作例如展示圖15中所展示的移位電路1523(例如，聯合感測放大器1506及計算組件1531)。儘管圖15中未展示，但每一存儲器單元列可耦合到列解碼線，所述列解碼線可經啟用以經由局部I/O線將來自對應感測放大器1506及/或計算組件1531的數據值傳送到在陣列外部的例如外部處理資源(例如，主機處理器及/或其它功能單元電路)等的控制組件。列解碼線可耦合到列解碼器(例如，列解碼器)。然而，如本文中所描述，在若干個實施例中，不需要經由此些I/O線傳送數據便能執行根據本發明的實施例的邏輯操作。在若干個實施例中，例如，可在不將數據傳送到在陣列外部的控制組件的情況下聯合感測放大器1506及計算組件1531操作移位電路1523以執行例如加法及減法函數等的計算函數。可以數種模式(包含其中邏輯操作的結果最初存儲於計算組件1531中的第一模式及其中邏輯操作的結果最初存儲於感測放大器1506中的第二模式)操作感測電路1550以執行邏輯操作。感測電路1550以第一模式的操作類似於針對圖8中所展示的感測電路850-3及圖9到12中所展示的時序圖所描述的操作(差異在於：計算組件1531的額外動態鎖存器與計算組件1531的靜態鎖存器1564一起操作)。下文關於圖17及18描述感測電路1550以第二模式的操作。另外，關於第二操作模式，可以預感測(例如，在邏輯操作控制信號為作用中之前激發感測放大器)及後感測(例如，在邏輯操作控制信號為作用中之後激發感測放大器)模式兩者操作感測電路1550，其中邏輯操作的結果最初存儲於感測放大器1506中。如下文進一步描述，可聯合計算組件1531操作感測放大器1506以使用來自陣列的數據作為輸入來執行各種邏輯操作。在若干個實施例中，可在不經由數據線地址存取傳送數據的情況下(例如，在不激發列解碼信號使得經由局部I/O線將數據傳送到在陣列及感測電路外部的電路的情況下)將邏輯操作的結果往回存儲到陣列。如此，本發明的若干個實施例可實現使用少於各種先前方法的電力執行邏輯操作及與其相關聯的計算函數。另外，由於若干個實施例消除對跨越I/O線傳送數據以便執行計算函數(例如，在存儲器與離散處理器之間)的需要，因此若干個實施例可實現與先前方法相比較經增加的並行處理能力。下文描述且在下文的表2中總結關於執行邏輯操作且將結果最初存儲於感測放大器1506中的圖15的感測電路1550的功能性。將特定邏輯操作的結果最初存儲於感測放大器1506的初級鎖存器中可提供與先前方法相比較經改善的多功能性，在先前方法中結果可最初駐存於計算組件1531的次級鎖存器(例如，用作累加器)中，且然後隨後傳送到例如感測放大器1506。表2將特定操作的結果最初存儲於感測放大器1506中(例如，而不必須執行額外操作以將結果從計算組件1531(例如，用作累加器)移動到感測放大器1506)是有利的，因為(例如)可在不執行預充電循環(例如，在互補數據線1505-1(D)及/或1505-2(D_)上)的情況下將結果寫入到(存儲器單元陣列的)行或往回寫入到累加器中。圖17圖解說明根據本發明的若干個實施例的與使用感測電路執行若干個邏輯操作相關聯的時序圖。可以數種模式(包含其中邏輯操作的結果最初存儲於感測放大器1306中的第一模式及其中邏輯操作的結果最初存儲於計算組件1331中的第二模式)操作感測電路1350以執行邏輯操作。下文關於圖3及4描述感測電路1350以第一模式的操作，且下文關於圖14到17描述感測電路1350以第二模式的操作。另外，關於第二操作模式，可以預感測(例如，在邏輯操作控制信號為作用中之前激發感測放大器)及後感測(例如，在邏輯操作控制信號為作用中之後激發感測放大器)模式兩者操作感測電路1350，其中邏輯操作的結果最初存儲於感測放大器1306中。如下文進一步描述，可聯合計算組件1331操作感測放大器1306以使用來自陣列的數據作為輸入來執行各種邏輯操作。在若干個實施例中，可在不經由數據線地址存取傳送數據的情況下(例如，在不激發列解碼信號使得經由局部I/O線將數據傳送到在陣列及感測電路外部的電路的情況下)將邏輯操作的結果往回存儲到陣列。如此，本發明的若干個實施例可實現使用少於各種先前方法的電力執行邏輯操作及與其相關聯的計算函數。另外，由於若干個實施例消除對跨越I/O線傳送數據以便執行計算函數(例如，在存儲器與離散處理器之間)的需要，因此若干個實施例可實現與先前方法相比較經增加的並行處理能力。圖17圖解說明與起始對第一操作數及第二操作數的AND邏輯操作相關聯的時序圖。在此實例中，第一操作數存儲於耦合到第一存取線(例如，行X)的存儲器單元中且第二操作數存儲於耦合到第二存取線(例如，行Y)的存儲器單元中。儘管實例涉及對存儲於對應於一個特定列的單元中的數據執行AND，但實施例並不如此受限制。例如，可對整行的數據值與不同行的數據值並行進行AND操作。舉例來說，如果陣列包括2,048列，那麼可並行執行2,048個AND操作。圖17圖解說明與操作感測電路(例如，1550)以執行AND邏輯操作相關聯的若干個控制信號。「EQ」對應於施加到感測放大器1506的平衡信號，「行X」對應於施加到存取線1504-X的啟用信號，「行Y」對應於施加到存取線1504-Y的啟用信號，「Act」及「RnIF」對應於施加到感測放大器1506的相應作用中正及負控制信號，「LOAD」對應於負載控制信號(例如，圖15中所展示的LOAD/PASSD及LOAD/PASSDb)，且「AND」對應於圖15中所展示的AND控制信號。圖17還圖解說明展示在行X及行Y數據值的各種數據值組合的AND邏輯操作期間對應於感測放大器1506的數字線D及D_上的信號(例如電壓信號)及對應於計算組件1531的節點S1及S2上的信號(例如，Accum)的波形圖(例如，圖式對應於相應數據值組合00、10、01、11)。下文關於與圖15中所展示的電路的AND操作相關聯的偽碼論述特定時序圖波形。可如下總結與將存儲於耦合到行1504-X的單元中的第一數據值加載(例如，複製)到累加器中相關聯的偽碼的實例：將行X複製到累加器中：對EQ撤銷激活開啟行X激發感測放大器(在此之後行X數據駐存於感測放大器中)激活LOAD(感測放大器數據(行X)傳送到累加器的節點S1及S2且動態地駐存於那裡)對LOAD撤銷激活關閉行X預充電在以上偽碼中，「對EQ撤銷激活」指示在如圖17中所展示的t1處停用對應於感測放大器1506的平衡信號(圖17中所展示的EQ信號)(例如，使得互補數據線(例如，1505-1(D)及1505-2(D_))不再短接到VDD/2)。在停用平衡之後，啟用(例如，例如通過激活信號以選擇特定行而選擇、開啟)選定行(例如，行X)，如偽碼中的「啟用行X」所指示且針對圖17中的信號行X在t2處所展示。當施加到行X的電壓信號達到對應於選定單元的存取電晶體(例如，1502-2)的閾值電壓(Vt)時，存取電晶體接通且將數據線(例如，1505-2(D_))耦合到選定單元(例如，耦合到電容器1503-2)，此形成數據線之間的差分電壓信號。在啟用行X之後，在以上偽碼中，「激發感測放大器」指示感測放大器1506經啟用以設定初級鎖存器且隨後經停用。舉例來說，如圖17中在t3處所展示，ACT正控制信號(例如，圖16中所展示的1690)變高且RnIF負控制信號(例如，圖16中所展示的1628)變低，此放大1505-1(D)與D_1505-2之間的差分信號，從而導致對應於邏輯1的電壓(例如，VDD)或對應於邏輯0的電壓(例如，GND)處於數據線1505-1(D)上(且對應於另邏輯狀態的電壓處於互補數據線1505-2(D_)上)。所感測數據值存儲於感測放大器1506的初級鎖存器中。在將數據線(例如，1505-1(D)或1505-2(D_))從平衡電壓VDD/2充電到導軌電壓VDD時發生初級能量消耗。圖17中所圖解說明的四組可能感測放大器及累加器信號(例如，行X與行Y數據值的每一組合一組)展示數據線D及D_上的信號行為。行X數據值存儲於感測放大器的初級鎖存器中。應注意，圖15展示對應於行X的包含存儲元件1502-2的存儲器單元耦合到互補數據線D_，而對應於行Y的包含存儲元件1502-1的存儲器單元耦合到數據線D。然而，如圖15中可見，對應於「0」數據值的存儲於存儲器單元1502-2(對應於行X)中的電荷致使數據線D_(存儲器單元1502-2耦合到其)上的電壓變高且對應於「1」數據值的存儲於存儲器單元1502-2中的電荷致使數據線D_上的電壓變低，此與存儲於耦合到數據線D的對應於行Y的存儲器單元1502-2中的數據狀態與電荷之間的對應性相反。當將數據值寫入到相應存儲器單元時適當地考慮到將電荷存儲於耦合到不同數據線的存儲器單元時的這些差異。在激發感測放大器之後，在以上偽碼中，「激活LOAD」指示：LOAD控制信號變高，如圖17中在t4處所展示，從而致使負載/通過電晶體1518-1及1518-2導通。以此方式，激活LOAD控制信號會啟用計算組件1531的累加器中的次級鎖存器。存儲於感測放大器1506中的所感測數據值傳送(例如，複製)到次級鎖存器。如針對圖17中所圖解說明的四組可能感測放大器及累加器信號中的每一者所展示，累加器的次級鎖存器的輸入處的行為指示次級鎖存器加載有行X數據值。如圖17中所展示，累加器的次級鎖存器可取決於先前存儲於動態鎖存器中的數據值而翻轉(例如，參見針對行X＝「0」及行Y＝「0」及針對行X＝「1」及行Y＝「0」的累加器信號)，或不翻轉(例如，參見針對行X＝「0」及行Y＝「1」及針對行X＝「1」及行Y＝「1」的累加器信號)。在依據存儲於感測放大器中(且存在於數據線1505-1(D)及1505-2(D_)上)的數據值設定次級鎖存器之後，在以上偽碼中，「對LOAD撤銷激活」指示：LOAD控制信號變回為低(如圖17中在t5處所展示)以致使負載/通過電晶體1518-1及1518-2停止導通且藉此隔離動態鎖存器與互補數據線。然而，數據值保持動態地存儲於累加器的次級鎖存器中。在將數據值存儲於次級鎖存器上之後，停用(例如，例如通過對特定行的選擇信號撤銷激活而解除選擇、關閉)選定行(例如，行X)，如由「關閉行X」所指示且圖17中在t6處所指示，可通過存取電晶體關斷完成此操作以將選定單元從對應數據線解耦。一旦關閉選定行且隔離存儲器單元與數據線，便可將數據線預充電，如以上偽碼中的「預充電」所指示。可通過平衡操作完成對數據線的預充電，如圖17中由EQ信號在t7處變高所指示。如圖17中在t7處所圖解說明的四組可能感測放大器及累加器信號中的每一者中所展示，平衡操作致使數據線D及D_上的電壓各自返回到VDD/2。可(例如)在存儲器單元感測操作或邏輯操作(下文所描述)之前發生平衡。與對第一數據值(現在存儲於感測放大器1506及計算組件1531的次級鎖存器中)及第二數據值(存儲於耦合到行Y1504-Y的存儲器單元1502-1中)執行AND或OR操作相關聯的後續操作階段包含執行取決於將執行AND還是OR的特定步驟。下文總結與對駐存於累加器中的數據值(例如，存儲於耦合到行X1504-X的存儲器單元1502-2中的第一數據值)及第二數據值(例如，存儲於耦合到行Y1504-Y的存儲器單元1502-1中的數據值)進行AND操作及OR操作相關聯的偽碼的實例。與對數據值進行AND操作相關聯的實例性偽碼可包含：對EQ撤銷激活開啟行Y激發感測放大器(在此之後行Y數據駐存於感測放大器中)關閉行Y在接下來的操作中，將把邏輯操作的結果置於將對為作用中的任一行重寫的感測放大器上。即使在關閉行Y時，感測放大器仍含有行Y數據值。激活AND此導致感測放大器被寫入為函數(例如，行XAND行Y)的值如果累加器含有「0」(即，節點S2上的電壓對應於「0」且節點S1上的電壓對應於「1」)，那麼感測放大器數據經寫入為「0」如果累加器含有「1」(即，節點S2上的電壓對應於「1」且節點S1上的電壓對應於「0」)，那麼感測放大器數據保持未改變(行Y數據)此操作使累加器中的數據未改變。對AND撤銷激活預充電在以上偽碼中，「對EQ撤銷激活」指示停用對應於感測放大器1506的平衡信號(例如，使得互補數據線1505-1(D)及1505-2(D_)不再短接到VDD/2)，圖17中在t8處圖解說明此。在停用平衡之後，啟用選定行(例如，行Y)，如以上偽碼中由「開啟行Y」所指示且圖17中在t9處所展示。當施加到行Y的電壓信號達到對應於選定單元的存取電晶體(例如，1502-1)的閾值電壓(Vt)時，存取電晶體接通且將數據線(例如，D_1505-1)耦合到選定單元(例如，電容器1503-1)，此形成數據線之間的差分電壓信號。在啟用行Y之後，在以上偽碼中，「激發感測放大器」指示：感測放大器1506經啟用以放大1505-1(D)與1505-2(D_)之間的差分信號，從而導致對應於邏輯1的電壓(例如，VDD)或對應於邏輯0的電壓(例如，GND)處於數據線1505-1(D)上(且對應於另一邏輯狀態的電壓處於互補數據線1505-2(D_)上)。如圖17中在t10處所展示，ACT正控制信號(例如，圖16中所展示的1690)變高且RnIF負控制信號(例如，圖16中展示的1628)變低以激發感測放大器。來自存儲器單元1502-1的所感測數據值存儲於感測放大器1506的初級鎖存器中，如先前所描述。次級鎖存器仍對應於來自存儲器單元1502-2的數據值，因為動態鎖存器未改變。在從耦合到行Y的存儲器單元1502-1感測到的第二數據值存儲於感測放大器1506的初級鎖存器中之後，在以上偽碼中，「關閉行Y」指示：如果不期望將AND邏輯操作的結果往回存儲於對應於行Y的存儲器單元中，那麼可停用選定行(例如，行Y)。然而，圖17展示使行Y啟用使得可將邏輯操作的結果往回存儲於對應於行Y的存儲器單元中。可通過存取電晶體關斷完成隔離對應於行Y的存儲器單元以將選定單元1502-1從數據線1505-1(D)解耦。在選定行Y經配置(例如，以隔離存儲器單元或不隔離存儲器單元)之後，以上偽碼中的「激活AND」指示：AND控制信號變高，如圖17中在t11處所展示，從而致使通過電晶體1507-1導通。以此方式，激活AND控制信號致使函數(例如，行XAND行Y)的值被寫入到感測放大器。在第一數據值(例如，行X)存儲於累加器1531的動態鎖存器中且第二數據值(例如，行Y)存儲於感測放大器1506中的情況下，如果計算組件1531的動態鎖存器含有「0」(即，節點S2上的電壓對應於「0」且節點S1上的電壓對應於「1」)，那麼感測放大器數據被寫入為「0」(而不管先前存儲於感測放大器中的數據值如何)，因為在節點S1上對應於「1」的電壓致使電晶體1509-1導通，藉此通過電晶體1509-1、通過電晶體1507-1及數據線1505-1(D)將感測放大器1505耦合到接地。當AND操作的任一數據值是「0」時，結果是「0」。此處，當第二數據值(在動態鎖存中)是「0」時，不管第一數據值的狀態如何，AND操作的結果均是「0」，且因此感測電路的配置致使「0」結果經寫入且最初存儲於感測放大器1506中。此操作使累加器中的數據值未改變(例如，來自行X)。如果累加器的次級鎖存器含有「1」(例如，來自行X)，那麼AND操作的結果取決於存儲於感測放大器1506中的數據值(例如，來自行Y)。如果存儲於感測放大器1506中的數據值(例如，來自行Y)是「1」，那麼AND操作的結果也應是「1」，但如果存儲於感測放大器1506中的數據值(例如，來自行Y)是「0」，那麼AND操作的結果也應是「0」。感測電路1550經配置使得：如果累加器的動態鎖存器含有「1」(即，節點S2上的電壓對應於「1」且節點S1上的電壓對應於「0」)，那麼電晶體1509-1不導通，感測放大器不耦合到接地(如上文所描述)，且先前存儲於感測放大器1506中的數據值保持未改變(例如，行Y數據值，因此若行Y數據值是「1」，那麼AND操作結果是「1」，且如果行Y數據值是「0」，那麼AND操作結果是「0」)。此操作使累加器中的數據值未改變(例如，來自行X)。在AND操作的結果最初存儲於感測放大器1506中之後，以上偽碼中的「對AND撤銷激活」指示：AND控制信號變低，如圖17中在t12處所展示，從而致使通過電晶體1507-1停止導電以隔離感測放大器1506(及數據線1505-1(D))與接地。如果先前未進行，那麼可關閉行Y(如圖17中在t13處所展示)且可停用感測放大器(如圖17中在t14處通過ACT正控制信號變低且RnIF負控制信號變高所展示)。在隔離數據線的情況下，以上偽碼中的「預充電」可通過平衡操作導致數據線的預充電，如先前所描述(例如，圖17中所展示在t14處開始)。在替代方案中，圖17針對涉及可能操作數組合(例如，行X/行Y數據值00、10、01及11)中的每一者的AND邏輯操作展示耦合到感測放大器(例如，圖15中所展示的1506)的數據線(例如，圖15中所展示的1505-1(D)及1503-2(D_))上的電壓信號的行為及計算組件(例如，圖15中所展示的1531)的次級鎖存器的節點S1及S1上的電壓信號的行為。儘管圖17中所圖解說明的時序圖及上文所描述的偽碼指示在開始將第二操作數(例如，行Y數據值)加載到感測放大器中之後起始AND邏輯操作，但可通過在開始將第二操作數(例如，行Y數據值)加載到感測放大器中之前起始AND邏輯操作而成功地操作圖15中所展示的電路。圖18圖解說明根據本發明的若干個實施例的與使用感測電路執行若干個邏輯操作相關聯的時序圖。圖18圖解說明與在開始將第二操作數(例如，行Y數據值)加載到感測放大器中之後起始OR邏輯操作相關聯的時序圖。圖18圖解說明第一與第二操作數數據值的各種組合的感測放大器及累加器信號。下文關於與圖15中所展示的電路的AND邏輯操作相關聯的偽碼論述特定時序圖信號。後續操作階段可替代地與對第一數據值(現在存儲於感測放大器1506及計算組件1531的次級鎖存器中)及第二數據值(存儲於耦合到行Y1504-Y的存儲器單元1502-1中)執行OR操作相關聯。關於圖18未重複先前關於圖17中所展示的時間t1到t7所描述的用以將行X數據加載到感測放大器及累加器中的操作。對EQ撤銷激活開啟行Y激發感測放大器(在此之後行Y數據駐存於感測放大器中)關閉行Y當關閉行Y時，感測放大器仍含有行Y數據值。激活OR此導致感測放大器被寫入為函數(例如，行XOR行Y)的值，此可如下對先前存儲於感測放大器中的來自行Y的數據值重寫：如果累加器含有「0」(即，節點S2上的電壓對應於「0」且節點S1上的電壓對應於「1」)，那麼感測放大器數據保持未改變(行Y數據)如果累加器含有「1」(即，節點S2上的電壓對應於「1」且節點S1上的電壓對應於「0」)，那麼感測放大器數據被寫入為「1」此操作使累加器中的數據未改變。對OR撤銷激活預充電以上偽碼中所展示的「對EQ撤銷激活」(圖18中在t8處所展示)、「開啟行Y」(圖18中在t9處所展示)、「激發感測放大器」(圖18中在t10處所展示)及「關閉行Y」(圖18中在t13處所展示，且此可在起始特定邏輯功能控制信號之前發生)指示與先前關於AND操作偽碼所描述相同的功能性。一旦適當地配置選定行Y的配置(例如，如果邏輯操作結果將存儲於對應於行Y的存儲器單元中，那麼選定行Y經啟用；或如果邏輯操作結果將不存儲於對應於行Y的存儲器單元中，那麼選定行Y經關閉以隔離存儲器單元)，以上偽碼中的「激活OR」便指示：OR控制信號變高(如圖18中在t11處所展示)，此致使通過電晶體1507-2導通。以此方式，激活OR控制信號致使函數(例如，行XOR行Y)的值被寫入到感測放大器。在第一數據值(例如，行X)存儲於計算組件1531的次級鎖存器中且第二數據值(例如，行Y)存儲於感測放大器1506中的情況下，如果累加器的動態鎖存器含有「0」(即，節點S2上的電壓對應於「0」且節點S1上的電壓對應於「1」)，那麼OR操作的結果取決於存儲於感測放大器1506中的數據值(例如，來自行Y)。如果存儲於感測放大器1506中的數據值(例如，來自行Y)是「1」，那麼OR操作的結果應是「1」，但如果存儲於感測放大器1506中的數據值(例如，來自行Y)是「0」，那麼OR操作的結果也應是「0」。感測電路1550經配置使得：如果累加器的動態鎖存器含有「0」(其中節點S2上的電壓對應於「0」)，那麼電晶體1509-2關斷且不導通(且通過電晶體1507-1也關斷，因為AND控制信號未經斷言)，因此感測放大器1506不耦合到接地(任一側)，且先前存儲於感測放大器1506中的數據值保持未改變(例如，行Y數據值，使得如果行Y數據值是「1」，那麼OR操作結果是「1」，且如果行Y數據值是「0」，那麼OR操作結果是「0」)。如果累加器的動態鎖存器含有「1」(即，節點S2上的電壓對應於「1」且節點S1上的電壓對應於「0」)，那麼電晶體1509-2導通(通過電晶體1507-2同樣導通，因為OR控制信號經斷言)，且耦合到數據線1505-2(D_)的感測放大器1506輸入耦合到接地，因為在節點S2上對應於「1」的電壓致使電晶體1509-2聯合通過電晶體1507-2(其也導通，因為OR控制信號經斷言)導通。以此方式，當累加器的次級鎖存器含有「1」時，不管先前存儲於感測放大器中的數據值如何，均將「1」作為OR操作的結果最初存儲於感測放大器1506中。此操作使累加器中的數據未改變。在替代方案中，圖18針對涉及可能操作數組合(例如，行X/行Y數據值00、10、01及11)中的每一者的OR邏輯操作展示耦合到感測放大器(例如，圖15中所展示的1506)的數據線(例如，圖15中所展示的1505-1(D)及1505-2(D_))上的電壓信號的行為及計算組件1531的次級鎖存器的節點S1及S2上的電壓信號的行為。在OR操作的結果最初存儲於感測放大器1506中之後，以上偽碼中的「對OR撤銷激活」指示：OR控制信號變低(如圖18中在t12處所展示)，從而致使通過電晶體1507-2停止導通以隔離感測放大器1506(及數據線D1505-2)與接地。如果先前未進行，那麼可關閉行Y(如圖18中在t13處所展示)且可停用感測放大器(如圖18中在t14處通過ACT正控制信號變低且RnIF負控制信號變高所展示)。在隔離數據線的情況下，以上偽碼中的「預充電」可通過平衡操作導致數據線的預充電，如先前所描述及圖18中在t14處所展示。圖15中所圖解說明的感測電路1550可如下提供額外邏輯操作靈活性。通過在上文所描述的AND及OR操作中用ANDinv控制信號的操作替代AND控制信號的操作及/或用ORinv控制信號的操作替代OR控制信號的操作，邏輯操作可從{行XAND行Y}改變為{～行XAND行Y}(其中「～行X」指示與行X數據值的對立面，例如，NOT行X)且可從{行XOR行Y}改變為{～行XOR行Y}。舉例來說，在涉及反轉數據值的AND操作期間，可斷言ANDinv控制信號而非AND控制信號，且在涉及反轉數據值的OR操作期間，可斷言ORInv控制信號而非OR控制信號。激活ORinv控制信號致使電晶體1514-1導通且激活ANDinv控制信號致使電晶體1514-2導通。在每一情形中，斷言適當的反轉控制信號可使感測放大器翻轉且致使最初存儲於感測放大器1506中的結果為使用反轉行X及真實行Y數據值的AND操作的結果或使用反轉行X及真實行Y數據值的OR操作的結果。一個數據值的真實或互補版本可在累加器中用於(舉例來說)通過首先加載將反轉的數據值且其次加載將不反轉的數據值而執行邏輯操作(例如，AND、OR)。在與上文關於使上文所描述的AND及OR操作的數據值反轉所描述的方法類似的方法中，圖15中所展示的感測電路可通過將非反轉數據值置入到累加器的動態鎖存器中且使用所述數據來使感測放大器1506中的數據值反轉而執行NOT(例如，反轉)操作。如先前所提及，激活ORinv控制信號致使電晶體1514-1導通且激活ANDinv控制信號致使電晶體1514-2導通。ORinv及/或ANDinv控制信號用於實施NOT函數，如下文進一步描述：將行X複製到累加器中對EQ撤銷激活開啟行X激發感測放大器(在此之後行X數據駐存於感測放大器中)激活LOAD(感測放大器數據(行X)傳送到累加器的節點S1及S2且動態地駐存於那裡)對LOAD撤銷激活激活ANDinv及ORinv(此將互補數據值置於數據線上)此導致感測放大器中的數據值經反轉(例如，使感測放大器鎖存器翻轉)此操作使累加器中的數據未改變對ANDinv及ORinv撤銷激活關閉行X預充電以上偽碼中所展示的「對EQ撤銷激活」、「開啟行X」、「激發感測放大器」、「激活LOAD」及「對LOAD撤銷激活」指示與在用於AND操作及OR操作的偽碼之前的上文所描述的用於「將行X複製到累加器中」初始操作階段的偽碼中的相同操作相同的功能性。然而，不是在將行X數據加載到感測放大器1506中且複製到動態鎖存器中之後關閉行X及預充電，而是可將累加器的動態鎖存器中的數據值的互補版本置於數據線上且因此通過啟用(例如，致使電晶體導通)及停用反相電晶體(例如，ANDinv及ORinv)而傳送到感測放大器1506。此導致感測放大器1506從先前存儲於感測放大器中的真實數據值翻轉到存儲於感測放大器中的互補數據值(例如，經反轉數據值)。即，可通過激活及撤銷激活ANDinv及ORinv而將累加器中的數據值的真實或互補版本傳送到感測放大器。此操作使累加器中的數據未改變。由於圖15中所展示的感測電路1550將AND、OR及NOT邏輯操作的結果最初存儲於感測放大器1506中(例如，感測放大器節點上)，因此這些邏輯操作結果可容易地且迅速地傳達到任一經啟用行及/或傳達到計算組件1531的次級鎖存器中。還可通過在感測放大器1506激發之前適當激發AND、OR、ANDinv及/或ORinv控制信號(及具有耦合到特定控制信號的柵極的對應電晶體的操作)而互換用於AND、OR及/或NOT邏輯操作的感測放大器1506及定序。當以此方式執行邏輯操作時，感測放大器1506可預種有來自累加器的動態鎖存器的數據值以減少所利用的總體電流，因為當累加器函數複製到感測放大器1506時感測放大器1506未處於全軌電壓(例如，供應電壓或接地/參考電壓)。關於經預種感測放大器1506的操作序列將數據線中的一者驅迫到參考電壓(從而使互補數據線處於VDD/2)或使互補數據線未改變。當感測放大器1506激發時，感測放大器1506將相應數據線拉到全軌。使用此操作序列將對經啟用行中的數據重寫。可通過使用傳統DRAM隔離(ISO)方案將兩個相鄰數據線互補對多路復用(「多路復用傳輸」)而完成SHIFT操作。根據本發明的實施例，移位電路1523可用於使存儲於耦合到特定互補數據線對的存儲器單元中的數據值移位到對應於不同互補數據線對的感測電路1550(例如，感測放大器1506)(例如，例如對應於左或右鄰近互補數據線對的感測放大器1506)。如本文中所使用，感測放大器1506對應於在隔離電晶體1521-1及1521-2導通時感測放大器耦合到的互補數據線對。SHIFT操作(向右或向左)不將行X數據值預複製到累加器中。可如下總結使行X向右移位的操作：對Norm撤銷激活且激活Shift對EQ撤銷激活開啟行X激發感測放大器(在此之後經移位行X數據駐存於感測放大器中)激活Norm且對Shift撤銷激活關閉行X預充電在以上偽碼中，「對Norm撤銷激活且激活Shift」指示：NORM控制信號變低，從而致使移位電路1523的隔離電晶體1521-1及1521-2不導通(例如，隔離感測放大器與對應互補數據線對)。SHIFT控制信號變高，從而致使隔離電晶體1521-3及1521-4導通，藉此將感測放大器1506耦合到左鄰近互補數據線對(例如，針對左鄰近互補數據線對在非導通隔離電晶體1521-1及1521-2的存儲器陣列側上)。在配置移位電路之後，以上偽碼中所展示的「對EQ撤銷激活」、「開啟行X」及「激發感測放大器」指示與在用於AND操作及OR操作的偽碼之前的上文所描述的用於「將行X複製到累加器中」初始操作階段的偽碼中的相同操作相同的功能性。在這些操作之後，耦合到左鄰近互補數據線對的存儲器單元的行X數據值向右移位且存儲於感測放大器1506中。在以上偽碼中，「激活Norm且對Shift撤銷激活」指示：NORM控制信號變高，從而致使移位電路1523的隔離電晶體1521-1及1521-2導通(例如，將感測放大器耦合到對應互補數據線對)，且SHIFT控制信號變低，從而致使隔離電晶體1521-3及1521-4不導通且隔離感測放大器1506與左鄰近互補數據線對(例如，針對左鄰近互補數據線對在非導電隔離電晶體1521-1及1521-2的存儲器陣列側上)。由於行X仍在作用中，因此已向右移位的行X數據值通過隔離電晶體1521-1及1521-2傳送到對應互補數據線對的行X。在行X數據值向右移位到對應互補數據線對之後，停用選定行(例如，行X)，如以上偽碼中的「關閉行X」所指示，可通過存取電晶體關斷完成此操作以將選定單元從對應數據線解耦。一旦關閉選定行且隔離存儲器單元與數據線，便可將數據線預充電，如以上偽碼中的「預充電」所指示。可通過平衡操作完成數據線的預充電，如上文所描述。可如下總結使行X向左移位的操作：激活Norm且對Shift撤銷激活對EQ撤銷激活開啟行X激發感測放大器(在此之後行X數據駐存於感測放大器中)對Norm撤銷激活且激活Shift將感測放大器數據(向左移位的行X)傳送到行X關閉行X預充電在以上偽碼中，「激活Norm且對Shift撤銷激活」指示：NORM控制信號變高，從而致使移位電路1523的隔離電晶體1521-1及1521-2導通，且SHIFT控制信號變低，從而致使隔離電晶體1521-3及1521-4不導通。此配置將感測放大器1506耦合到對應互補數據線對且隔離感測放大器與右鄰近互補數據線對。在配置移位電路1523之後，以上偽碼中所展示的「對EQ撤銷激活」、「開啟行X」及「激發感測放大器」指示與在用於AND操作及OR操作的偽碼之前的上文所描述的用於「將行X複製到累加器中」初始操作階段的偽碼中的相同操作相同的功能性。在這些操作之後，將耦合到對應於感測電路1550的互補數據線對的存儲器單元的行X數據值存儲於感測放大器1506中。在以上偽碼中，「對Norm撤銷激活且激活Shift」指示：NORM控制信號變低，從而致使移位電路1523的隔離電晶體1521-1及1521-2不導通(例如，隔離感測放大器與對應互補數據線對)，且SHIFT控制信號變高，從而致使隔離電晶體1521-3及1521-4導通，從而將感測放大器耦合到左鄰近互補數據線對(例如，針對左鄰近互補數據線對在非導電隔離電晶體1521-1及1521-2的存儲器陣列側上)。由於行X仍在作用中，因此已向左移位的行X數據值傳送到左鄰近互補數據線對的行X。在行X數據值向左移位到左鄰近互補數據線對之後，停用選定行(例如，行X)，如由「關閉行X」所指示，可通過存取電晶體關斷完成此操作以將選定單元從對應數據線解耦。一旦關閉選定行且隔離存儲器單元與數據線，便可將數據線預充電，如以上偽碼中的「預充電」所指示。可通過平衡操作完成數據線的預充電，如上文所描述。根據各種實施例，舉例來說，可在存儲器內處理器(PIM)裝置的存儲器陣列核心(例如DRAM每存儲器單元一個電晶體(例如，1T1C)配置，為6F^2或4F^2存儲器單元大小)中實現通用計算。本文中所描述的設備及方法的優點並非是就單個指令速度實現，而是就可通過在不將數據傳送出存儲器陣列(例如，DRAM)或激發列解碼的情況下並行計算整個資料庫而達成的累積速度來實現。換句話說，可消除數據傳送時間。舉例來說，本發明的設備可使用耦合到數據線(例如，16K存儲器單元列)的存儲器單元中的數據值同時執行AND或OR。在其中移出數據以用於邏輯操作處理(例如，使用32或64位寄存器)的先前方法感測電路中，可並行執行與本發明的設備相比較較少的操作。以此方式，與涉及與存儲器離散的中央處理單元(CPU)使得數據必須在其之間傳送的常規配置相比較，有效地提供顯著較高吞吐量。根據本發明的設備及/或方法還可使用比其中CPU與存儲器離散的配置少的能量/面積。此外，本發明的設備及/或方法可對較小能量/面積優點進行改善，因為存儲器中陣列邏輯操作通過消除某些數據值傳送而節省能量。儘管本文中已圖解說明及描述包含感測電路、感測放大器、計算電路、動態鎖存器及/或移位電路的各種組合及配置的實例性實施例，但本發明的實施例不限於本文中明確陳述的那些組合。本文中所揭示的感測電路、感測放大器、計算電路、動態鎖存器及/或移位電路的其它組合及配置明確地包含於本發明的範圍內。儘管本文中已圖解說明及描述了具體實施例，但所屬領域的技術人員將了解，旨在實現相同結果的布置可替代所展示的具體實施例。本發明意欲涵蓋本發明的一或多個實施例的修改或變化。應理解，已以說明性方式而非限定性方式做出以上描述。在審閱以上描述後，所屬領域的技術人員將明了以上實施例的組合及本文中未具體描述的其它實施例。本發明的一或多個實施例的範圍包含其中使用以上結構及方法的其它應用。因此，本發明的一或多個實施例的範圍應參考所附權利要求書聯合連同此權利要求書的等效內容的全部範圍來確定。在前述實施方式中，出於簡化本發明的目的，將一些特徵一起集合於單個實施例中。本發明的此方法不應解釋為反映本發明的所揭示實施例必須使用比明確陳述於每一權利要求中更多的特徵的意圖。而是，如以下權利要求書反映：發明性標的物在於少於一單個所揭示實施例的所有特徵。因此，特此將所附權利要求書併入到實施方案中，其中每一權利要求獨立地作為單獨實施例。當前第1頁1 2 3