一種先進先出存儲器實現方法及裝置的製作方法

2024-03-26 16:59:05

專利名稱：一種先進先出存儲器實現方法及裝置的製作方法
技術領域：
本發明涉及數據通信領域，尤其涉及一種集成電路的數據傳輸先進先 出存儲器實現方法及裝置。
背景技術：
數據緩沖單元在實現通信系統時，是一個不可或缺的硬體單元。在FPGA (Field Programmable Gate Array,現場可編程門陣列)和ASIC (專 用集成電路)中，各大廠家都已經開發出了自己的FIFO ( First In First Out, 先進先出存儲器)單元供用戶使用，包括同步FIFO和異步FIFO模塊。為 了保證數據正確的寫入或讀出，而不發生溢出或讀空的狀態出現,必須保證 FIFO在滿的情況下，不能進行寫操作；並且在空的狀態下不能進行讀操作。 因此，FIFO設計的難點在於怎樣判斷FIFO的空/滿狀態。傳統的FIFO單元的接口結構如圖1所示。其中，FIFO101:傳統實現方式下的FIFO單元，其使用寄存器組實現，沒有 地址總線，僅能提供"空"和"滿"信號，部分FIFO可以提供"將空，，和"將滿" 信號；滿信號102:此FIFO的數據空間是否已經滿，即全都寫滿數據，如果 是，則此信號拉高；將滿信號103:此FIFO的數據空間是否即將滿，即僅剩餘一個數據深 度可以寫入，如果是，則此信號拉高；數據和控制信號104:包括寫信號、寫數據總線等的其它控制信號；空信號105:此FIFO的數據空間是否已經空，即數據全部讀出，如果是，則此信號拉高；將空信號106:此FIFO的數據空間是否即將空，即僅剩餘一個數據深 度可以讀出，如果是，則此信號拉高；數據和控制信號107:包括讀信號、讀數據總線等的其它控制信號。在這種傳統的FIFO接口結構中，有一個最大的缺陷控制信號過於簡 單。由於FIFO單元的彩:據寫入和讀出位置對於用戶來說是不可見的，也就 是說，用戶在寫入或者讀出數據的過程中，除非已經到達寫滿或者將要寫 滿、讀空或者將要讀空的情況，否則是不知道FIFO還有多少數據深度剩餘 和被使用了的。但是在某些數據傳輸情況下，比如，數據需要成塊寫入或 者讀出的情況下，FIFO僅僅提供上述幾個信號是不夠的，用戶可能需要知 道此FIFO的剩餘數據空間，或者試圖指定一個滿信號或空信號的預定值， 在傳輸塊數據或者組數據時，希望提前對FIFO的空滿狀態進行判斷。'綜上 所述，由於FIFO單元在可控制功能上的缺陷，導致用戶的操作受到了限制。因此，現有技術存在缺陷，需要改進。發明內容本發明的目的在於提供一種先進先出存儲器實現方法及裝置，通過對 讀地址和寫地址的判斷，生成預定義滿狀態的信號和預定義空狀態的信號， 使得用戶可以提前對FIFO的空滿狀態進行判斷。本發明的技術方案如下一種先進先出存儲器裝置，其包括存儲器、寫地址控制器、讀地址控 制器，所述存儲器分別與所述寫地址控制器和所述讀地址控制器連接；其 中，還包括比較器和減法器；其中，所述比較器分別與所述寫地址控制器 和所述讀地址控制器連接，並且通過所述減法器連接所述存儲器；所述存 儲器是至少雙埠存儲器；所述減法器用於將所述存儲器的指針差值減去 零，得到已使用深度；所述比較器用於將所述已使用深度分別與存儲器深度、預定義滿數值進行比較，得到滿、將滿、預定義滿狀態信號，並反饋到所述寫地址控制器；還用於將所述已使用深度與0進行比較，得到空、 將空狀態信號，並反饋到所述讀地址控制器；所述寫地址控制器還用於把 滿、將滿、預定義滿信號反饋到外部；所述讀地址控制器還用於把空、將 空信號反饋到外部。所述的先進先出存儲器裝置，其中，所述減法器還用於將存儲器深度 減去所述指針差值，得到剩餘深度；並且，所述比較器還用於將所述剩餘 深度與預定義空數值進行比較，得到預定義空狀態信號，並反饋到所述讀 地址控制器；所述讀地址控制器還用於把預定義空狀態信號反饋到外部。所述的先進先出存儲器裝置，其中，所述比較器還用於將所述剩餘深 度與0進行比較，得到滿、將滿狀態信號，並反饋到所述寫地址控制器； 還用於將所述剩餘深度與存儲器深度進行比較，得到空、將空狀態信號， 並反饋到所述讀地址控制器。所述的先進先出存儲器裝置，其中，所述預定義滿數值和所述預定義 空數值為用戶設置。所述的先進先出存儲器裝置，其中，所述比較器通過數據總線分別與 所述寫地址控制器和所述讀地址控制器連接，由數據總線定義所述預定義 滿數值和所述預定義空數值。所述的先進先出存儲器裝置，其中，其還包括與所述比較器相連接的 寄存器，用於存儲所述預定義滿數值和所述預定義空數值。一種先進先出存儲器實現方法，應用在包括比較器和減法器的先進先 出存儲器裝置中，其包括步驟，Al、讀地址控制單元和寫地址控制單元分 別將讀指針地址和寫指針地址送到所述減法器，進行減法操作，得到指針 差值；A2、所述減法器將所述指針差值減零，得到已使用深度，並送到所 述比較器；A3、所述比較器將所述已使用深度分別與存儲器深度、預定義 滿數值進行比較，得到滿、將滿、預定義滿狀態信號，並反饋到所述寫地址控制器；A4、所述比較器將所述已使用深度與0進行比較，得到空、將 空狀態信號，並反饋到所述讀地址控制器；A5、讀地址控制單元或寫地址 控制單元將各狀態信號反饋到外部。所述的先進先出存儲器實現方法，其中，在步驟A2還包括步驟所述 減法器將存儲器深度減去所述指針差值，得到剩餘深度，並送到所述比較 器；並且，步驟A4還包括步驟所述比較器將所述剩餘深度與預定義空數 值進行比較，得到預定義空狀態信號，並反饋到所述讀地址控制器。所述的先進先出存儲器實現方法，其中，在步驟A3中，所述比較器將 所述剩餘深度與0進行比較，得到滿、將滿狀態信號，並反饋到所述寫地 址控制器。所述的先進先出存儲器實現方法，其中，在步驟A4中，所迷比較器將 所述剩餘深度與存儲器深度進行比較，得到空、將空狀態信號，並反饋到 所述讀地址控制器。所述的先進先出存儲器實現方法，其中，在步驟A1之前，還包括步驟 用戶設置所述預定義滿數值。所述的先進先出存儲器實現方法，其中，在步驟A1之前，還包括步驟 用戶設置所述預定義空數值。所述的先進先出存儲器實現方法，其中，步驟A6中，所述讀地址控制 單元或寫地址控制單元將各狀態信號反饋到用戶。所述的先進先出存儲器實現方法，其中，所述方法還包括步驟A7、 用戶根據各狀態信號，將寫信號和讀信號分別發送到寫地址控制單元和讀 地址控制單元；A8、寫地址控制單元得到寫信號，向存儲器寫入數據；A9、 讀地址控制單元得到讀信號，從存儲器讀出數據。採用上述方案，本發明通過對讀地址和寫地址的判斷，生成預定義滿 狀態的信號和預定義空狀態的信號，使得用戶可以提前對FIFO的空滿狀態 進行判斷，提高了系統的預處理能力；由於在FIFO中加入了更多的狀態，使得對於數據緩存FIFO的控制更加完善和方便。在進行FPGA或者ASIC 進行設計時，對於需要使用FIFO進行數據緩存的情況，設計人員可以根據 自己的需要選擇當剩餘空間不足一定數量時，例如一個報文的長度或者一 組有效數據的長度，選擇停止寫入數據，這樣可以保證每次寫入的數據都 是完整的報文；同樣，在讀出數據的時候亦如此，可以保證每次讀出的都 是完整的報文。本發明的裝置可以構成同步FIFO或異步FIFO,應用在基 於ASIC、 FPGA等技術領域的設備中，尤其適用於通信和網絡設備。


圖l為現有技術的FIFO接口結構示意圖；圖2是本發明裝置的 一種FIFO接口結構示意圖；圖3是本發明裝置的 一種FIFO內部結構示意圖；圖4是本發明方法的FIFO返回信號的一種實現方法示意圖；圖5是本發明方法的一種預定義滿狀態實現方式示意圖；圖6是本發明方法的一種預定義空狀態實現方式示意圖；圖7是本發明方法的流程圖。
具體實施方式
以下對本發明的較佳實施例加以詳細說明。如圖2所示，本發明提供了一種先進先出存儲器裝置，增強了對FIFO 的控制功能，其包括存儲器(RAM)、寫地址控制器、讀地址控制器，所述 存儲器分別與所述寫地址控制器和所述讀地址控制器連接；其還包括比較 器和減法器。其中，所述比較器分別與所述寫地址控制器和所述讀地址控制器連接， 並且通過所述減法器連接所述存儲器。採用雙口 RAM作為數據的存儲單 元，與雙口 RAM的寫地址控制單元、雙口 RAM的讀地址控制單元和減法器單元有接口；雙口 RAM寫地址控制單元與雙口 RAM和比較器單元有接 口，將狀態輸出到比較器；雙口 RAM讀地址控制單元與雙口 RAM和比較 器單元有接口，將狀態輸出到比較器；減法器單元只與雙口 RAM和比較器 單元有接口；比較器單元產生空滿等狀態，它與減法器單元、雙口RAM寫 地址控制單元、雙口 RAM讀地址控制單元都有接口 ，並將狀態送到雙口 RAM讀/寫地址控制單元。其中，所述存儲器是至少雙埠存儲器；在FIFO中，雙埠存儲器較 為常用，其中一個埠用於寫入數據，而另一個埠用於讀出數據。可以 同時對存儲器字存儲單元進行寫入和讀出操作。由於本發明必須分別通過 對讀地址和寫地址的判斷，生成預定義滿和預定義空的信號；因此，使用 具備至少兩個埠的存儲器是必須的。為了使系統實現起來簡單，本發明 所述裝置可以使用一個雙口 RAM作為數據存儲的核心，該雙口 RAM的存 儲容量(深度)視情況而定，並在此基礎上實現改進的FIFO單元。該雙口 RAM的時鐘分別由雙口 RAM寫地址控制單元和雙口 RAM讀地址控制單 元提供，由讀、寫單元進行控制。實際上，本發明的裝置和方法也可以用 於三埠存儲器或多埠存儲器中，本發明對此並無任何限制。所述比較器用於比較所述存儲器的讀指針和寫指針，得到指針差值。所述減法器用於將所述存儲器的指針差值減去零，得到已使用深度； 所述減法器還可以用於將存儲器深度減去所述指針差值，得到剩餘深度。並且，所述比較器還用於將所述已使用深度分別與存儲器深度、預定 義滿數值進行比較，得到滿、將滿、預定義滿狀態信號，並反饋到所述寫 地址控制器。當所述已使用深度等於存儲器深度時，得到滿狀態信號；當 所述已使用深度僅比存儲器深度少1時，即僅剩餘一個數據深度可以寫入 時，得到將滿狀態信號；當所述已使用深度等於預定義滿數值時，得到預 定義滿狀態信號。並且，所述比較器還用於將所述已使用深度與0進行比較，得到空、將空狀態信號，並反饋到所述讀地址控制器。當所述已使用深度等於o時， 得到空狀態信號；當所述已使用深度僅比o多l時，即僅剩餘一個數據深 度可以讀出時，得到將空狀態信號。並且，當所述比較器得到減法器傳來的剩餘深度時，所述比較器還可 以用於將所述剩餘深度與預定義空數值進行比較，得到預定義空狀態信號， 並反饋到所述讀地址控制器。此時，所述比較器還可以用於將所述剩餘深度與o進行比較，得到滿、 將滿狀態信號，並反饋到所述寫地址控制器；還用於將所述剩餘深度與存 儲器深度進行比較，得到空、將空狀態信號，並反饋到所述讀地址控制器。所述寫地址控制器用於完成雙口 RAM的寫操作，並把滿、將滿、預定 義滿信號反饋到外部，這樣，對於外部使用的用戶來說，看到的是滿信號， 而不是地址總線，操作的就是FIFO,而不是RAM。所述讀地址控制器用於完成雙口 RAM的讀操作，並把空、將空、.預定 義空信號反饋到外部。具體的反饋方式，本發明對此並無限制。其中，所述預定義滿數值和所述預定義空數值由用戶設置，這樣，可 以為FIFO結構添加了更多的信息，能夠反饋給用戶更多的可控制信號。所述的先進先出存儲器裝置，對於所述預定義滿數值和所迷預定義空 數值，可以由所述比較器通過數據總線分別與所述寫地址控制器和所述讀 地址控制器連接，由數據總線定義所述預定義滿數值和所述預定義空數值； 也可以設置與所述比較器相連接的寄存器，用於存儲所述預定義滿數值和 所述預定義空數值。所述的先進先出存儲器裝置，其中，所述寫地址控制器的時鐘和所述 讀地址控制器的時鐘是不同源的時鐘。雙口 RAM寫地址控制單元和雙口 RAM讀地址控制單元提供的時鐘可以是同源的，也可以是不同源的，對於 同源的情況，將構成同步FIFO，對於不同源的情況，則構成異步FIFO，本 發明對此並無任何限制。如圖7所示，本發明還提供了一種先進先出存儲器實現方法，應用在包括比較器和減法器的先進先出存儲器裝置中，其包括步驟，Al、讀地址控制單元和寫地址控制單元分別將讀指針地址和寫指針地 址送到所述減法器，進行減法操作，得到指針差值；其中，所述寫地址控 制器的時鐘和所述讀地址控制器的時鐘可以是同源的時鐘或者是不同源的 時鐘。當讀指針和寫指針相等也就是指向同一個內存位置時，FIFO可能處 於滿或空兩種狀態。可以通過不同的方法判斷或區分FIFO究竟是處於滿狀 態還是空狀態，也就是說究竟是寫指針從後趕上了讀指針，還是讀指針從後 趕上了寫指針。具體的實現方法屬於現有技術，在此不作贅述。其中，在步驟A1之前，還可以包括步驟用戶設置所述預定義滿數值 和/或設置所述預定義空數值。所述設置，可以通過設置數據總線來實現， 包括設置預定義滿數值總線和預定義空數值總線；也可以通過將所述預定 義滿數值和/或所述預定義空數值存儲在寄存器上來實現，本發明對此並無 額外限制。A2、所述減法器將所述指針差值減零，得到已使用深度，並送到所述 比較器。此時，在A2步驟中，所述減法器還可以將RAM深度減去所述指 針差值，得到剩餘深度，並送到所述比較器。A3、所述比較器將所述已使用深度分別與存儲器深度、預定義滿數值 進行比較，得到滿、將滿、預定義滿狀態信號，並反饋到所述寫地址控制 器；還可以包括得到未滿狀態信號，並且反饋到所述寫地址控制器，本發 明對此並無額外限制。當所述比較器得到剩餘深度時，步驟A3還可以包括 步驟所述比較器將所述剩餘深度與0進行比較，得到滿、將滿狀態信號， 並反饋到所述寫地址控制器。A4、所述比較器將所述已使用深度與0進行比較，得到空、將空狀態 信號，並反饋到所述讀地址控制器；還可以包括得到非空狀態信號，並且 反饋到所述讀地址控制器，本發明對此並無額外限制。當所述比較器得到剩餘深度時，步驟A4還可以包括步驟所述比較器將所述剩餘深度與預定 義空數值進行比較，得到預定義空狀態信號，並反^Jt到所述讀地址控制器。 並且，所述比較器還可以將所述剩餘深度與存儲器深度進行比較，得到空、 將空狀態信號，並反饋到所述讀地址控制器。A5、讀地址控制單元或寫地址控制單元將各狀態信號反饋到外部，其 中，所述讀地址控制單元或寫地址控制單元可以將各狀態信號直接或間接 地反饋到用戶。此時，所述的先進先出存儲器實現方法，還包括步驟A7、用戶根據各狀態信號，將寫信號和讀信號分別發送到寫地址控制 單元和讀地址控制單元；A8、寫地址控制單元得到寫信號，向存儲器寫入數據； -A9、讀地址控制單元得到讀信號，從存儲器讀出數據。本發明改進的一種FIFO接口結構如圖2所示，具體說明如下滿信號102:此FIFO的數據空間是否已經滿(全都寫入數據)，如果 是，則此信號拉高，與傳統FIFO的相同；將滿信號103:此FIFO的數據空間是否即將滿(只剩餘一個數據深度 可以寫入)，如果是，則此信號拉高，與傳統FIFO的相同；數據和控制信號104:包括寫信號、寫數據總線等的其它控制信號，與 傳統FIFO的相同；空信號105:此FIFO的數據空間是否已經空(悽t據全部讀出)，如果 是，則此信號l立高，與傳統FIFO的相同；將空信號106:此FIFO的數據空間是否即將空(只剩餘一個數據深度 可以讀出)，如果是，則此信號拉高，與傳統FIFO的相同；數據和控制信號107:包括讀信號、讀數據總線等的其它控制信號，與 傳統FIFO的相同；FIFO201:即本發明實現的FIFO單元；預定義滿信號202:此FIFO的數據空間是否預定義滿(剩餘數據深度小於等於預定義數值)，如果是，則此信號拉高；預定義空信號203:此FIFO的數據空間是否預定義空(可讀出數據深 度小於等於預定義數值)，如果是，則此信號拉高；預定義滿數值總線204 (即數據總線)預定義滿狀態的參考值，FIFO 剩餘深度小於等於此值的時候為預定義滿狀態；預定義空數值總線205:預定義空狀態的參考值，FIFO可讀深度小於 等於此值的時候為預定義空狀態。本發明中實現的一種FIFO內部結構如圖3所示，具體說明如下FIFO201:即圖2所示的本發明實現的FIFO單元；雙口 RAM301:用於存儲數據的載體，可以只是普通的雙口 RAM,用 於構成同步或者異步FIFO，該雙口 RAM301的時鐘分別由雙口 RAM寫地 址控制單元304和雙口 RAM讀地址控制單元305提供，由二者進行控制；減法器單元302:進行減法操作，將當前的雙口 RAM指針差值減去零 或者與RAM深度相減，得到已使用的和剩餘的地址空間大小，並將數值送 到比較器單元303;比較器單元303:比較得到當前的雙口 RAM指針差值；並將雙口 RAM 的已使用深度與RAM深度和預定義滿數值進行比較，得到滿、將滿、預定 義滿狀態，並返回結果309到雙口 RAM寫地址控制單元304;將RAM的 剩餘深度與O和和預定義空數值進行比較，得到空、將空、預定義空狀態， 並返回結果308到雙口 RAM讀地址控制單元305;雙口 RAM寫地址控制單元304:完成雙口RAM的寫操作，每次一個 寫時鐘到來，就向雙口 RAM中寫入一個數據，並把滿信號102、將滿信號 103、預定義滿信號202反饋到外部，這樣，對於外部使用的用戶來說，看 到的是滿信號，而不是地址總線，操作的就是FIFO,而不是RAM;雙口 RAM讀地址控制單元305:完成雙口RAM的讀操作，每次一個 讀時鐘到來，就從雙口 RAM中讀出一個數據，並把空信號105、將空信號106、預定義空信號203反饋到外部；預定義空數值306:雙口 RAM讀地址控制單元305將預定義空數值306送給比較器單元303，當雙口 RAM301的數據內容少於或等於預定義空數值306時，FIFO201進入預定義空狀態；預定義滿數值307:雙口 RAM寫地址控制單元304將預定義滿數值307送給比較器單元303，當雙口 RAM301的空閒深度少於或等於預定義滿數值307時，FIFO201進入預定義滿狀態；返回結果308:當前是否為空、將空、預定義空狀態； 返回結果309:當前是否為滿、將滿、預定義滿狀態。 本發明中FIFO的返回信號實現方法如圖4所示，具體說明如下 FIFO深度401:這個數值是FIFO總的深度，也就是雙口 RAM的總的深度；FIFO剩餘深度和已使用深度402:這個返回值是FIFO的剩餘的深度也 就是雙口 RAM剩餘的存儲空間，和FIFO已經使用的深度也就是雙口 RAM 已用的存儲空間；FIFO預定義滿和預定義空狀態403:這個返回值表示的是FIFO預定 義滿和預定義空的狀態，這個狀態會被傳遞給雙口 RAM寫地址控制單元 304和雙口 RAM讀地址控制單元305,並送到FIFO外部。本發明方法的一種預定義滿狀態實現方式示意圖如圖5所示，具體說 明如下Ai=FIFO已使用深度501:這個深度表示的是FIFO中已經被寫入數據 的深度值；Ai-Bi狀態502: FIFO已使用深度501與預定義滿數值307相等的狀 態，此時已經達到預定義滿的門限；Ai>Bi狀態503: FIFO已使用深度501大於預定義滿數值307相等的 狀態，此時已經越過預定義滿的門限；預定義滿狀態504: FIFO已經進入預定義滿的狀態。 本發明方法的一種預定義空狀態實現方式示意圖如圖6所示，具體說 明如下Di-FIFO空閒深度601:這個深度表示的是FIFO中未被寫入數據的深 度值，即還剩餘的深度；Di-Ci狀態602: FIFO空閒深度601與預定義空數值306相等的狀態， 此時已經達到預定義空的門限；Di<Ci狀態603: FIFO空閒深度601與預定義空數值306相等的狀態， 此時已經越過預定義空的門限；預定義空狀態604: FIFO已經進入預定義滿的狀態。本發明在作以下的變更後，還可以提供相近的功效在寫FIFO和讀 FIFO的時候，對預定義滿/空的數值根據用戶的特定算法進行設定，那麼該 FIFO可以用作特殊的服務質量和隊列管理領域，實現在數據緩衝上的控制 功能。雙口 RAM的深度和FIFO預定義滿/空的數值都可以靈活的進行更改， 實現不同的需求，例如，在單純用作緩衝的時候，可以適當增加雙口RAM 深度，增加預定義滿、減小預定義空的數值；在用作服務質量的實現時， 可以適當減小雙口 RAM深度，減小預定義滿、增加預定義空的數值。本發明還可以運用在以下的產品或方法中作為FPGA的實現，可以 成為ASIC的前期驗證，作為嵌入式的同步和異步FIFO模塊，可以應用在 晶片化的通信產品中。其中，FPGA可以是Flash FPGA或SRAM FPGA等， 本發明對此並無限制。應當理解的是，對本領域普通技術人員來說，可以根據上述說明加以 改進或變換，而所有這些改進和變換都應屬於本發明所附權利要求的保護 範圍。
權利要求
1. 一種先進先出存儲器裝置，其包括存儲器、寫地址控制器、讀地址控制器，所述存儲器分別與所述寫地址控制器和所述讀地址控制器連接；其特徵在於，還包括比較器和減法器；其中，所述比較器分別與所述寫地址控制器和所述讀地址控制器連接，並且通過所述減法器連接所述存儲器；所述存儲器是至少雙埠存儲器；所述減法器用於將所述存儲器的指針差值減去零，得到已使用深度；所述比較器用於將所述已使用深度分別與存儲器深度、預定義滿數值進行比較，得到滿、將滿、預定義滿狀態信號，並反饋到所述寫地址控制器；還用於將所述已使用深度與0進行比較，得到空、將空狀態信號，並反饋到所述讀地址控制器；所述寫地址控制器還用於把滿、將滿、預定義滿信號反饋到外部；所述讀地址控制器還用於把空、將空信號反饋到外部。
2、 根據權利要求1所述的先進先出存儲器裝置，其特徵在於，所述 減法器還用於將存儲器深度減去所述指針差值，得到剩餘深度；並且，所述比較器還用於將所述剩餘深度與預定義空數值進行比較，.得到 預定義空狀態信號，並反饋到所述讀地址控制器；所述讀地址控制器還用於把預定義空狀態信號反饋到外部。
3、 根據權利要求2所述的先進先出存儲器裝置，其特徵在於，所述 比較器還用於將所述剩餘深度與0進行比較，得到滿、將滿狀態信號，並 反饋到所述寫地址控制器；還用於將所述剩餘深度與存儲器深度進行比較， 得到空、將空狀態信號，並反饋到所述讀地址控制器。
4、 根據權利要求2所述的先進先出存儲器裝置，其特徵在於，所述預定義滿數值和所述預定義空數值為用戶設置。
5、 根據權利要求4所述的先進先出存儲器裝置，其特徵在於，所述 比較器通過數據總線分別與所述寫地址控制器和所述讀地址控制器連接， 由數據總線定義所述預定義滿數值和所述預定義空數值。
6、 根據權利要求4所述的先進先出存儲器裝置，其特徵在於，其還 包括與所述比較器相連接的寄存器，用於存儲所述預定義滿數值和所述預 定義空數值。
7、 一種先進先出存儲器實現方法，應用在包括比較器和減法器的先 進先出存儲器裝置中，其包括步驟，Al、讀地址控制單元和寫地址控制單元分別將讀指針地址和寫指針 地址送到所述減法器，進行減法糹喿作，得到指針差值；A2、所述減法器將所述指針差值減零，得到已使用深度，並送到所 述比較器；A3、所述比較器將所述已使用深度分別與存儲器深度、預定義滿數 值進行比較，得到滿、將滿、預定義滿狀態信號，並反饋到所述 寫地址控制器；A4、所述比較器將所迷已使用深度與0進行比較，得到空、將空狀態信號，並反饋到所述讀地址控制器； A5、讀地址控制單元或寫地址控制單元將各狀態信號反饋到外部。
8、 根據權利要求7所述的先進先出存儲器實現方法，其特徵在於， 在步驟A2還包括步驟所述減法器將存儲器深度減去所述指針差值，得到 剩餘深度，並送到所述比較器；並且， '步驟A4還包括步驟所述比較器將所述剩餘深度與預定義空數值進行比較，得到預定義空狀態信號，並反饋到所述讀地址控制器。
9、 根據權利要求8所述的先進先出存儲器實現方法，其特徵在於， 在步驟A3中，所述比較器將所述剩餘深度與0進行比較，得到滿、將滿狀 態信號，並反饋到所述寫地址控制器。
10、 根據權利要求8所述的先進先出存儲器實現方法，其特徵在於， 在步驟A4中，所述比較器將所述剩餘深度與存儲器深度進行比較，得到空、 將空狀態信號，並反饋到所述讀地址控制器。
11、 根據權利要求7至10任一所述的先進先出存儲器實現方法，其 特徵在於，在步驟A1之前，還包括步驟用戶設置所述預定義滿數值。
12、 根據權利要求7至10任一所述的先進先出存儲器實現方法，其 特徵在於，在步驟A1之前，還包括步驟用戶設置所述預定義空數值。
13、 根據權利要求7至10任一所述的先進先出存儲器實現方法，其 特徵在於，步驟A6中，所述讀地址控制單元或寫地址控制單元將各狀態信 號反饋到用戶。
14、 根據權利要求13所述的先進先出存儲器實現方法，其特徵在於， 所述方法還包括步驟A7、用戶根據各狀態信號，將寫信號和讀信號分別發送到寫地址控制單元和讀地址控制單元； A8、寫地址控制單元得到寫信號，向存儲器寫入數據； A9、讀地址控制單元得到讀信號，從存儲器讀出數據。
全文摘要
本發明提供了一種先進先出存儲器裝置，其包括存儲器、寫地址控制器、讀地址控制器，存儲器分別與寫地址控制器和讀地址控制器連接；還包括比較器和減法器；比較器分別與寫地址控制器和讀地址控制器連接，並且通過減法器連接存儲器；存儲器是至少雙埠存儲器；減法器用於將存儲器的指針差值減去零，得到已使用深度；比較器用於比較存儲器的讀指針和寫指針，得到指針差值；並將已使用深度分別與存儲器深度、預定義滿數值進行比較，得到滿、將滿、預定義滿狀態信號，並反饋到寫地址控制器；還用於將已使用深度與0進行比較，得到空、將空狀態信號，並反饋到讀地址控制器。本發明還提供了該裝置的實現方法，使得對於數據緩存FIFO的控制更加完善和方便。
文檔編號G06F12/02GK101281489SQ20071007394
公開日2008年10月8日 申請日期2007年4月3日 優先權日2007年4月3日
發明者李豔花, 焱 楊 申請人:中興通訊股份有限公司