具有混合電介質的可靠低k互連結構的製作方法
2023-12-07 23:49:11 1
專利名稱：具有混合電介質的可靠低k互連結構的製作方法
技術領域：
本發明總地涉及高速半導體微處理器、特定用途集成電路(ASIC)、以及其它高度集成電路器件的製造。更具體而言，本發明涉及用於使用低K電介質材料的半導體器件的先進線後端(back-end-of-lineBEOL)金屬化結構。本發明特別針對一種具有低介電常數混合電介質的先進BEOL互連結構。
背景技術：
極大規模集成(VLSI)或超大規模集成(ULSI)電路中的金屬互連通常由具有圖案化的金屬引線層的互連結構構成。一般的集成電路(IC)器件包括三至十五層金屬引線。隨著特徵尺寸減小和器件面密度增大，期望增大互連層的數量。
這些互連結構的材料和布置被優選從而最小化信號傳播延遲，由此最大化整體電路速度。互連結構內信號傳播延遲的一個指標是每個金屬引線層的RC時間常數，其中R為引線電阻，C為多層互連結構中選定的信號線(即導體)與周圍導體之間的有效電容。RC時間常數可以通過降低引線材料的電阻來減小。由此，銅是用於IC互連的優選材料，因為其較低的電阻。RC時間常數還可以通過使用具有低介電常數k的電介質材料來減小。
由於互連延遲現在已經限制了整體電路速度，所以高速邏輯晶片要求更快的互連。隨著尺寸的縮小，互連延遲成為限制整體電路性能的更加重要的因素。在整個半導體工業中，在低k絕緣體內使用銅導體的互連結構正在被引入以降低互連延遲。互連延遲的一種量度為互連結構的有效介電常數k(eff)。為了獲得更低k(eff)並由此降低延遲，必須使用低k電介質(k＜4)和較低k阻擋層(例如，對於氮化矽k＜7)。
在Proceedings of the IEEE 2000 Intemational Interconnect TechnologyConference，pp.261-263中R.D.Goldblatt等人的「A High Performance 0.13μmCopper BEOL Technology with Low-k Dielectric」中介紹了包括低k電介質材料和銅互連的現有技術雙鑲嵌互連結構。圖1示出使用低k電介質材料和銅互連的典型互連結構。該互連結構包括可以包括諸如電晶體的邏輯電路元件的下襯底10。蓋層(cap layer)11可以設置在下襯底10之上。公知為層間電介質(ILD)的電介質層12覆蓋在襯底10和可選的蓋層11上。在先進互連結構中，ILD層12優選為低k聚合物熱固性材料，諸如SiLKTM(可從Dow ChemicalCompany得到的芳香烴熱固性聚合物)。至少一個導體14、18嵌在ILD層12中。在先進互連結構中，導體14、18通常為銅，但作為替換地可以是鋁或其它導電材料。擴散阻擋襯層(未示出)可以設置在ILD層12與導體14、18之間。這種擴散阻擋襯層可以包括鉭、鈦、鎢或這些金屬的氮化物。例如氮化矽蓋層17可以設置在ILD層12上。通常通過化學機械拋光(CMP)步驟，使導體18的頂面與氮化矽層17的頂面共面。最終的蓋層19(也可以是例如氮化矽)可以設置在整個結構上。
導體14、18可以通過傳統的雙鑲嵌工藝形成。例如，所示互連層的形成以在蓋層11上沉積ILD材料12開始。若ILD材料為諸如SiLKTM的低k聚合物熱固性材料，則ILD材料通常被旋塗，經受塗覆後熱烘烤從而去除溶劑，並在高溫下固化。接著，氮化矽層17沉積在ILD層12上。隨後使用傳統的光刻和蝕刻工藝構圖氮化矽層17、ILD層12、以及蓋層11，從而形成至少一個溝槽18和通孔14。溝槽和通孔可以襯以擴散阻擋襯層。隨後利用諸如銅的金屬填充溝槽和通孔，從而形成傳統雙鑲嵌工藝中的導體14、18。通過化學機械拋光(CMP)工藝去除多餘的金屬。最後，在銅導體18和氮化矽層17上沉積氮化矽蓋層19。
在先進互連結構中，優選的低k電介質材料為聚合物熱固性材料，諸如SiLKTM(可從Dow Chemical Company得到的芳香烴熱固性聚合物)。這種材料具有約2.65的介電常數。然而，使用這種低k材料作為ILD的銅互連結構會遇到可靠性問題，包括由低k電介質材料的熱膨脹導致的機械失效。SiLKTM電介質的模量為2.7Gpa，而二氧化矽的為78Gpa。這種差異已經表現出明顯導致這樣的可靠性問題。
因而，本領域中需要一種具有低k(eff)的先進互連結構，其不遭受聚合物低k電介質材料的熱膨脹導致的可靠性問題。
授予Andideh等人的美國專利No.6,362,091介紹了一種具有多層低kILD的互連結構。Andideh等人嘗試解決較脆低k摻碳矽膜中的開裂問題，而非聚合物低k電介質材料的熱膨脹導致的可靠性問題。為解決此問題，提出了一種多層ILD，其包括諸如摻碳矽的低k電介質與具有增大的韌性的諸如二氧化矽的第二絕緣材料的交替層。儘管公開了低k電介質材料可以包括低k聚合物，但是由該公開顯見，以上針對諸如SiLKTM的聚合物低k電介質的模量與二氧化矽的模量之間的差異討論的問題沒有被Andideh等人所考慮。另外，此處提出的第二絕緣材料(具有增大的韌性)(SiO2、SiN、SiON、SiOF和SiC)全都具有較高的介電常數，這導致多層ILD的k(eff)比較高。最終，此結構的製造由於對通路層和線路層使用相同的多層ILD而變得困難，沒有中間蓋層或蝕刻停止層。
由此，本領域中仍然需要不遭受聚合物低k電介質材料的熱膨脹導致的可靠性問題的具有低k(eff)的先進互連結構。
發明內容
上述問題通過使用本發明而解決，本發明針對一種形成在襯底上的互連結構。根據所提供的本發明的一個方面，該結構包括覆蓋在襯底上的第一電介質層；所述第一電介質層上的第一硬掩模層，所述第一硬掩模層具有頂面；至少一個導電通路，嵌入在所述第一電介質層和所述第一硬掩模層中；通路層蓋層(via-level cap layer)，在所述第一硬掩模層上；第二電介質層，在所述通路層蓋層上，其中所述第二電介質層由與所述第一電介質層不同的材料形成；第二硬掩模層，在所述第二電介質層上，所述第二硬掩模層具有頂面；以及至少一個導電線路，嵌入在所述通路層蓋層、所述第二電介質層和所述第二硬掩模層中，所述導電線路具有與所述第二硬掩模層的頂面共面的頂面。
在另一方面中，該結構包括第一電介質層，覆蓋襯底；蝕刻停止層，在所述第一電介質層上；助粘劑(adhesion promoter)層，在所述蝕刻停止層上；第二電介質層，在所述助粘劑層上，其中所述第二電介質層由與所述第一電介質層不同的材料形成；硬掩模層，在所述第二電介質層上，所述硬掩模層具有頂面；至少一個導電通路，嵌入在所述第一電介質層和所述蝕刻停止層中；以及至少一個導電線路，嵌入在所述助粘劑層、所述第二電介質層和所述硬掩模層中，所述導電線路具有與所述硬掩模層的頂面共面的頂面。
根據本發明的第三方面，提供一種在襯底上形成互連結構的方法。在一實施例中，該方法包括步驟在襯底上沉積第一電介質層；在所述第一電介質層上沉積第一硬掩模層，所述第一硬掩模層具有頂面；在所述第一電介質層和所述第一硬掩模層中形成至少一個通路開口；以導電材料填充所述通路開口，由此形成至少一個嵌入在所述第一電介質層和所述第一硬掩模層中的導電通路；在所述第一硬掩模層上沉積通路層蓋層；在所述通路層蓋層上沉積第二電介質層，其中所述第二電介質層由與所述第一電介質層不同的材料形成；在所述第二電介質層上沉積第二硬掩模層，所述第二硬掩模層具有頂面；在所述通路層蓋層、所述第二電介質層和所述硬掩模層中形成至少一個溝槽開口，其中所述第二開口覆蓋所述第一導電通路；以及以導電材料填充所述溝槽開口，由此形成嵌入在所述通路層蓋層、所述第二電介質層和所述第二硬掩模層中的至少一個導電線路，所述導電線路具有與所述第二硬掩模層的頂面共面的頂面。
根據本發明的第四方面，提供一種方法，該方法包括步驟在襯底上沉積第一電介質層；在所述第一電介質層上沉積蝕刻停止層，所述蝕刻停止層具有頂面；在所述蝕刻停止層上沉積助粘劑層；在所述助粘劑層上沉積第二電介質層，其中所述第二電介質層由與所述第一電介質層不同的材料形成；在所述第二電介質層上沉積硬掩模層，所述硬掩模層具有頂面；在所述硬掩模層、所述第二電介質層、所述助粘劑層、所述第一電介質層、以及所述蝕刻停止層中形成至少一個通路開口；在所述硬掩層、所述第二電介質層、以及所述助粘劑層中形成至少一個溝槽開口，其中所述溝槽開口覆蓋所述第一通路開口；以及以導電材料填充所述通路和溝槽開口，由此形成嵌入在所述第一電介質層、所述蝕刻停止層、所述助粘劑層、所述第二電介質層和所述硬掩模層中的至少一個通路導體和至少一個線路導體，所述線路導體具有與所述硬掩模層的頂面共面的頂面。
被認為新穎的本發明的特徵和本發明的基本特性在所附權利要求中特別示出。附圖僅為說明目的，且未按比例繪製。另外，相同的附圖標記在附圖中表示相同的元件。然而，發明本身，包括構成和操作方法，可以通過以下結合附圖的詳細介紹最好地理解，附圖中圖1為部分完成的集成電路器件的示意截面圖，示出現有技術的互連結構；
圖2(a)-2(e)為部分完成的集成電路器件的示意截面圖，示出用於形成根據本發明優選實施例的互連結構的方法；以及圖3(a)-3(d)為部分完成的集成電路器件的示意截面圖，示出用於形成根據本發明另一優選實施例的互連結構的方法。
具體實施例方式
現在將參照附圖詳細介紹本發明。附圖中，該結構的各個方面已經示出，且以簡化的方式示意性地表示，從而更加清晰地介紹和示出本發明。例如，附圖未按比例。另外，所述結構的各方面的垂直截面被示為呈矩形。然而，本領域技術人員將可理解，對於實際結構，這些方面將很可能含有更加斜削的特徵。另外，本發明不限於任何特別形狀的構造。
雖然將參照包括銅的結構來介紹本發明的某些方面，但是本發明不限於此。儘管銅是優選的導電材料，但是本發明的結構可以包括任何適合的導電材料，如鋁。
參照圖2(e)，本發明的互連結構的一優選實施例包括下襯底110，下襯底110可以包括諸如電晶體的邏輯電路元件，並且可以由單鑲嵌引線層和/或蓋層結束，該單鑲嵌引線層(wiring level)和蓋層可以由與下述導體和蓋層相同或不同的材料形成。例如，襯底110可以由包括鎢的引線層結束，而以下討論的導體114和118可以由銅形成。
蓋層111可以設置在下襯底110上。通常被稱為層間電介質(ILD)的電介質層112覆蓋在蓋層111上面。通路層硬掩模層113優選地設置在ILD層112上。至少一個通路導體114嵌入在ILD層112、蓋層111和通路硬掩模層113中。擴散阻擋襯層(未示出)可以設置在ILD層112與通路導體114之間。通常利用化學機械拋光(CMP)步驟使通路導體114的頂面與通路硬掩模層113的頂面共面。
第一互連層(interconnect level)由圖2(e)中所示的互連結構中的蓋層111、ILD層112、硬掩模層113、以及通路導體114限定。第二互連層在圖2中被顯示為處於第一互連層上方，其包括通路蓋層115、ILD層116、線路硬掩模層117、線路導體118。助粘劑層(未示出)可以設置在通路蓋層115與ILD層116之間。最終的蓋層119覆蓋在線路導體118與線路硬掩模層117上。
本發明的互連結構的另一優選實施例在圖3(d)中示出。此實施例包括下襯底210，下襯底210可以包括諸如電晶體的邏輯元件。蓋層211可以設置在下襯底210上。ILD層212覆蓋在蓋層211上。蝕刻停止層213設置在ILD層212上。助粘劑層215設置在蝕刻停止層213上。ILD層216設置在助粘劑層215上，而硬掩模層217覆蓋在ILD層216上。至少一個通路導體214和線路導體218嵌入在層211、212、213、215、216和217中，如圖所示。線路導體218的頂面與硬掩模層217的頂面共面。最終的蓋層219覆蓋在線路導體218和硬掩模層217上。
儘管低k電介質材料是優選的，但ILD層112、116、212和216可以由任何適合的電介質材料形成。適合的電介質材料包括摻碳二氧化矽材料；氟矽酸鹽玻璃(FSG)；有機聚合物熱固性材料，碳氧化矽；SiCOH電介質；摻氟氧化矽；旋塗玻璃；倍半矽氧烷(silsesquioxane)，包括氫倍半矽氧烷(HSQ)、甲基倍半矽氧烷(MSQ)、以及HSQ和MSQ的混合物或共聚物；苯並環丁烯(BCB)基聚合物電介質，以及任何含矽低k電介質。利用倍半矽氧烷化學性質(chemistry)的具有SiCOH型成分的旋塗低k膜的示例包括HOSPTM(可從Honeywell得到)、JSR 5109和5108(可從Japan Synthetic Rubber得到)、ZirkonTM(可從Rohm and Haas的一個部門，Shipley Microelectronics，得到)、以及多孔低k(ELk)材料(可從Applied Materials得到)。摻碳二氧化矽材料或有機矽烷的示例包括Black DiamondTM(可從Applied Materials得到)和CoralTM(可從Novellus得到)。HSQ材料的一示例為FOXTM(可從Dow Corning得到)。優選的電介質材料包括有機聚合物熱固性材料，主要由碳、氧和氫構成，包括以SiLKTM(可從Dow Chemical Company得到)著稱的低k聚亞芳基醚(polyarylene ether)聚合物材料和以FLARETM(可從Honeywell得到)著稱的低k聚合物材料。
在優選實施例中，通路層ILD層112和212由諸如SiCOH或氧化物電介質材料的具有低熱膨脹係數(CTE)的材料形成，從而改善可靠性，線路層ILD層116和216由諸如SiLKTM的具有低k的聚合物熱固性材料形成。特別優選的是，通路層ILD層112和212由CTE小於約50ppm/℃的電介質材料形成，優選與導體114和214的CTE相匹配。
在特別優選實施例中，通路層ILD層112和212由SiCOH形成，線路層ILD層116和216由SiLKTM形成。在另一實施例中，通路層ILD層112和212可以由SiCOH形成，線路層ILD層116和216可以由多孔SiLKTM形成。在再一實施例中，通路層ILD層112和212可以由多孔SiCOH形成，線路層ILD層116和216可以由SiLKTM形成。在再一實施例中，通路層ILD層112和212可以由多孔SiCOH形成，線路層ILD層116和216可以由多孔SiLKTM形成。在再一實施例中，通路層ILD層112和212可以由多孔SiCOH形成，線路層ILD層116和216可以由SiCOH形成。在再一實施例中，通路層ILD層112和212可以由SiCOH形成，線路層ILD層116和216可以由多孔SiCOH形成。
ILD層112、116、212和216每個可以為約10nm至約1000nm厚，但這些層每個優選為約120nm厚。ILD層112、116、212和216的介電常數優選為約1.8至約3.5，且最優選為約2，5至約2.9。在使用多孔材料用於線路層和通路層ILD兩者的實施例中，用於ILD層112、116、212和216的材料為多孔材料，由此進一步減小這些層的介電常數至約1.8至2.5的範圍。
硬掩模層113和蝕刻停止層213可以由任何適合的電介質材料形成。層113和213優選具有以下特性(1)低介電常數(優選低於約7)；(2)相對於襯層的低CMP率(優選約1∶5)，由此起到CMP停止層的作用；(3)是親水的，以用於有效CMP後清潔；(4)對銅擴散到下面的電介質中起阻擋作用；以及(5)對在抗蝕劑剝離操作期間採用的氧等離子體有抵抗力。用於層113和213的優選材料包括SiCH和SiNCH，例如BlokTM(可從Applied Materials，Inc.得到)，並具有低於約5的介電常數，且優選為約4.9。具體而言，這些層優選包括約20至34原子百分比的矽、約12至34原子百分比的碳、約5至30原子百分比的氮、約20至50原子百分比的氫。該材料優選地具有組成SixCyNwHz，其中x為約0.2至約0.34，y為約0.12至約0.34，w為約0.05至約0.3，z為約0.2至約0.5。SiNCH材料的特別優選的成分為約22至30原子百分比的矽、約15至30原子百分比的碳、約10至22原子百分比的氮、以及約30至45原子百分比的氫。此特別優選的成分可以表示為SixCyNwHz，其中x為約2.2至約3，y為約1.5至約3，w為約1至約2，z為約3至約4.5。最優選的實施例採用超過一個的通路硬掩模層，其中底層具有最低的介電常數和最高的CMP選擇性。
通路蓋層115可以由任何適合的電介質材料形成。通路蓋層115優選具有以下特性(1)低介電常數；(2)對在抗蝕劑剝離操作期間使用的氧等離子體有抵抗力；(3)起銅阻擋作用；以及(4)具有蝕刻選擇性並由此起蝕刻停止層作用。用於通路蓋層115的特別優選的材料為包括矽、碳、氮和氫的非晶氮氫碳化矽(SiCNH)，具有低於約5的介電常數。其它適合的材料包括SiN、SiCH和SiON。
助粘劑層215優選具有以下特性(1)低介電常數；(2)低的溼氣相互作用；(3)高耐氧化性；以及(4)相對於ILD層216和通路硬掩模層213的RIE化學性質選擇性。用於助粘劑層215的特別優選的材料包括矽氧烷或SiCOH，最優選的是HOSP BESTTM(可從Honeywell得到)。
硬掩模層117和217可以由任何適合的電介質材料形成，但優選由介電常數低於約5的電介質材料形成。用於硬掩模層117和217的優選材料為SiCOH和SiCH。在最優選的實施例中，這些硬掩模層的介電常數低於約3.5。
最終的蓋層119和219可以由任何適合的電介質材料形成，但優選由SiNCH或SiN形成。當最終的蓋層由SiNCH形成時，該層優選包括約20至34原子百分比的矽、約12至34原子百分比的碳、約5至30原子百分比的氮、以及約20至50原子百分比的氫。該材料優選具有組成SixCyNwHz，其中x為約0.2至約O.34，y為約O.12至約0.34，w為約0.05至約0.3，z為約0.2至約0.5。SiNCH材料的特別優選的成分為約22至30原子百分比的矽、約15至30原子百分比的碳、約1O至22原子百分比的氮、以及約30至45原子百分比的氫。此特別優選的組成可以表示為SixCyNwHz，其中x為約2.2至約3，y為約1.5至約3，w為約1至約2，z為約3至約4.5。
圖2(e)的互連結構可以通過單鑲嵌工藝形成，如圖2(a)至2(e)所示的工藝。該工藝可選地以在襯底110上沉積蓋層111開始，接著在蓋層111上沉積ILD層112，如圖2(a)所示。蓋層111和ILD層112可以通過任何適合的方法沉積。例如，若將SiLKTM用於ILD層112，則通過旋塗工藝，接著通過去除溶劑的烘烤步驟，然後是熱固化步驟，該樹脂可得以塗覆。
隨後在ILD層112上沉積通路層硬掩模層113，如圖2(a)所示。硬掩模層113可以通過任何適合的方法沉積，但在硬掩模層113為SiNCH時，優選通過化學氣相沉積(CVD)直接沉積到ILD層112上。或者，旋塗玻璃可以用於通路層硬掩模層113。優選的CVD材料的一個示例是SiCH，優選的旋塗材料的一個示例為HOSP BESTTM。
在硬掩模層113沉積後，可以沉積額外的犧牲硬掩模層(未示出)。例如，可以沉積一系列硬掩模層，例如2000年4月14日提交的且題為「ProtectiveHardmask for Producing Interconnect Structures」的共同審理中的美國專利申請序列號09/550,943中介紹的硬掩模層，其公開的內容在此作為參考引入。
在沉積蓋層111、ILD層112和硬掩模層113後，使用光刻構圖工藝形成至少一個通孔114a。隨後，通孔114a通過在未被光致抗蝕劑保護的區域利用例如反應離子蝕刻(RIE)去除硬掩模層113和部分ILD層112形成。硬掩模層113可以如下參與此蝕刻步驟。首先硬掩模層113可以在未被光致抗蝕劑覆蓋的區域中被蝕刻，然後光致抗蝕劑可以被去除，留下與光致抗蝕劑圖案匹配的圖案化的硬掩模層113。隨後，ILD層112和蓋層111可以在未被硬掩模層113覆蓋的區域被蝕刻。
形成通孔114a後，通孔可以襯以擴散阻擋襯層(未示出)，隨後在通孔114a中沉積導電材料，從而形成導體114，如圖2(b)所示。擴散阻擋襯層可以通過任何適合的方法沉積，例如物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)或離子化物理氣相沉積(I-PVD)。擴散阻擋襯層可以是通過沉積若干難熔金屬作為薄膜複合物構成的多層襯層。導電材料114可以通過任何適合的方法沉積在通孔114a內，諸如電鍍技術。多餘的襯層材料和多餘的導電材料114可以在CMP工藝中去除，其中使得導體114的頂面與硬掩模層113共面。硬掩模層113可以在此CMP步驟期間起拋光停止層的作用，由此保護ILD層112免受拋光期間的損傷。犧牲硬掩模層(未示出)也可以在此CMP步驟期間去除。
圖2(a)至2(b)示出了第一互連層的形成，其包括蓋層111、ILD層112、硬掩模層113和通路導體115。在圖2(c)中，第二互連層的形成以沉積通路蓋層115、ILD層116和硬掩模層117開始。可以在主硬掩模層117上沉積額外的犧牲硬掩模層(未示出)。
在優選實施例中，蓋層115為通過CVD沉積的氮化矽膜。在特別優選實施例中，蓋層115為通過CVD沉積的SiCNH。
ILD層116優選由與用於ILD層112的材料不同的材料形成。若ILD層112由SiCOH材料(優選通過CVD沉積)形成，則ILD層116優選由聚合物熱固性材料如SiLKTM形成。若ILD層116為諸如SiLKTM的低k聚合物材料，則通常ILD材料被旋塗，受到塗覆後熱烘烤從而去除溶劑，並在高溫下固化。
線路硬掩模層117優選由低k電介質材料形成，諸如SiCOH或SiCH，並可以通過CVD或旋塗方法沉積。優選的CVD材料的一示例為SiCH，優選的旋塗材料的示例為HOSP BESTTM。
在沉積通路蓋層115、ILD層116和線路硬掩模層117後，使用可以包括反應離子蝕刻(RIE)的光刻構圖和蝕刻工藝形成至少一個溝槽118a，如圖2(c)所示。溝槽118a可以襯以擴散阻擋襯層(未示出)，隨後在溝槽118a中沉積導電材料，從而形成導體118，如圖2(d)所示。擴散阻擋襯層可以通過任何適合的方法沉積，諸如物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)或離子化物理氣相沉積(I-PVD)。擴散阻擋襯層可以是通過沉積若干難熔金屬作為薄膜複合物構成的多層襯層。導電材料118通常為用於導電通路114的相同的材料，並可以通過任何適合的方法沉積在溝槽118a內，諸如電鍍技術。多餘的襯層材料和多餘的導電材料118可以在CMP工藝中去除，其中使得導體118的頂面與線路硬掩模層117共面。
在形成導體114和118後，最終的蓋層119可以如圖3(d)所示地沉積。最終的蓋層119可以由任何適合的電介質材料形成，但優選由通過CVD沉積的SiCNH或SiN形成。
作為對於如上所述和如圖2(a)至2(e)所示的單鑲嵌方法的替代，本發明的互連結構可以使用雙鑲嵌方法形成，諸如圖3(a)至3(d)所示的方法。此替代工藝可選地以在襯底210上沉積蓋層211開始，接著在蓋層211上沉積ILD層212。
然後，通過首先在ILD層212上沉積蝕刻停止層213，接著順序在蝕刻停止層213上沉積助粘劑層215來構造雙層蝕刻停止層。層213優選通過CVD沉積，且最優選為SiNCH。助粘劑層215優選通過旋塗方法沉積，且優選為SiCOH材料，最優選為HOSP BESTTM。
在沉積助粘劑層215後，沉積ILD層216和硬掩模層217。隨後，使用傳統的光刻工藝，如圖3(b)所示地形成溝槽218a和通孔214a。雙鑲嵌蝕刻工藝包括採用犧牲硬掩模。在進行線路層光刻後，蝕刻工藝轉移線路層圖案到硬掩模層中，除了非犧牲的層217外。隨後進行光刻從而構圖通路層。蝕刻工藝通過移除全部硬掩模疊層(包括層217)和ILD層216，選擇性地停止在層215上，轉移通孔214a圖案。接著，蝕刻剩餘的線路層硬掩模層(包括層217)。通過蝕刻通孔圖案到層215、213和212中，且選擇性地停止在層211上，蝕刻工藝繼續。蝕刻ILD層212，從而進一步限定線路。最後，蝕刻蓋層211從而完成通孔。此最終的蝕刻步驟也去除了線路圖案中的層2l 5從而完成溝槽218a。
通孔214a和溝槽218a隨後在雙鑲嵌工藝中以導電材料填充，從而形成導體214、218，如圖3(c)所示。多餘的導體材料可以在上述CMP工藝中去除。
在形成導體214、218後，可以如圖3(d)所示地沉積最終的蓋層219。最終的蓋層219可以由任何適合的電介質材料形成，但優選由通過CVD沉積的SiCNH或SiN形成。
作為圖3(a)至3(d)所示的雙鑲嵌方法的替代，本發明的互連結構可以使用下述簡化的雙鑲嵌方法形成。在此替代雙鑲嵌方法中，ILD層212的性質可以為了RIE構圖步驟中的選擇性而被調整，且RIE步驟的化學性質(chemistry)可以通過例如使層216和212為不同的材料來調整，由此允許嵌入的層213和215從結構中略去。例如，可以使用CF4來蝕刻SiCOH材料，N2/H2可以用來蝕刻諸如SiLK的聚合物材料。
雖然已經結合具體優選實施例和其它替代實施例特別地介紹了本發明，顯然，大量的替代、調整和改變通過閱讀上述介紹對於本領域技術人員是顯而易見的。由此，所附權利要求應包括所有這些屬於本發明的真實範圍和實質內的替代、調整和改變。
權利要求
1.一種形成在襯底上的互連結構，該結構包括第一電介質層，覆蓋在該襯底上；在所述第一電介質層上的第一硬掩模層，所述第一硬掩模層具有頂面；至少一個導電通路，嵌入在所述第一電介質層和所述第一硬掩模層中；通路層蓋層，在所述第一硬掩模層上；在所述通路層蓋層上的第二電介質層，其中所述第二電介質層由與所述第一電介質層不同的材料形成；在所述第二電介質層上的第二硬掩模層，所述第二硬掩模層具有頂面；以及至少一個導電線路，嵌入在所述通路層蓋層、所述第二電介質層和所述第二硬掩模層中，所述導電線路具有與所述第二硬掩模層的頂面共面的頂面。
2.如權利要求1所述的互連結構，其中所述第一電介質層由SiCOH形成，所述第二電介質層由聚合物熱固性材料形成。
3.如權利要求1或2所述的互連結構，其中所述第一電介質層具有小於約50ppm/℃的熱膨脹係數。
4.如權利要求1、2或3所述的互連結構，其中所述第一和第二電介質層每層具有約1.8至約3.5的介電常數，優選為約2.5至約2.9。
5.如權利要求1至4中任意一項所述的互連結構，其中所述第一硬掩模層由SiCH或SiNCH形成。
6.如權利要求1至5中任意一項所述的互連結構，其中所述通路層蓋層由SiNCH、SiN、SiCH或SiON形成。
7.如權利要求1至6中任意一項所述的互連結構，其中所述第二硬掩模層由SiCOH或SiCH形成，且具有小於約3.5的介電常數。
8.如權利要求1至7中任意一項所述的互連結構，還包括設置在所述通路層蓋層與所述第二電介質層之間的助粘劑層。
9.如權利要求1至8中任意一項所述的互連結構，還包括最終的蓋層，其在所述第二硬掩模層與所述導電線路上。
10.一種形成在襯底上的互連結構，該結構包括第一電介質層，覆蓋該襯底；蝕刻停止層，在所述第一電介質層上；助粘劑層，在所述蝕刻停止層上；在所述助粘劑層上的第二電介質層，其中所述第二電介質層由與所述第一電介質層不同的材料形成；在所述第二電介質層上的硬掩模層，所述硬掩模層具有頂面；至少一個導電通路，其嵌入在所述第一電介質層和所述蝕刻停止層中；以及至少一個導電線路，嵌入在所述助粘劑層、所述第二電介質層和所述硬掩模層中，所述導電線路具有與所述硬掩模層的頂面共面的頂面。
11.如權利要求10所述的互連結構，其中所述第一電介質層由SiCOH形成，所述第二電介質層由聚合物熱固性材料形成。
12.如權利要求10或11所述的互連結構，其中所述第一電介質層具有小於約50ppm/℃的熱膨脹係數。
13.如權利要求10、11或12所述的互連結構，其中所述第一和第二電介質層每層具有約1.8至約3.5的介電常數，且優選為約2.5至約2.9。
14.如權利要求10至13中任意一項所述的互連結構，其中所述蝕刻停止層由SiCH或SiNCH形成。
15.如權利要求10至14中任意一項所述的互連結構，其中所述助粘劑層由SiCOH形成。
16.如權利要求10至15中任意一項所述的互連結構，其中所述硬掩模層由SiCOH或SiCH形成，且具有小於約3.5的介電常數。
17.如權利要求10至16中任意一項所述的互連結構，還包括最終的蓋層，其在所述硬掩模層與所述導電線路上。
18.一種用於在襯底上形成互連結構的方法，該方法包括步驟在該襯底上沉積第一電介質層；在所述第一電介質層上沉積第一硬掩模層，所述第一硬掩模層具有頂面；在所述第一電介質層和所述第一硬掩模層中形成至少一個通路開口；以導電材料填充所述通路開口，由此形成至少一個嵌入在所述第一電介質層和所述第一硬掩模層中的導電通路；在所述第一硬掩模層上沉積通路層蓋層；在所述通路層蓋層上沉積第二電介質層，其中所述第二電介質層由與所述第一電介質層不同的材料形成；在所述第二電介質層上沉積第二硬掩模層，所述第二硬掩模層具有頂面；在所述通路層蓋層、所述第二電介質層和所述硬掩模層中形成至少一個溝槽開口，其中所述溝槽開口覆蓋在所述第一導電通路上；以及以導電材料填充所述溝槽開口，由此形成嵌入在所述通路層蓋層、所述第二電介質層和所述第二硬掩模層中的至少一個導電線路，所述導電線路具有與所述第二硬掩模層的頂面共面的頂面。
19.如權利要求18所述的方法，其中所述第一電介質層由SiCOH形成，所述第二電介質層由聚合物熱固性材料形成。
20.如權利要求18或19所述的方法，其中所述第一電介質層具有小於約50ppm/℃的熱膨脹係數。
21.如權利要求18、19或20所述的方法，其中所述第一硬掩模層的介電常數小於約7。
22.如權利要求18至21中任意一項所述的方法，其中所述第一硬掩模層由SiCH或SiNCH形成。
23.如權利要求18至22中任意一項所述的方法，其中所述通路層蓋層由SiCNH形成。
24.如權利要求18至23中任意一項所述的方法，其中所述通路層蓋層的介電常數小於約5。
25.如權利要求18至24中任意一項所述的方法，還包括在所述第二硬掩模層和所述導電線路上沉積最終的蓋層的步驟。
26.如權利要求18至25中任意一項所述的方法，在沉積所述第二電介質層前還包括在所述通路層蓋層上沉積助粘劑層的步驟。
27.一種用於在襯底上形成互連結構的方法，該方法包括步驟在該襯底上沉積第一電介質層；在所述第一電介質層上沉積蝕刻停止層，所述蝕刻停止層具有頂面；在所述蝕刻停止層上沉積助粘劑層；在所述助粘劑層上沉積第二電介質層，其中所述第二電介質層由與所述第一電介質層不同的材料形成；在所述第二電介質層上沉積硬掩模層，所述硬掩模層具有頂面；在所述硬掩模層、所述第二電介質層、所述助粘劑層、所述第一電介質層、以及所述蝕刻停止層中形成至少一個通路開口；在所述硬掩模層、所述第二電介質層、以及所述助粘劑層中形成至少一個溝槽開口，其中所述溝槽開口覆蓋在所述通路開口上；以及以導電材料填充所述通路和溝槽開口，由此形成嵌入在所述第一電介質層、所述蝕刻停止層、所述助粘劑層、所述第二電介質層和所述硬掩模層中的至少一個通路導體和至少一個線路導體，所述線路導體具有與所述硬掩模層的頂面共面的頂面。
28.如權利要求27所述的方法，其中所述第一電介質層由SiCOH形成，所述第二電介質層由聚合物熱固性材料形成。
29.如權利要求27或28所述的方法，其中所述第一電介質層具有小於約50ppm/℃的熱膨脹係數。
30.如權利要求27、28或29所述的方法，其中所述蝕刻停止層由SiCH或SiNCH形成。
31.如權利要求27至31中任意一項所述的方法，其中所述助粘劑層由SiCOH形成。
32.如權利要求27至31中任意一項所述的方法，還包括在所述第二硬掩模層和所述導電線路上沉積最終的蓋層的步驟。
全文摘要
公開了一種具有混合電介質的先進線後端(BEOL)互連結構。用於通路層的層間電介質(ILD)優選與用於線路層的ILD不同。在優選實施例中，通路層ILD(112)由低kSiCOH材料形成，線路層ILD(116)由低k聚合物熱固性材料形成。
文檔編號H01L23/532GK1711635SQ200380103304
公開日2005年12月21日 申請日期2003年11月7日 優先權日2002年11月14日
發明者約翰·菲茨西蒙斯, 史蒂芬·格雷科, 李加, 史蒂芬·蓋茨, 特裡·斯普納, 馬修·安格耶爾, 哈彼·希克裡, 西奧爾多盧斯·斯坦戴爾特, 格倫·比厄裡 申請人:國際商業機器公司