一種適用於nrz編碼信號的typeb全速率解碼電路的製作方法
2023-10-20 11:50:02
專利名稱：一種適用於nrz編碼信號的typeb全速率解碼電路的製作方法
技術領域：
本發明涉及高頻RFID標籤晶片技術領域，尤其是一種適用於IS0/IEC 14443 TYPEB中規定的NRZ編碼信號的解碼電路。
背景技術：
射頻識別技術(RFID)是一種非接觸的通信技術，按工作頻率劃分主要有低頻、高頻、超高頻RFID通信技術，高頻RFID技術一般工作於13. 56MHZ，目前高頻RFID的標準主要有以下三種TYPEA、TYPEB以及TYPEC。射頻識別系統由電子標籤、讀寫器和應用系統三部分構成。電子標籤中一般保存有約定格式的電子數據，在實際應用中，電子標籤附著在待識別物體的表面。讀寫器可無接觸地讀取並識別電子標籤中所保存的電子數據，從而達到自動識別物體的目的。應用系統則通過計算機及計算機網絡對物體識別信息進行採集、處理及遠程傳送等工作。我們這裡講的解碼電路便是基於TYPEB標準的RFID標籤晶片。當讀寫器向標籤晶片傳送數據的時候，TYPEA和TYPEB類型的標籤晶片收到的信號採用不同的編碼方式，TYPEA類型的標籤晶片收到的信號採用改進型密勒編碼，通過 100%ASK電路解調後得到。TYPEB類型的標籤晶片收到的信號採用NRZ編碼，通過10%ASK 電路解調後得到。由於TYPEB類型的標籤晶片採用的是10%ASK調製方式，在信號調製過程中有持續的能量傳輸，容易從天線感應過來的信號中提取出電源和時鐘，安全可靠。在這種調製基礎上採用的NRZ編碼具有明顯的優點邏輯「1」用載波高幅度表示，信號幅度大，信號強；邏輯 「0」用載波低幅度表示，信號幅度小，信號弱，當持續不斷的通信時，不會出現較大的能量波動，抗幹擾能力強。讀寫器到標籤晶片的比特速率有四種106kbps、212 kbps、424 kbps以及847 kbps。在初始化和防衝突階段通信速率必須是106 kbps，選中標籤晶片後，通信速率便可以採用任何一種，如果標籤晶片解碼電路對每種速率採用一個解碼電路，那麼必須要4個解碼電路才能完成功能，勢必大大增加標籤晶片的面積和功耗。對於NRZ編碼信號的解碼方法，有一種做法是利用編碼信號的下降沿來判斷從高電平到低電平的轉換，從而識別出邏輯「0」;利用編碼信號的上升沿來判斷從低電平到高電平的轉換，從而識別出邏輯「1」。然而這種方法抗幹擾能力不強，由於採用了 10%調製方式， 標籤晶片在利用10%ASK解調電路提取信號的過程中，尤其是工作於遠場區的時候，可能在下降沿或者上升沿出現電平的誤觸發，即信號在一段時間內在邏輯「0」和邏輯「1」之間不斷翻轉，如果信號中途出現這種誤觸發信號，足夠引起觸發器誤翻轉，那麼這種解碼電路將會出錯。因此，現有的NRZ編碼信號的解碼電路難以保證NRZ編碼的穩定接收及信號邊沿誤觸發導致的觸發器誤翻轉等問題。
發明內容
本發明要解決的技術問題是提供一種適用於NRZ編碼信號的TYPEB全速率解碼電路，該解碼電路可以保證NRZ編碼的穩定接收，避免信號變壓誤觸發毛刺帶來的接收問題，該解碼電路的計數值配置方法使得4種通信速率均採用一個解碼電路實現，大幅度節省功耗和面積。為了解決上述技術問題，本發明所採用的技術方案是
一種適用於NRZ編碼信號的TYPEB全速率解碼電路，包括啟動電路，狀態機處理電路及第一計數器和第二計數器，所述啟動電路識別來自射頻模擬電路的幀數據並激活狀態機處理電路，所述第一計數器輸出端連接有一脈衝產生電路，脈衝產生電路通過一多路選擇器與狀態處理電路連接，所述第二計數器根據狀態機處理電路的狀態跳轉計數。進一步作為優選的實施方式，所述脈衝產生電路根據所述第一計數器的計數值產生四個代表來自標籤晶片數字控制電路比特速率的脈衝信號，所述多路選擇器為四路輸入一路輸出選擇器。進一步作為優選的實施方式，所述狀態機處理電路包括六個狀態SOF起始狀態、 字符起始狀態、數據接收狀態、字符停止位狀態、字符保護時間狀態以及EOF狀態。進一步作為優選的實施方式，所述啟動電路包括包括第一 D觸發器、第二 D觸發器、第一反相器、第二反相器、第一與非門及第二與非門，輸入信號經分別經第一 D觸發器和第一反相器後輸入第一與非門，所述第一與非門的輸出端與第二與非門的一個輸入端連接，所述第二與非門的輸出端與第二 D觸發器連接，所述第二 D觸發器的Q輸出端經第二反相器後與第二與非門的另一輸入端連接。本發明的有益效果是本發明編碼電路通過脈衝產生電路對第一計數器的計數值進行比較，產生四個脈衝信號，通過一多路選擇器根據來自標籤晶片數字控制電路的比特速率信號選取合適的脈衝信號，由於在比特中間產生脈衝，出現脈衝信號時再判斷信號保護的二進位信息，可以避免編碼信號邊沿的各種誤觸發信號，增強了抗幹擾能力。本發明依靠多路選擇器共用了後續的處理電路，實現了解碼電路節省面積功耗的目的，並且避免了信號邊沿誤觸發導致的觸發器誤翻轉等問題，保證了對NRZ編碼信號進行解碼的穩定性。
下面結合附圖對本發明的具體實施方式
作進一步說明 圖1是本發明解碼電路的外部接口電路圖2是本發明解碼電路的電路框圖； 圖3是本發明啟動電路的電路原理圖； 圖4是本發明狀態機處理電路的狀態圖。
具體實施例方式如圖1所示，NRZ解碼電路的外部接口主要有兩部分，一部分是和射頻模擬電路的時鐘提取、復位產生以及解調電路相連，分別為NRZ解碼電路提供時鐘elk、上電復位信號rst以及解調後得到的NRZ編碼信號din ；—部分是和標籤晶片數字控制電路相連，標籤晶片數字控制電路為NRZ解碼電路提供局部復位信號init、使能信號rx_en以及讀寫器發送過來的比特速率信號bitrate，而NRZ解碼電路則為標籤晶片數字控制電路提供解碼後得到的一系列信號，包括一字節接收完畢準備信號rX_ready、字節數據rX_data、字節總數rX_nUm、字符接收完畢信號rx_end以及字符出錯處理信號rX_err。圖2主要闡述了適用於NRZ編碼信號的解碼數據通路。NRZ解碼電路工作於 13. 56MHZ，時鐘由elk提供，復位信號由上電復位信號rst和局部復位信號init相與後得到。啟動電路連接關係如圖3所示，一共由兩個觸發器、兩個與非門和兩個反相器構成，用來檢測第一個din的下降沿，一旦檢測到下降沿的存在，立刻置decodejtart信號為高電平，啟動狀態機處理電路。此時狀態機應發出一個高電平脈衝cnt_Clr復位7比特的第一計數器counterl28，由於在106kbps速率下一個比特所佔時間寬度為128個時鐘周期，故需要用7比特的計數器同步信號以便解碼。第一計數器COimterl28在兩種情況下需要復位一個是檢測到第一個din下降沿的時候，另一個是字符保護時間結束的時候，此刻需要重新同步信號。由於SOF低電平期間，邏輯「0」比特數最大是12個，在字符接收期間都是按單個字節接收，其比特數為8個，故只需設置4比特第二計數器cha_nUm即可，該計數器可用來作為臨時計數器，可計數接收到的SOF低電平個數、SOF高電平個數、一個字符接收期間所接收到的比特數、EOF低電平個數等。第二計數器cha_nUm受狀態機處理電路控制，根據狀態跳轉計數。脈衝產生電路的輸入為第一計數器COimter128的計數值，輸出為四個脈衝信號 etul28、etu64、etu32、etul6，當 counterl28 計數值為 64 時，etul28 產生一個高電平脈衝， 該信號表示當工作在106kbps速率時，一個比特佔128個時鐘，故應在比特中間產生一個脈衝用來識別106kbps速率下的二進位信號。同理etu64信號高電平脈衝出現在COunterl28 計數值為32，對應212kbps ；etu32信號高電平脈衝出現在c0unterl28計數值為16，對應 424kbps ；etul6信號高電平脈衝出現在counterl28計數值為8，對應847kbps。得到四個脈衝後，多路選擇器將根據標籤晶片數字控制電路發過來的比特速率信號bitrate (2比特寄存器)選擇一個脈衝，選定脈衝後便可以共用後續處理電路，多路選擇器的輸出為etu脈衝信號。在初始化和防衝突階段，bitrate表示106kbps速率(這裡， bitrate為0時表示106kbps速率，為1時表示212kbps，為2時表示424kbps，為3時表示 847kbps)。當bitrate為0時選擇etul28脈衝，為1時選擇etu64脈衝，為2時選擇etu32 脈衝，為3時選擇etul6脈衝。下面結合圖4說明狀態機控制電路的工作過程
在SOF (Start of Frame,起始位)起始狀態，由標籤晶片數字控制電路打開NRZ解碼電路使能信號rX_en，狀態機將等待新的一幀數據的到來，一旦檢測到信號第一個下降沿， 啟動電路工作，狀態機開始接受SOF信號。SOF信號由一個下降沿、10至12個邏輯「0」、一個上升沿以及2至3個邏輯「1」組成，狀態機檢測etu脈衝信號，每遇到一個脈衝信號，第二計數器cha_nUm累加1。由於邏輯「0」個數不確定，一旦第二計數器cha_nUm累加值達到10，狀態機便等待上升沿的到來，一旦來了一個上升沿，便開始檢測邏輯「 1，，的存在，邏輯「 1 」個數也不確定，此時不再利用第二計數器cha_nUm來作判斷，而是在每個時鐘上升沿檢測din，一旦檢測出低電平便可知邏輯「1」已經結束，進入下一個狀態，接受字符起始位狀態。在字符起始位狀態下，同樣是利用檢測etu脈衝的方法，如果脈衝到來的時候din 信號是低電平，說明字符起始位正確接收，狀態機跳轉到數據接收狀態，如果是高電平則進入出錯處理。數據接收狀態目的是為了完整接收一個字節數據，第二計數器cha_nUm在每個 etu脈衝到來時計數，並將din數據保存在第二計數器cha_nUm計數值對應的臨時寄存器 rx_data_reg中，當8比特數據接收完畢，狀態機將復位第二計數器cha_nUm並轉入字符停止位接收狀態。在字符停止位狀態，狀態機將在etu脈衝到來時檢測din信號，如果是邏輯「1」， 狀態機將轉入字符保護時間狀態，同時數據準備好信號rX_ready變為高電平，接收到的字節數rx_num累加1，rx_data_reg寄存器內容鎖存到rx_data。如果為「0」並且rx_data_ reg也為0，那麼狀態機將轉入EOF結束狀態，否則將進入出錯處理。字符保護時間狀態，規定保護時間從0到6比特，由於此間時間不好控制，另分析字符保護時間的下一個狀態可以，如果不出錯下一個狀態一定是字符起始狀態，因此只需要檢測到din下降沿的存在即可，一旦出現下降沿，置Cnt_Clr為高電平，用來復位第一計數器COunterl28，同時狀態機跳轉到字符起始狀態。EOF結束狀態意味著一幀數據的結束，結束標誌位din為高電平且第一計數器 counterl28計數值為127，此時接收結束信號rx_end置為高電平，至此整個接收過程完畢。另外如果任何一步接收過程出現錯誤，則置rX_end為高電平，rx_err為高電平， 接收結束。本發明通過啟動電路識別新一幀數據的到來，激活狀態機處理電路以及相應的計數器，多路選擇器根據不同的比特率選擇一個來自脈衝產生電路的合適脈衝，即代表不同的計數值，這些計數值代表了不同的比特速率，本發明依靠多路選擇器選擇代表不同比特速率信號的脈衝信號，保證NRZ編碼的穩定接收，避免信號邊沿誤觸發毛刺帶來的接收問題，並通過計數值配置方法使得四種通信速率均共用一個電路實現，大幅度節省了功耗和面積。以上是對本發明的較佳實施進行了具體說明，但本發明創造並不限於所述實施例，熟悉本領域的技術人員在不違背本發明精神的前提下還可作出種種的等同變形或替換，這些等同的變形或替換均包含在本申請權利要求所限定的範圍內。
權利要求
1.一種適用於NRZ編碼信號的TYPEB全速率解碼電路，其特徵在於包括啟動電路，狀態機處理電路及第一計數器和第二計數器，所述啟動電路識別來自射頻模擬電路的幀數據並激活狀態機處理電路，所述第一計數器輸出端連接有一脈衝產生電路，脈衝產生電路通過一多路選擇器與狀態處理電路連接，所述第二計數器根據狀態機處理電路的狀態跳轉計數。
2.根據權利要求1所述的一種適用於NRZ編碼信號的TYPEB全速率解碼電路，其特徵在於所述脈衝產生電路根據所述第一計數器的計數值產生四個代表來自標籤晶片數字控制電路比特速率信號的脈衝信號，所述多路選擇器為四路輸入一路輸出選擇器。
3.根據權利要求1所述的一種適用於NRZ編碼信號的TYPEB全速率解碼電路，其特徵在於所述狀態機處理電路包括六個狀態S0F起始狀態、字符起始狀態、數據接收狀態、字符停止位狀態、字符保護時間狀態以及EOF狀態。
4.根據權利要求廣3任一項所述的一種適用於NRZ編碼信號的TYPEB全速率解碼電路，其特徵在於所述啟動電路包括包括第一 D觸發器、第二 D觸發器、第一反相器、第二反相器、第一與非門及第二與非門，輸入信號經分別經第一 D觸發器和第一反相器後輸入第一與非門，所述第一與非門的輸出端與第二與非門的一個輸入端連接，所述第二與非門的輸出端與第二 D觸發器連接，所述第二 D觸發器的Q輸出端經第二反相器後與第二與非門的另一輸入端連接。
全文摘要
本發明公開了一種適用於NRZ編碼信號的TYPEB全速率解碼電路，包括啟動電路，狀態機處理電路及第一計數器和第二計數器，所述啟動電路識別來自射頻模擬電路的幀數據並激活狀態機處理電路,所述第一計數器輸出端連接有一脈衝產生電路，脈衝產生電路通過一多路選擇器與狀態處理電路連接，所述第二計數器根據狀態機處理電路的狀態跳轉計數。所述多路選擇器根據不同的比特率選擇一個來自脈衝產生電路的代表比特速率的合適脈衝，本發明依靠多路選擇器選擇代表不同比特速率信號的脈衝信號，保證NRZ編碼的穩定接收，避免信號邊沿誤觸發毛刺帶來的接收問題，並通過計數值配置方法使得四種通信速率均共用一個電路實現，大幅度節省了功耗和面積。
文檔編號H03M5/14GK102522998SQ201110357128
公開日2012年6月27日 申請日期2011年11月12日 優先權日2011年11月12日
發明者王德明, 胡建國, 譚洪舟 申請人:廣州中大微電子有限公司