半導體結構及其製作方法與流程

2024-03-08 04:17:15

本發明涉及一種半導體結構及其製作方法，尤其是涉及一種半導體鰭片結構及其製作方法。

背景技術：

外延(epitaxial)結構廣泛地用於半導體製作工藝中，舉例來說，現有技術常利用選擇性外延成長(selective epitaxial growth，以下簡稱為SEG)技術於一單晶基板內形成一晶格排列與基板相同的外延結構，例如矽鍺(silicon germanium，以下簡稱為SiGe)外延結構。利用SiGe外延結構的晶格常數(lattice constant)大於矽基板晶格的特點，SiGe外延結構可產生應力，並用於改善MOS電晶體的性能。

然而，外延結構的採用固然可有效提升元件效能，但外延結構的製作大大地增加了半導體製作工藝的複雜度以及製作工藝控制的困難度。舉例來說，在SiGe外延結構中，可增加鍺濃度來提升應力，然而較厚的SiGe外延結構或SiGe外延結構中較高的鍺濃度會在外延結構內產生差排(dislocation)，而差排的產生會導致外延結構提供的應力變低，因此更增加了具有外延結構的半導體元件在設計與製作上的難度。

由此可知，外延結構的存在雖可有效增進元件效能，但隨著半導體製作工藝與產品的複雜度不斷提升，業界仍不斷地面對挑戰。

技術實現要素：

因此，本發明的一目的在於提供一種半導體結構及其製作方法，用以克服外延結構生成時可能發生的差排缺陷，且最終提升半導體元件的性能。

為達上述目的，本發明提供一種半導體結構，該半導體結構包含有一半導體基底，以及至少一形成於該半導體基底上的鰭片(fin)結構。該半導體基底包含有一第一半導體材料。該鰭片結構包含有一第一外延層與一形成於該第一外延層與該半導體基底之間的第二外延層，而該第一外延層包含有該第 一半導體材料與一第二半導體材料，且該第二半導體材料的一晶格常數不同於該第一半導體材料的一晶格常數。該第二外延層包含有該第一半導體材料與該第二半導體材料，且該第二半導體材料包含有導電摻雜質(conductive dopant)。

本發明另提供一種半導體結構的製作方法，該製作方法包含有以下步驟：首先提供一半導體基底，該半導體基底包含有一第一半導體材料。此外，該半導體基底上形成有一介電層，且該介電層內形成有至少一凹槽。接下來，在該凹槽內形成一第二外延層，該第二外延層包含有該第一半導體材料與一第二半導體材料，該第二半導體材料的一晶格常數不同於該第一半導體材料的一晶格常數，且該第二外延層包含有導電摻雜質。在形成該第二外延層之後，在該第二外延層上形成一第一外延層，該第一外延層包含該第一半導體材料與該第二半導體材料，且該第一外延層為一未摻雜(undoped)外延層。之後，移除部分該介電層，以在該半導體基底上形成一鰭片結構。

根據本發明所提供的半導體結構及其製作方法，在形成作為主要應力供應者的第一外延層之前，至少形成一第二外延層，且第二外延層包含有導電摻雜質。更重要的是，第二外延層所包含的導電摻雜質與所欲製作的電晶體元件具有互補(complementary)的導電型態。是以，第二外延層可作為一抗鑿穿(anti punch through，APT)層。簡單地說，根據本發明所提供的半導體結構及其製作方法，最終形成的電晶體元件除可通過第一外延層提供的應力提升性能之外，更可通過第二外延層的設置有效地防止鑿穿效應的發生，故可更加確保電晶體元件的性能。

附圖說明

圖1至圖8為本發明所提供的半導體結構的制方法的一優選實施例的示意圖，其中：

圖2為本發明所提供的半導體結構的制方法的一變化型的示意圖；以及

圖4為本發明所提供的半導體結構的制方法的另一變化型的示意圖。

主要元件符號說明

100 半導體基底

102 介電結構

102S 介電結構表面

104、104』 凹槽

106、110、120、130 外延層

112、122 熱處理

140 鰭片結構

150 柵極層

152 柵極介電層

154 柵極導電層

D 凹槽深度

WF 凹槽寬度

T1、T2、T3 外延層厚度

HFin 鰭片高度

具體實施方式

請參閱圖1至圖8，圖1至圖8為本發明所提供的半導體結構的製作方法的一優選實施例的示意圖。如圖1所示，本優選實施例所提供的半導體結構的製作方法首先提供一半導體基底100。半導體基底100包含有一第一半導體材料，第一半導體材料可以是矽、鍺、III-V族化合物(compound)、或者是II-VI族化合物。在本優選實施例中，第一半導體材料優選為矽，然而不限於此。另外，在本優選實施例中，半導體基底100可以是一塊矽(bulk)基底，且可具有(100)晶面(crystal plane)。接下來，可在半導體基底100上形成一介電結構102，介電結構102的製作方式可採用淺溝隔離(shallow trenchisolation，以下簡稱為STI)的製作方法。簡單地說，首先在基底100上依序形成一墊氧化層(圖未示)與一硬掩模層(圖未示)，隨後圖案化墊氧化層與硬掩模層。圖案化的墊氧化層與硬掩模層可用以定義鰭片結構的位置與寬度，但不限於此。接下來，利用合適的蝕刻製作工藝通過此一圖案化的墊氧化層與硬掩模層蝕刻半導體基底100，而在半導體基底100內形成多個凹槽(圖未示)。隨後，在該多個淺溝內填入絕緣材料。

接下來，進行一平坦化製作工藝，用以移除多餘的絕緣材料與圖案化的硬掩模層與墊氧化層，而在半導體基底100上形成多個STI，而該多個STI即為本優選實施例中所述的介電結構102。接下來，進行一幹蝕刻製作工藝，用以移除STI 102之間的半導體基底100，而於STI之間，即介電結構102 內形成至少一凹槽104。在本優選實施例中，凹槽104的底部可如圖1所示，與介電結構102的底部共平面。另外，如圖1所示，凹槽104具有一寬度WF以及一深度D，凹槽104的寬度WF可用以定義一鰭片結構的寬度，而在本優選實施例中凹槽104的深度D可以例如是100納米(nanometer，nm)至300nm，但不限於此。

另外請參閱圖2，圖2為本發明所提供的半導體結構的製作方法的一變化型的示意圖。在本變化型中，可如前所述，在半導體基底100上形成一前述的介電結構102，隨後通過合適的蝕刻製作工藝，例如一幹蝕刻製作工藝，蝕刻介電結構102內的半導體基底100，而在介電結構102內形成至少一凹槽104』。更重要的是，在本變化型中，蝕刻製作工藝可過度蝕刻(over-etching)暴露於介電結構102底部的半導體基底100，是以凹槽104』的底部如圖2所示，低於介電結構102的底部。

請參閱圖3。在形成凹槽104或104』之後，在凹槽104內形成一外延層110。外延層110可通過SEG方法形成，但不限於此。外延層110包含有前述的第一半導體材料以及一第二半導體材料，在本優選實施例中，第二半導體材料為鍺。外延層110的第二半導體材料包含有一第三濃度(即鍺濃度)，且第三濃度介於0％-50％。詳細地說，外延層110中的第三濃度可由下而上由0％逐漸提升至50％。或者，外延層110中的第三濃度可預定為30％，但此預定濃度可依據不同產品的需求於製作工藝中調整。另外需注意的是，外延層110為一未摻雜(undoped)外延層。也就是說，外延層110內並未包含任何導電摻雜質(conductive dopant)，因此外延層110為本質矽鍺(intrinsic SiGe)層。另外，外延層110具有一厚度T3，且厚度T3為凹槽104的深度D的三分之一至二分之一。舉例來說，當凹槽104的深度D為100nm時，外延層110的厚度T3為30nm-50nm，但不限於此。

請繼續參閱圖3。在形成外延層110之後，可直接進行一熱處理112，用以降低外延層110內的缺陷(defect)。值得注意的是，在熱處理112中，並未有任何氣體的加入。

請參閱圖4，圖4為本發明所提供的半導體結構的製作方法的另一變化型的示意圖。在本變化型中，在形成凹槽104之後，可先於凹槽104內形成一薄外延層106，其可利用SEG製作工藝形成，但亦不限於此。值得注意的是，外延層106僅包含第一半導體材料，在本優選實施例中即為矽。如圖4 所示，在形成外延層106之後，在外延層106上形成外延層110，且外延層106與外延層110可同位(in-situ)形成，但不限於此。在此需注意的是，由於SEG製作工藝中，外延具有沿著原本基材晶格方向生長的特性，因此在本變化型中，可於形成外延層110之前，先通過SEG製作工藝於凹槽104內形成一材料與基底100完全相同的外延層106。是以，外延層106可作為一良好的外延生長種子表面，使得後續形成包含有SiGe的外延層110時，更有利於其生成。

請參閱圖5。在形成外延層110之後，在外延層110上直接再形成一外延層120。外延層120可通過SEG方法形成，且外延層120與外延層110可同位形成，但不限於此。外延層120包含有前述的第一半導體材料以及第二半導體材料，即包含SiGe。在外延層120中的第二半導體材料包含有一第二濃度(即鍺濃度)，且第二濃度等於或大於前述的第三濃度。另外，外延層120具有一厚度T2，且厚度T2為凹槽104的深度D的十分之一。舉例來說，當凹槽104的深度D為100nm時，外延層120的厚度T2為10nm，但不限於此。值得注意的是，外延層120為一包含有導電摻雜質的膜層。此外，該多個導電摻雜質可通過任何合適的製作工藝摻雜進入外延層120，例如共注入(co-implant)製作工藝，但不限於此。更重要的是，外延層120所包含的導電摻雜質與所欲形成的半導體結構的功用相關。詳細地說，當最終形成的半導體結構用作一n型電晶體的組成元件時，外延層120所包含的導電摻雜質為p型摻雜質，例如包含硼(B)。而當最終形成的半導體結構用作一p型電晶體的組成元件時，導電摻雜質為n型摻雜質，例如包含磷(P)或砷(As)。也就是說，外延層120為一與最終將獲得的半導體元件的導電型態互補(complementary)的膜層。另外，在本優選實施例中，外延層120中的導電摻雜質的濃度小於1E19/cm3，優選介於5E18/cm3～1E19/cm3，但不限於此。

請繼續參閱圖5。在形成外延層120之後，可直接進行一熱處理122，使得摻雜進入外延層120的導電摻雜質得以擴散。值得注意的是，在熱處理122中，可加入氫氣或氮氣。

請參閱圖6。在形成外延層120之後，在外延層120上直接再形成一外延層130。外延層130可通過SEG方法形成，且外延層110、外延層120與外延層130可同位形成，但不限於此。外延層130包含有一厚度T1，且厚度T1為凹槽104的深度的三分之一至二分之一。由此可知，外延層120的厚度 T2小於外延層110的厚度T3以及外延層130的厚度T1。更重要的是，外延層130如圖6所示，填滿凹槽104。外延層130包含有前述的第一半導體材料以及第二半導體材料，即包含SiGe。外延層130中的第二半導體材料包含有一第一濃度(即鍺濃度)，且第一濃度等於或大於前述的第二濃度。舉例來說，外延層130的第一濃度可介於30％～70％，但不限於此。在本發明的一變化型中，外延層130的第二半導體材料的第一濃度甚至可達100％。另外須注意的是，外延層130為一未摻雜(undoped)的膜層。也就是說，外延層130內並未包含任何導電摻雜質，因此外延層130亦為一本質矽鍺層。

請參閱圖7。在完成所有外延層的製作後，進行一回蝕刻(etching back)製作工藝，用以移除部分介電結構102，使得部分外延層130突出於介電結構102的表面。至此，在半導體基底100上，以及介電材料102之內完成至少一鰭片結構140的製作。詳細地說，鰭片結構140包含有未摻雜的外延層110、具有導電摻雜質的外延層120、以及未摻雜的外延層130。當然，如前所述，在本發明所提供的變化型中，鰭片結構140的未摻雜外延層110與基底102之間，可更包含一未摻雜且材料與基底102完全相同的外延層106。如圖7所示，在本優選實施例中，鰭片結構140突出於介電結構102的表面102S，且具有一突出高度。一般說來，此一突出高度定義為鰭片高度HFin，在本優選實施例中，鰭片高度HFin介於20nm～50nm，但不限於此。

請參閱圖8。接下來，在半導體基底100上，尤其是介電結構102與鰭片結構140上依序形成一柵極介電層152與一柵極導電層154，並通過圖案化方法圖案化柵極介電層152與柵極導電層154，而於鰭片結構140上形成一柵極層150。如圖8所示，柵極層150的延伸方向與鰭片結構140的延伸方向垂直，且柵極層150覆蓋部分鰭片結構140的頂部與側壁。柵極介電層152可包含現有介電材料如氧化矽(SiO)、氮化矽(SiN)、氮氧化矽(SiON)等介電材料。而在本優選實施例中，柵極介電層152更可包含高介電常數(high-K)材料，例如氧化鉿(HfO)、矽酸鉿(HfSiO)或、鋁、鋯、鑭等金屬的金屬氧化物或金屬矽酸鹽(metal silicates)等，但不限於此。另外，當本優選實施例的柵極介電層152採用high-K材料時，本發明可與金屬柵極(metal gate)製作工藝整合，以提供足以匹配high-K柵極介電層的控制電極。據此，柵極導電層154可配合金屬柵極的前柵極(gate-first)製作工藝或後柵極(gate-last)製作工藝採用不同的材料。舉例來說，當本優選實施例與前柵極製作工藝整合時， 柵極導電層154可包含金屬如鉭(Ta)、鈦(Ti)、釕(Ru)、鉬(Mo)、或上述金屬的合金如鋁鈦(TiAl)、金屬氮化物如氮化鉭(TaN)、氮化鈦(TiN)、氮化鉬(MoN)等、金屬碳化物如碳化鉭(TaC)等。且該多個金屬的選用以所欲獲得的多柵極電晶體元件的導電形式為原則，即以滿足n型或p型電晶體所需功函數要求的金屬為選用原則。另外，柵極導電層154可為單層結構或複合層(multi-layered)結構。而當本優選實施例與後柵極製作工藝整合時，柵極導電層154作為一虛置柵極(dummy gate)，其可包含半導體材料如多晶矽等。隨後，可進行製作鰭式場效電晶體(fin field effect transistor，以下簡稱為FinFET)元件所需的後續步驟。值得注意的是，由於柵極導電層154的導電型態與所欲形成的電晶體的導電型態相同，因此柵極導電層154的導電型態與外延層120的導電型態互補。

請再次參閱圖8。根據本優選實施例所提供的半導體結構，其在半導體基底100上形成一鰭片結構140，且鰭片結構140包含有未摻雜的外延層110、未摻雜的外延層130、以及設置於未摻雜的外延層110與130之間的外延層120，且外延層120包含有導電摻雜質。外延層130作為FinFET元件中通道區域形成之處，因此外延層130中第二半導體材料(本優選實施例為鍺)的第一濃度為目標濃度。如前所述，第一濃度可以是30％～70％，甚至是100％，且第一濃度可以是由下而上逐漸增加至目標濃度，但不限於此。換句話說，本優選實施例提供一矽鍺通道或鍺通道。設置於外延層130與外延層110之間的外延層120中，第二半導體材料的第二濃度等於或小於外延層130中第二半導體材料的第一濃度。更重要的是，外延層120包含有與FinFET元件的導電型態互補的導電摻雜質，是以設置於外延層130(即通道區域形成處)下方的外延層120可作為一抗鑿穿層，用以避免FinFET元件在操作時發生鑿穿效應。而設置於半導體基底100與外延層120/130之間的外延層110中，第二半導體材料的第三濃度小於外延層120/130中第二半導體材料的第二/第一濃度。也就是說，外延層110中的第二半導體材料的第三濃度介於外延層120/130與半導體基底100之間。因此，外延層110可作為一應變鬆弛緩衝(strain relaxed buffer，SRB)層。是以，在生成晶格係數不同於半導體基底100的鰭片結構140時，因晶格不匹配(mismatch)而產生的差排缺陷可被限制在此一膜層中。並且，外延層110可提供後續生成的外延層120/130一良好的生長界面，使得後續作為抗鑿穿層的外延層120以及作為通道區域形 成處的外延層130得以良好且無缺陷的生成。

綜上所述，根據本發明所提供的半導體結構及其製作方法，在形成作為主要應力供應者的外延層之前，至少形成包含有導電摻雜質的外延層，且此外延層包含的導電摻雜質與所欲製作的電晶體元件具有互補的導電型態，以作為一抗鑿穿層。另外，更通過形成於上述二外延層與半導體基底之間，作為應力鬆弛緩衝層的另一外延層約束並限制排差缺陷，故可使後續生成的外延層具有無缺陷且良好的成長結果。簡單地說，根據本發明所提供的半導體結構及其製作方法，最終形成的電晶體元件除可通過外延層提供的應力提升性能之外，更可通過具有導電摻雜質的外延層有效地防止鑿穿效應的發生，並通過未摻雜外延層提供應力鬆弛緩衝的介面，故可更加提升最終獲得的電晶體元件的性能。

以上所述僅為本發明的優選實施例，凡依本發明權利要求所做的均等變化與修飾，都應屬本發明的涵蓋範圍。