使用並行多斜波合併比較器模/數轉換器以減少圖像傳感器中噪聲的方法及系統與流程

2023-05-12 23:38:06

交叉參考的申請案

本申請案為在2015年12月30日提出申請的第14/985,092號美國專利申請案的部分接續申請案，所述美國專利申請案的全部內容以引用方式併入本文中。

本發明的實例一般來說涉及圖像傳感器。更具體來說，本發明的實例涉及使用並行多斜波合併比較器模/數轉換器(adc)以減少圖像傳感器中噪聲的方法及系統。

背景技術：

高速圖像傳感器已廣泛用於不同領域(包含汽車領域、機器視覺領域及專業視頻攝影術領域)中的許多應用中。用於製造圖像傳感器且特定來說互補金屬氧化物半導體(cmos)圖像傳感器的技術一直持續快速地發展。舉例來說，對較高幀速率及較低電力消耗的需求已促進了這些圖像傳感器的進一步小型化及集成。

除幀速率及電力消耗需求以外，圖像傳感器還承受性能需求。不能為容納幀速率或電力消耗的增加而損害像素讀出的質量及準確性。

為減少關於圖像輸出的噪聲，當前圖像傳感器在斜波式adc中進行多取樣。然而，當前圖像傳感器需要時間、電力及晶片面積以在斜波式adc中有效地執行多取樣。

技術實現要素：

本發明的方面涉及一種圖像傳感器，其包括：像素陣列，其用於獲取幀的圖像數據，其中所述像素陣列包含多個像素以分別產生像素數據信號；讀出電路，其耦合到所述像素陣列，其中所述讀出電路包含：模/數轉換(adc)電路，其將所述像素數據信號從模擬轉換成數字以獲得adc輸出，其中所述adc電路包含多個adc電路，其中所述adc電路中的每一者包含：比較器，其包含多輸入第一級，所述比較器將所述像素數據信號中的一者與第一斜波信號及第二斜波信號進行比較並輸出第一比較器輸出信號及第二比較器輸出信號，及第一鎖存器，其鎖存到第一計數器以基於所述第一比較器輸出信號而計數並產生第一adc輸出，及第二鎖存器，其鎖存到第二計數器以基於來自多個比較器的所述第二比較器輸出信號而計數以產生第二adc輸出；及邏輯電路，其用於控制所述讀出電路，所述邏輯電路包含斜波產生器以產生所述第一及第二斜波信號。

在本發明的另一方面中，一種圖像傳感器包括：像素陣列，其用於獲取幀的圖像數據，其中所述像素陣列包含多個像素以分別產生像素數據信號；讀出電路，其耦合到所述像素陣列，其中所述讀出電路包含：模/數轉換(adc)電路，其將所述像素數據信號從模擬轉換成數字以獲得adc輸出，其中所述adc電路包含多個adc電路，其中所述adc電路中的每一者包含：比較器，其包含多輸入第一級，所述比較器將所述像素數據信號中的一者與多個斜波信號進行比較並輸出多個比較器輸出信號，及多個鎖存器，其鎖存到多個計數器以分別基於所述多個比較器輸出信號而計數以分別產生多個adc輸出；及邏輯電路，其用於控制所述讀出電路，所述邏輯電路包含多個斜波產生器以產生所述多個斜波信號。

在本發明的又一方面中，一種使用並行多斜波合併比較器模/數轉換器(adc)來減少圖像傳感器中的噪聲的方法包括：由像素陣列捕獲圖像數據，其中所述像素陣列包含多個像素以分別產生像素數據信號；由adc電路獲取所述像素數據信號，其中所述adc電路包含多個adc電路，所述adc電路中的每一者包含比較器及多個鎖存器，其中所述比較器包含多輸入第一級；由每一adc電路中的所述比較器將所述像素數據信號中的一者與從邏輯電路接收的多個斜波信號進行比較以產生多個比較器輸出信號；及分別基於所述比較器輸出信號而鎖存每一adc電路中的計數器以產生多個adc輸出。

附圖說明

在附圖的各圖中以實例方式且並非以限制方式圖解說明本發明的實施例，在附圖中除非另有規定，否則貫穿各種視圖相似參考指示類似元件。應注意，在本發明中對發明的「實施例」或「一個實施例」的提及不一定是指同一實施例，且其意指至少一個。在圖式中：

圖1是圖解說明根據本發明的一個實施例的用於使用並行多斜波合併比較器adc來減少噪聲的實例性成像系統的框圖。

圖2是圖解說明根據本發明的一個實施例的用於使用並行多斜波合併比較器adc來減少噪聲的圖1中的成像系統的讀出電路及邏輯電路的細節的框圖。

圖3是圖解說明根據本發明的一個實施例的圖2中的adc電路的細節的框圖。

圖4a是圖解說明根據本發明的一個實施例的比較器輸出信號、像素數據信號中的一者及斜波信號(y軸)相對於時間(x軸)的圖。

圖4b是圖解說明根據本發明的另一實施例的比較器輸出信號、像素數據信號中的一者及斜波信號(y軸)相對於時間(x軸)的圖。

圖5是圖解說明根據本發明的一個實施例的用於使用並行多斜波合併比較器adc來減少圖像傳感器中的噪聲的方法的流程圖表。

貫穿圖式的數個視圖，對應參考符號指示對應組件。所屬領域的技術人員將了解，圖中的元件是為簡單及清晰起見而圖解說明，且未必按比例繪製。舉例來說，為幫助改進對本發明的各種實施例的理解，各圖中的元件中的一些元件的尺寸可能相對於其它元件被誇大。此外，通常未描繪在一商業上可行實施例中有用或必需的常見而眾所周知的元件以便促進對本發明的這些各種實施例的較不受阻擋的觀察。

具體實施方式

在以下描述中，陳述眾多特定細節以便提供對本發明的透徹理解。然而，應理解，可在不具有這些具體細節的情況下實踐本發明的實施例。在其它實例中，為避免使對此描述的理解模糊，未展示眾所周知的電路、結構及技術。

貫穿本說明書對「一個實施例」或「實施例」的提及意指結合所述實施例描述的特定特徵、結構或特性包含於本發明的至少一個實施例中。因此，貫穿本說明書的各個地方出現的短語「在一個實施例中」或「在實施例中」未必全部是指同一實施例。此外，特定特徵、結構或特性可以任何適合方式組合於一個或多個實施例中。特定特徵、結構或特性可包含於集成電路、電子電路、組合邏輯電路或提供所描述功能性的其它適合組件中。

根據本發明的教示的實例描述一種圖像傳感器，所述圖像傳感器通過使用並行多斜波合併比較器模/數轉換器(adc)來減少影響圖像傳感器輸出的噪聲。包含於圖像傳感器中的adc電路為包含多個adc電路的列adc電路。每一adc電路可處理來自一列像素的讀出。每一adc電路包含具有多輸入第一級的單個比較器。舉例來說，所述單個比較器可包含兩個或兩個以上輸入以接收待從模擬轉換成數字的多個斜波信號及像素數據信號。由所述單個比較器接收的斜波信號可為不同值(例如，不同偏移，例如電壓偏移或時間偏移)以仿真相關多取樣(cms)，或可為相同值以使比較器噪聲平均化。

圖1是圖解說明根據本發明的一個實施例的用於使用並行多斜波合併比較器adc來減少噪聲的實例性成像系統的框圖。成像系統100可為互補金屬氧化物半導體(「cmos」)圖像傳感器。如在所描繪實例中所展示，成像系統100包含耦合到控制電路120及讀出電路110的像素陣列105，所述讀出電路耦合到功能邏輯115及邏輯控制108。

像素陣列105的所圖解說明實施例為成像傳感器或像素單元(例如，像素單元p1、p2、…、pn)的二維(「2d」)陣列。在一個實例中，每一像素單元為cmos成像像素。每一像素單元經布置成行(例如，行r1到ry)及列(例如，列c1到cx)以獲取人、地方或物體等的圖像數據，接著可使用所述圖像數據來再現所述人、地方或物體等的圖像。像素陣列105可包含可見像素及光學黑像素(opb)。可見像素將入射到像素的光轉換成電信號(例如，可見信號)並輸出可見信號，而opb輸出暗信號。

在一個實例中，在每一像素已獲取其圖像數據或圖像電荷之後，所述圖像數據由讀出電路110通過讀出列位線109讀出且接著經傳送到功能邏輯115。在各種實例中，讀出電路110可包含放大電路(未圖解說明)、模/數轉換(adc)電路220或其它電路。功能邏輯115可僅存儲圖像數據或甚至通過應用圖像後效應(例如，剪裁、旋轉、移除紅眼、調整亮度、調整對比度或其它)來操縱圖像數據。在一個實例中，讀出電路110可沿著讀出列線一次讀出一行圖像數據(所圖解說明)或可使用多種其它技術(未圖解說明)讀出圖像數據，例如串行讀出或對所有像素同時進行的全並行讀出。在一個實例中，一整列像素陣列105可共享一個讀出電路。在其它實例中，來自像素陣列105的像素群組(例如，經布置於相同列中的多個像素，或經布置於橫跨像素陣列105的一個以上行或列的群組或群集中的多個像素)可共享一個讀出電路。

在一個實例中，控制電路120耦合到像素陣列105以控制像素陣列105的操作特性。舉例來說，控制電路120可產生用於控制圖像獲取的快門信號。在一個實例中，快門信號為用於同時啟用像素陣列105內的所有像素以在單個獲取窗期間同時捕獲其相應圖像數據的全局快門信號。在另一實例中，快門信號為滾動快門信號，使得在連續獲取窗期間依序啟用每一行、每一列或每一像素群組。控制電路120可包含選擇電路(例如，多路復用器)等以控制一次讀出一個行的圖像數據或可使用多種其它技術讀出圖像數據，例如串行讀出或對所有像素同時進行的全並行讀出。

圖2是圖解說明根據本發明的一個實施例的用於使用並行多斜波合併比較器adc來減少噪聲的圖1中的成像系統的讀出電路的細節的框圖。如在圖2中所展示，讀出電路110可包含放大電路(未展示)、adc電路220及斜波產生器250。adc電路220可經由位線109從像素陣列105接收像素信號。如在圖2中進一步展示，讀出電路110包含斜波產生器250，所述斜波產生器產生經發射到adc電路220的第一斜波信號(例如，vramp1)及第二斜波信號(例如，vramp2)。在一個實施例中，斜波產生器250產生經發射到adc電路220的多個斜波信號。在其它實施例中，讀出電路110可包含用以分別產生第一及第二斜波信號(例如，vramp1、vramp2)的多個斜波產生器。在一些實施例中，邏輯電路108可包含產生adc時鐘信號的adc時鐘產生器(未展示)。在一個實施例中，adc時鐘產生器為鎖相環路(pll)。在此實施例中，斜波產生器250接收adc時鐘信號並產生與所述adc時鐘信號同步的斜波信號。

圖3是圖解說明根據本發明的一個實施例的圖2中的adc電路220的細節的框圖。雖然未圖解說明，但在一些實施例中，adc電路220可包含多個adc電路。adc電路可為列adc的類型(例如，sar、循環型等)。adc電路可針對像素陣列105的每一列為類似的。在一個實例中，一整列像素陣列105可共享一個讀出電路。在其它實例中，來自像素陣列105的像素群組(例如，經布置於相同列中的多個像素，或經布置於橫跨像素陣列105的一個以上行或列的群組或群集中的多個像素)可共享一個讀出電路。

adc電路220將像素數據信號從模擬轉換成數字以獲得adc輸出。如在圖3中所展示，adc電路220中的adc電路的一個實例包含比較器310以及第一鎖存器或寄存器3201及第二鎖存器或寄存器3202。

比較器310為具有多輸入第一級的單個比較器。比較器310可為全差分運算放大器。在圖3中，比較器310從像素陣列105接收像素數據信號中的一者(例如，vpix)且從斜波產生器250產生第一及第二斜波信號(例如，vramp1、vramp2)。比較器310將像素數據信號中的一者(例如，vpix)與斜波信號(例如，vramp1、vramp2)進行比較並產生第一比較器輸出信號(例如，vout1)及第二比較器輸出信號(例如，vout2)。當像素數據信號vpix等於斜波信號vramp1時，第一比較器輸出信號vout1產生。vout1經發送到鎖存器3201，所述鎖存器鎖存在所述特定時間處計數器1的值。類似地，當像素數據信號vpix等於斜波信號vramp2時，第二比較器輸出信號vout2產生。vout2經發送到鎖存器3202，所述鎖存器鎖存在所述特定時間處的計數器2的值。保存於鎖存器3201及3202中的數字值為使用兩個斜波信號vramp1及vramp2的模擬像素數據信號vpix的數字表示。在一個實例中，計數器1及計數器2可以不同速率遞增。在另一實例中，第一鎖存器3201鎖存到計數器以基於從比較器310接收的第一比較器輸出信號(例如，vout1)計數來產生第一adc輸出，且第二鎖存器3202鎖存到計數器以基於從比較器310接收的第二比較器輸出信號(例如，vout2)計數來產生第二adc輸出。

在一個實施例中，圖3的計數器1及計數器2可為異步計數器、算術計數器等。來自比較器310的adc輸出(例如，vout1、vout2)可被讀出到功能邏輯115。在一個實施例中，功能邏輯115接收並處理第一及第二adc輸出以產生最終adc輸出。

在一些實施例中，每一adc電路可包含比較器310，所述比較器包含兩個以上輸入以接收除像素數據信號中的一者以外的兩個以上斜波信號且輸出兩個以上比較器輸出信號。在此實施例中，每一adc電路包含兩個以上鎖存器(例如，3201到320n，其中n>2)以分別基於兩個以上比較器輸出信號(例如，vout1、vout2)而鎖存計數器。

圖4a是圖解說明根據本發明的一個實施例的比較器輸出信號(例如，vout1、vout2)、像素數據信號中的一者(例如，vpix)及斜波信號(例如，vramp1、vramp2)(y軸)相對於時間(x軸)的圖。在圖4a中，第一及第二斜波信號(例如，vramp1、vramp2)為不同值的輸入斜波。在圖4a中，第一及第二斜波信號(例如，vramp1、vramp2)具有電壓偏移。換句話說，vramp1及vramp2的開始值不同，在所圖解說明實例中，vramp1具有最大電壓va，而vramp2具有最大電壓vb，斜波信號vramp1及vramp2的改變速率(或斜率)相同但其開始值不同。使用此不同偏移，可在adc電路220中使用單個比較器310仿真cms。通過在adc電路220中的每一adc電路中使用單個比較器310以將像素數據信號中的一者與兩個或兩個以上斜波信號進行比較，此實施例通過仿真cms同時需要較少電力及較少面積而減少噪聲。圖4的圖中還展示第一及第二轉換時間(例如，tconv1、tconv2)，所述第一及第二轉換時間為由比較器310用以將像素數據信號中的一者(例如，vpix)與第一及第二斜波信號(例如，vramp1、vramp2)進行比較並產生第一及第二比較器輸出信號(例如，vout1、vout2)所需要的時間。鑑於存在充當不同電壓偏移的兩個不同斜波信號(例如，vramp1、vramp2)，第一及第二比較器輸出信號(例如，vout1、vout2)在圖4中經移位。在cds之後，如果不存在噪聲擾動，那麼第一及第二比較器輸出信號(例如，vout1、vout2)具有相同值。因此，噪聲可依據兩個比較器輸出信號而平均化。一般來說，將相關多取樣(cms)電壓vcms計算為：

在此等式中，m為樣本的數目。在一個實施例中，替代樣本vshr及vshs而使用來自每一adc電路中的比較器310的第一及第二比較器輸出信號(例如，vout1、vout2)以仿真cms。

此外，本發明的以下實施例可經描述為過程，所述過程通常經描繪為流程圖表、流程圖、結構圖或框圖。儘管流程圖表可將操作描述為循序過程，但許多操作也可並行或同時執行。另外，可重新布置操作的次序。當過程的操作完成時，所述過程終止。過程可對應於方法、程序等。

圖4b是圖解說明根據本發明的另一實施例的比較器輸出信號(例如，vout1、vout2)、像素數據信號中的一者(例如，vpix)及斜波信號(例如，vramp1、vramp2)(y軸)相對於時間(x軸)的圖。在圖4b中，第一及第二斜波信號(例如，vramp1、vramp2)具有時序偏移。換句話說，vramp1及vramp2的斜率開始改變的時間不同，在所圖解說明實例中，vramp1的斜率直到時間ta才開始改變，而vramp2的斜率直到時間tb開始改變，斜波信號vramp1及vramp2的改變速率(或斜率)相同但其開始時間不同。使用此不同偏移，可在adc電路220中使用單個比較器310仿真cms。通過在adc電路220中的每一adc電路中使用單個比較器310以將像素數據信號中的一者與兩個或兩個以上斜波信號進行比較，此實施例通過仿真cms同時需要較少電力及較少面積而減少噪聲。圖4b的圖中還展示第一及第二轉換時間(例如，tconv1、tconv2)，所述第一及第二轉換時間為由比較器310用以將像素數據信號中的一者(例如，vpix)與第一及第二斜波信號(例如，vramp1、vramp2)進行比較並產生第一及第二比較器輸出信號(例如，vout1、vout2)所需要的時間。鑑於存在充當不同電壓偏移的兩個不同斜波信號(例如，vramp1、vramp2)，第一及第二比較器輸出信號(例如，vout1、vout2)在圖4中經移位。

圖5是圖解說明根據本發明的一個實施例的用於使用並行多斜波合併比較器adc來減少圖像傳感器中的噪聲的方法的流程圖表。方法500以在方框501處像素陣列105捕獲圖像數據而開始。像素陣列105包含多個像素以分別產生像素數據信號。在方框502處，讀出電路110獲取像素數據信號。讀出電路110可包含adc電路220及斜波產生器250。adc電路220可包含多個adc電路。每一adc電路包含比較器310及多個鎖存器(例如，鎖存器3201、3202)。比較器310包含多輸入第一級。在方框503處，包含於每一adc電路中的比較器310將像素數據信號中的一者與多個斜波信號進行比較以產生多個比較器輸出信號。斜波信號可具有時序偏移或電壓偏移。在一個實施例中，每一adc電路中的比較器310為用於多取樣的兩並行輸入合併比較器，所述比較器包含多個cmos電晶體。在方框504處，鎖存器(例如，鎖存器3201、3202)分別基於比較器輸出信號而鎖存計數器以產生多個adc輸出。計數器可包含算術計數器或異步計數器。在一個實施例中，功能邏輯115基於由adc電路220的每一adc電路中的鎖存器產生的adc輸出而產生最終adc輸出。

就計算機軟體及硬體來說描述上文所解釋的過程。所描述的技術可構成在機器(例如，計算機)可讀存儲媒體內體現的機器可執行指令，所述指令在由機器執行時將致使所述機器執行所描述的操作。另外，所述過程可體現於硬體(例如專用集成電路(「asic」)或類似物)內。

包含發明摘要中所描述內容的本發明的所圖解說明實例的以上說明並不意欲為窮盡性或限制於所揭示的精確形式。雖然出於說明性目的而在本文中描述本發明的特定實施例及實例，但可在不背離本發明的較寬廣精神及範圍的情況下做出各種等效修改。

可根據以上詳細說明對本發明的實例做出這些修改。所附權利要求書中所使用的術語不應理解為將本發明限制於說明書及權利要求書中所揭示的特定實施例。而是，範圍將完全由所附權利要求書來確定，所述權利要求書將根據所創建的權利要求解釋原則來加以理解。因此，本發明說明書及各圖應視為說明性的而非限制性的。