缺陷字線檢測的製作方法

2023-05-25 18:12:31 1

缺陷字線檢測的製作方法
【專利摘要】提供了用於檢測字線中的缺陷的方法和非易失性存儲系統。可以檢測「斷」字線缺陷。可以保持關於哪些存儲元件是用來被編程至追蹤狀態的信息。然後，在編程完成之後，讀取存儲元件以確定哪些存儲元件具有在與追蹤狀態相關聯的參考電壓電平之下的閾值電壓。通過追蹤哪些存儲元件處於追蹤狀態，可以過濾出與其他狀態相關聯的元件，使得可以精確估計哪些存儲元件是編程不足的。根據該信息，可以確定字線是否為有缺陷的。例如，如果太多的存儲元件是編程不足的，則這可以指示斷字線。
【專利說明】缺陷字線檢測

【背景技術】
[0001] 本公開涉及用於非易失性存儲器的技術。
[0002] 在各種電子設備中使用半導體存儲器已變得日益流行。例如，在蜂窩電話、數字攝 影機、個人數字助理、移動計算設備、非移動計算設備以及其他設備中使用非易失性半導體 存儲器。電可擦除可編程只讀存儲器（EEPR0M)和快閃記憶體都屬於最流行的非易失性半 導體存儲器。與傳統的全功能EEPR0M相比，使用快閃記憶體（也是一種類型的EEPR0M)，可 以在一個步驟中擦除整個存儲器陣列的內容或存儲器的一部分的內容。可以將存儲元件的 陣列劃分成大量的存儲元件塊。
[0003] 傳統的EEPR0M和快閃記憶體兩者都利用了浮柵，該浮柵位於半導體基底中的溝 道區之上並且與其絕緣。該浮柵位於源極區與漏極區之間。控制柵極設置在浮柵之上並且 與其絕緣。由此形成的電晶體的閾值電壓（Vth)由浮柵上所保留的電荷量控制。亦即，在 電晶體被接通以允許在它的源極與漏極之間進行傳導之前，必須施加給控制柵極的最小電 壓量由浮柵上的電荷電平控制。由此，可以通過將參考電壓施加給存儲元件的控制柵極並 且感測在存儲元件的漏極與源極之間流過的電流量來讀取存儲元件。
[0004] 可以通過向存儲元件的控制柵極施加適當的編程電壓來對存儲元件進行編程。典 型地，在編程操作期間施加給控制柵極的編程電壓Vpgm被施加為隨時間增加而量值增加 的一系列脈衝。
[0005] 對於某些架構，許多存儲元件的控制柵極被電連接。典型地，用術語"字線"來指 代多個存儲元件的這種電連接。因此，可以同時向多個存儲元件施加共用電壓。通過讀取 的參考電壓來驅動字線的一端，以便同時讀取多個存儲元件。同樣地，通過編程電壓來驅動 字線的一端，以便同時編程多個存儲元件。
[0006] 然而，如果字線具有某種缺陷，則讀取的參考電壓或編程電壓可能無法適當地施 加到所選擇的字線上的每一個存儲元件。因此，當對存儲元件進行編程或讀取時可能出現 誤差。

【專利附圖】

【附圖說明】
[0007] 圖1A是NAND串的一個實施方式的頂視圖。
[0008] 圖1B是NAND串的等效電路圖。
[0009] 圖2示出了可以包括一個或多個存儲器管芯或晶片的非易失性存儲設備。
[0010] 圖3是描繪感測塊的一個實施方式的框圖。
[0011] 圖4描繪了圖2的存儲器陣列中的NAND快閃記憶體單元的塊。
[0012] 圖5A描繪了八狀態存儲器設備的閾值電壓分布的示例組，其中每個存儲元件存 儲三位數據。
[0013] 圖5B示出了 Vt分布可以部分交疊。
[0014] 圖5C示出了具有用於檢測誤編程單元的區域的Vt分布，以及在用於檢測缺陷的 一個實施方式中所使用的參考電壓。
[0015] 圖ro示出了具有用於檢測誤編程單元的區域的Vt分布，以及在用於檢測缺陷的 一個實施方式中所使用的參考電壓。
[0016] 圖6A根據一個實施方式描繪了若干個Vt分布以不出參考電壓。
[0017] 圖6B根據一個實施方式描繪了若干個Vt分布以示出編程不足和過度編程的參考 電壓。
[0018] 圖7描繪了存儲器陣列的一個實施方式的一部分的示意圖。
[0019] 圖8是描述編程過程的一個實施方式的流程圖，該編程過程包括一個或多個驗證 步驟。
[0020] 圖9A描繪了閾值電壓分布以幫助示出可以作為編程不足狀態顯示的可能的字線 缺陷。
[0021] 圖9B描繪了閾值電壓分布以幫助示出可以作為過度編程狀態顯示的可能的字線 缺陷。
[0022] 圖10是在對非易失性存儲器進行編程之後確定字線是否有缺陷的過程的一個實 施方式的流程圖。
[0023] 圖11是在編程和驗證非易失性存儲器的同時操作數據鎖存器的過程的一個實施 方式的流程圖。
[0024] 圖12是在編程和驗證非易失性存儲器的同時操作數據鎖存器的過程的一個實施 方式的流程圖。
[0025] 圖13A、圖13B、圖13C及圖13D是示出了貫穿圖12的過程的各種階段的數據鎖存 器ADL、BDL、CDL及DDL的狀態表。
[0026] 圖14示出了在編程的一個實施方式的各種階段期間的鎖存器的使用。
[0027] 圖15A是確定字線是否有缺陷的過程的一個實施方式的流程圖。
[0028] 圖15B是在圖15A的過程期間數據鎖存器使用的一個實施方式的表。
[0029] 圖15C是在圖15A的過程期間數據鎖存器使用的一個實施方式的表。
[0030] 圖16是在設備合格期間確定斷字線的過程的一個實施方式的流程圖。
[0031] 圖17是檢測不規律編程的存儲元件的方法的一個實施方式的流程圖。
[0032] 圖18是示出在編程和不規律編程檢測（ETO)的一個實施方式期間如何使用鎖存 器的圖。
[0033] 圖19是用於對存儲元件進行編程並且在鎖存器中保持編程數據的過程的一個實 施方式的流程圖。
[0034] 圖20A描繪了在編程的一個實施方式期間可以如何使用鎖存器的一個示例。
[0035] 圖20B示出了說明在編程的一個實施方式期間可以如何使用鎖存器的表。
[0036] 圖21是非易失性存儲元件的不規律編程檢測的過程的一個實施方式的流程圖。
[0037] 圖22A示出了標準閾值電壓分布和不規律分布。
[0038] 圖22B示出了說明在不規律編程檢測的一個實施方式期間可以如何使用鎖存器 的表。
[0039] 圖22C描繪了用於確定意圖為G狀態的存儲元件是否是編程不足的閾值電壓分布 和編程不足參考電壓。
[0040] 圖22D示出了說明在不規律編程檢測的一個實施方式期間可以如何使用鎖存器 的表。
[0041] 圖22E示出了說明在不規律編程檢測的一個實施方式期間可以如何使用鎖存器 的表。
[0042] 圖23是用於檢測斷字線的過程的一個實施方式的流程圖。

【具體實施方式】
[0043] 本發明提供了用於檢測字線中的缺陷的方法和非易失性存儲系統。在一個實施方 式中，檢測"斷"字線缺陷。注意，術語"斷"字線指的是字線具有異常高的電阻的部分。一 些斷字線可能導致編程不足的存儲元件。然而，存儲元件在編程的驗證階段期間可能不顯 示為編程不足。例如，如果電阻僅稍微高於正常，則這可能在編程期間不顯示為編程缺陷。 另一方面，如果電阻極其高，則可能在編程期間檢測到編程缺陷。即使電阻不足夠高以使得 在編程期間編程缺陷作為錯誤被檢測到，本文公開的實施方式也能夠檢測到電阻高於正常 的情況（這導致編程不足的單元）。本文公開的實施方式在編程完成之後檢測斷字線和其 他缺陷。
[0044] 注意，檢測這種情況會很困難。每個存儲元件可能存儲一位、兩位、三位、四位或者 更多位。在一種方式中，存儲元件被編程至2η個狀態以存儲"η"位。簡單參考圖5A，可以 為每個狀態（擦除和A-G)分配閾值電壓的唯一範圍。在圖5Α的示例中，各狀態之間存在 相當大的間隙。在一種可能的方式中，用閾值電壓分布之間的間隙定義"禁止區域"。在一 種可能的方式中，具有禁止區域中的閾值電壓的存儲元件要麼是過度編程，要麼是編程不 足的。
[0045] 在一種可能的方式中，可以進行兩次讀取（每次讀取都在兩個參考電壓處）以計 算落在兩個參考電壓的範圍內的存儲元件的數量。如果各狀態之間存在相當大的間隙，則 這可以用於計算編程不足的存儲元件。然而，隨著每個存儲元件存儲更多位，各狀態之間的 間隙就會縮短。間隙縮短的可能原因是浮柵到浮柵的耦合。如圖5C中所示，甚至可能由於 閾值電壓分布之間的某些交疊而使間隙縮短。因此，難以定義各狀態之間的禁止區域。由 此，即使在兩個參考電壓處進行讀取，也不可能知道落在兩個參考電壓範圍內的存儲元件 是過度編程還是編程不足。
[0046] 參考圖5C，對於被用來編程至G狀態的存儲單元，可能存在獨立的閾值電壓分布 G'，但是由於經過了字線中的"中斷"，存儲單元是編程不足的。如果進行讀取以計算"禁止 區域"502中的存儲單元的總數量，則這種計算會遺漏G'分布中的大部分存儲單元。注意， 取決於沿字線的中斷的位置以及中斷的特性（例如它的電阻），G'區域的寬度和高度會顯 著不同。
[0047] 然而，在一個實施方式中，在Vgv_UP(例如編程不足的參考電壓）處進行讀取，以 確定哪些存儲單元具有在Vgv_UP之下的閾值電壓。這可以在編程完成之後在不規律編程 檢測（EPD)期間進行。此外，關於哪些存儲元件被用來編程為G狀態（在本示例中）的信 息被保持。因此，可以識別處於G'分布中的存儲單元。因此，可以檢測到斷字線。
[0048] 在一個實施方式中，關於哪些存儲元件被用來編程至追蹤狀態的信息被保持。該 信息可以被保持而不增加任何附加的數據鎖存器。此外，在編程操作期間可以釋放在編程 期間所使用的數據鎖存器中的至少一些數據鎖存器。然後，在編程完成之後，讀取存儲元件 以確定哪些存儲元件具有在與追蹤狀態相關聯的參考電壓電平之下的閾值電壓。然而，這 些元件可以包括來自在追蹤狀態之下的任何狀態的存儲元件，以及來自追蹤狀態的編程不 足的元件。通過追蹤哪些存儲元件處於追蹤狀態，可以過濾出與其他狀態相關聯的元件，使 得可以精確估計哪些存儲元件是編程不足的。根據該信息，可以確定字線是否有缺陷。例 如，如果太多存儲元件為編程不足的，則這可以指示斷字線。下面討論更多細節。
[0049] 可能發生的另一個問題是在重循環塊上的A狀態變寬。針對重循環塊，即使不帶 中斷的字線也可能會呈現A狀態的大的上尾部變寬。這由圖?中變寬的A'閾值分布來描 繪。然而，值得注意的是新的（例如下循環）塊可能不會有那麼多的A狀態變寬。
[0050] 還要注意的是，用來被編程至B狀態的存儲單元可以是編程不足的。B'分布表示 具有一些編程不足的單元的情況。一種檢測編程不足的B狀態單元的可能方式是計算區域 504中具有閾值電壓的存儲單元。然而，這要計算過度編程的A狀態單元。可以對希望有 多少個A狀態單元在區域504中做出假設，以此來根據區域504中的總數推斷出編程不足 的B狀態單元的數量。然而，對區域504中的A狀態單元的數量的假設可能不準確。作為 一個示例，對於一個新的塊，區域504中的單元的總數量可能達不到失效準則。
[0051] 然而，在一個實施方式中，在Vbv_UP(例如B狀態的編程不足的參考電壓）處進行 讀取。這計算閾值電壓小於Vbv_UP的所有單元。這可以在編程完成之後在不規律編程檢 測期間進行。注意，將對在區域504之下的B狀態單元進行計數。此外，追蹤被用來編程至 B狀態的存儲單元。因此，可以從初始計數中減去A狀態（以及擦除狀態）單元。因此，可 以精確計算出編程不足的B狀態單元的數目。注意，即使對於新的塊，這也可以允許對字線 缺陷進行檢測。
[0052] 用於實現實施方式的合適的存儲器系統的一個示例使用NAND快閃記憶體結構， 該NAND快閃記憶體結構在兩個選擇柵極之間布置多個串聯的電晶體。串聯的電晶體和選 擇柵極被稱為NAND串。圖1A是示出一個NAND串90的頂視圖。圖1B是其等效電路。所 描繪的NAND串包括夾在第一選擇柵極120與第二選擇柵極122之間的串聯的四個電晶體 100、102、104和106。選擇柵極120將NAND串連接到位線126。選擇柵極122將NAND串連 接到源極線128。通過分別向控制柵極120CG和122CG施加適當的電壓來控制選擇柵極120 和122。電晶體100、102、104和106中的每一個電晶體具有控制柵極和浮柵。電晶體100 具有控制柵極100CG和浮柵100FG。電晶體102包括控制柵極102CG和浮柵102FG。晶體 管104包括控制柵極104CG和浮柵104FG。電晶體106包括控制柵極106CG和浮柵106FG。 控制柵極l〇〇CG、102CG、104CG和106CG分別連接到字線WL3、WL2、WL1和WL0。在一個實施 方式中，電晶體100、102、104和106各自是存儲單元。在其他實施方式中，存儲單元可以包 括多個電晶體，或者可以是與所描繪的存儲單元不同。選擇柵極120和122分別連接到漏 極側選擇線SGD和源極側選擇線SGS。除了 NAND快閃記憶體以外，還可以使用其他類型的 非易失性存儲器。
[0053] 圖2示出了可以包括一個或多個存儲器管芯或者晶片212的非易失性存儲設備 210。存儲器管芯212包括存儲單元200的陣列（二維或者三維）、控制電路220以及讀/ 寫電路230A和230B。在一個實施方式中，在陣列的相對側，以對稱的方式來實現由各種外 圍電路對存儲器陣列200的訪問，以使得對每一側的線路和電路進行訪問的密度減半。讀 /寫電路230A和230B包括多個感測塊300,多個感測塊300容許並行地讀取或編程存儲單 元的頁。存儲器陣列200可以通過字線經由行解碼器240A和240B以及通過位線經由列解 碼器242A和242B進行尋址。在典型的實施方式中，控制器244以及一個或多個存儲器管 芯212被包括在同一個存儲器設備210 (例如可移除存儲卡或包）中。命令和數據經由線 路232在主機與控制器244之間傳送，並且經由線路234在控制器與一個或多個存儲器管 芯212之間傳送。一種實現方式可以包括多個晶片212。
[0054] 控制電路220與讀/寫電路230A和230B進行協作，以對存儲器陣列200進行存 儲操作。控制電路220包括狀態機222、片上地址解碼器224和功率控制模塊226。狀態機 222提供對存儲操作的晶片級控制。片上地址解碼器224提供地址接口，以在主機或存儲器 控制器所使用的地址和解碼器240A、240B、242A和242B所使用的硬體地址之間進行轉換。 功率控制模塊226控制在存儲操作期間提供給字線和位線的功率和電壓。在一個實施方式 中，功率控制模塊226包括可以產生比電源電壓更大的電壓的一個或多個電荷泵。
[0055] 在一個實施方式中，控制電路220、功率控制電路226、解碼器電路224、狀態機電 路222、解碼器電路242A、解碼器電路242B、解碼器電路240A、解碼器電路240B、讀/寫電路 230A、讀/寫電路230B和/或控制器244中的一個或任意組合可以被稱為一個或多個管理 電路。
[0056] 圖3是描繪感測塊300的一個實施方式的框圖。單獨的感測塊300被分割成被稱 為感測模塊380的核心部分和通用部分390。在一個實施方式中，存在用於每條位線的單獨 的感測模塊380以及用於成組的多個感測模塊380的一個通用部分390。在一個示例中，感 測塊300將包括一個通用部分390和八個感測模塊380。組中的感測模塊中的每一個感測 模塊經由數據總線372與相關聯的通用部分進行通信。
[0057] 感測模塊380包括感測電路370,該感測電路370確定在連接位線中的傳導電流是 處於預定閾值電平之上還是之下。感測模塊380還包括用於設定連接位線上的電壓狀況的 位線鎖存器382。例如，位線鎖存器382中所鎖存的預定狀態會導致連接位線被拉到指定編 程禁止的狀態（例如1.5V至3V)。作為示例，flag = 0可以禁止編程，而flag = 1不禁止 編程。
[0058] 通用部分390包括處理器392、五組示例數據鎖存器394及耦合在該數據鎖存器組 394與數據總線320之間的I/O接口 398。可以為每個感測模塊提供一組數據鎖存器，並且 可以為每個組提供標識為ADL、BDL、⑶L、DDL和XDL的五個數據鎖存器。下面進一步討論 數據鎖存器的使用。
[0059] 處理器392執行計算。例如，處理器392的功能之一是確定在感測的存儲元件中 所存儲的數據並且將所確定的數據存儲在數據鎖存器組中。數據鎖存器組（例如394)中 的至少一些數據鎖存器用於存儲在讀取操作期間由處理器392確定的數據位。數據鎖存器 組中的至少一些數據鎖存器還用於存儲在編程操作期間從數據總線320輸入的數據位。所 輸入的數據位表示為了編程到存儲器中的寫入數據。I/O接口 398提供數據鎖存器394至 397與數據總線320之間的接口。
[0060] 在一個實施方式中，用戶能夠將要編程至存儲元件中的數據輸送到XDL鎖存器。 該編程數據可以在編程操作開始時被傳送至ADL、BDL和CDL鎖存器。注意，這描述了每個 存儲單元編程三位。在一個實施方式中，在讀取操作期間，ADL、BDL和CDL鎖存器用於存儲 從存儲單元讀取的三位。在一個實施方式中，用戶能夠通過XDL鎖存器切換出所讀取的數 據。
[0061] 在一個實施方式中，用戶訪問XDL鎖存器，但是不訪問ADL、BDL或⑶L鎖存器。例 如，用戶能夠訪問XDL鎖存器以在編程操作期間進行後臺緩存。下面更詳細地討論後臺緩 存。在一個實施方式中，用戶在編程操作期間對XDL鎖存器進行受限訪問。例如，用戶能夠 在編程操作之前將編程數據輸送到XDL鎖存器中。然而，用戶在編程的一個實施方式期間 可能不訪問XDL鎖存器。在一個實施方式中，XDL鎖存器用於在編程操作期間對存儲單元 的"鎖定數據"進行存儲。簡而言之，鎖定數據可以指示存儲元件被鎖定進一步編程。下面 討論更多細節。
[0062] 在讀取或其他感測期間，狀態機222控制向尋址的存儲元件供應不同的控制柵極 電壓。隨著單步調試與存儲器支持的各種存儲器狀態相對應的各種控制柵極電壓，感測模 塊380可以在這些電壓之一處跳閘並且提供從感測模塊380經由總線372給處理器392的 輸出。在這點上，通過考慮感測模塊的（一個或多個）跳閘事件以及關於從狀態機經由輸 入線393施加的控制柵極電壓的信息，處理器392確定作為結果的存儲器狀態。然後處理 器392計算針對該存儲器狀態的二進位編碼，並且將作為結果的數據位存儲到數據鎖存器 (例如394)中。在核心部分的另一個實施方式中，位線鎖存器382既充當用於鎖存感測模 塊380的輸出的鎖存器，又充當如上所述的位線鎖存器。
[0063] 一些實施方式可以包括多個處理器392。在一個實施方式中，每個處理器392將包 括輸出線（未描繪），輸出線中的每一個輸出線被一起有線"或"。在一些實施方式中，輸出 線在連接到有線"或"線之前被反相。這種配置使得在編程驗證過程期間快速確定何時完 成編程過程，這是因為接收有線"或"的狀態機可以確定何時被編程的所有位都達到期望電 平。例如，當每個位已達到其期望電平時，該位的邏輯0將被發送到有線"或"線（或者數據 線被反相）。當所有位輸出數據〇時（或者數據線被反相），那麼狀態機就知道要終止編程 過程。因為每個處理器與八個感測模塊進行通信，所以狀態機需要讀取八次有線"或"線， 或者將邏輯值添加至處理器392以累積相關聯的位線的結果，使得狀態機只需讀取一次有 線"或"線。類似地，通過正確地選擇邏輯電平，全局狀態機可以檢測何時第一位改變其狀 態並且從而改變算法。
[0064] 在編程或驗證期間，將要編程的數據從數據總線320存儲到數據鎖存器組394至 397中。在狀態機的控制下，編程操作包括施加到尋址的存儲元件的控制柵極的一系列編程 電壓脈衝。每個編程脈衝繼之以讀回（驗證），以確定存儲元件是否已經被編程到期望的存 儲器狀態。處理器392監視相對於期望的存儲器狀態的讀回的存儲器狀態。當兩個狀態一 致時，處理器392設定位線鎖存器382以將位線拉到指定編程禁止的狀態。即使在存儲元 件的控制柵極上出現編程脈衝，也禁止對耦合至位線的存儲元件進一步編程。在其他的實 施方式中，處理器最初加載位線鎖存器382,並且在驗證過程期間感測電路將其設定成禁止 值。
[0065] 在一個實施方式中，每組數據鎖存器堆棧394至397包含對應於感測模塊380的 成堆的數據鎖存器。在一個實施方式中，每個感測模塊380有五個數據鎖存器。ADL、BDL 和CDL數據鎖存器可以被實現為移位寄存器，以便將其中存儲的並行數據轉換成XDL鎖存 器中的串行數據用於通過數據總線320傳送，反之亦然。與m個存儲元件的讀/寫塊對應 的所有ADL、BDL和CDL數據鎖存器可以連結在一起以形成塊移位寄存器，以便可以通過串 行傳輸來輸入或輸出數據塊。具體地，適配成排的讀/寫模塊，使得成組的ADL、BDL和⑶L 數據鎖存器中的每一個數據鎖存器會依次將數據移入或移出XDL鎖存器，如同它們是整個 讀/寫塊的移位寄存器的一部分一樣。
[0066] 在一個實施方式中，ADL、BDL和⑶L鎖存器的一個作用是將要被編程的數據存儲 到存儲元件中。例如，存儲元件可以是每個存儲元件存儲三位。在一個實施方式中，存儲元 件是每個存儲元件存儲四位。在這種情況下，可以有附加的數據鎖存器（圖3中未描繪） 用於將要被編程的數據的第四位存儲到存儲元件中。在一個實施方式中，存儲元件是每個 存儲元件僅存儲兩位，在這種情況下，不需要ADL、BDL和⑶L鎖存器中之一。存儲元件可以 是每個存儲元件存儲多於四位，在這種情況下，可以對每一位有一個數據鎖存器。
[0067] 在一個實施方式中，ADL、BDL和⑶L鎖存器也可以用於存儲在編程期間的狀態信 息。例如，在存儲元件達到其目標閾值電壓之後，每個鎖存器（ADL、BDL、⑶L)可以設定為 "1"以指示針對該存儲元件的編程完成。在一個實施方式中，隨著編程進行到不同階段，不 同地使用鎖存器。在一個實施方式中，在編程期間釋放ADL鎖存器。在一個實施方式中，在 編程期間還釋放BDL鎖存器。結合圖12、圖13A至13D和圖14等討論更多細節。
[0068] 在一個實施方式中，DDL鎖存器用於存儲在編程期間的狀態信息。在一個實施方 式中，隨著存儲元件接近目標閾值電平，編程變慢。例如，DDL鎖存器可以識別出存儲元件 的Vth在較低驗證電平（例如圖5A中的VvaL或者VvbL)之上。如果該存儲元件尚未被鎖 定，則該存儲元件可能接收較慢的編程。如果DDL鎖存器指示存儲元件的Vth在較低驗證 電平之下，則存儲元件可能處於快速編程模式。下面討論更多細節。
[0069] 在一個實施方式中，XDL鎖存器用於存儲在編程期間的狀態信息。在來自XDL鎖 存器的數據被移位到ADL、BDL和⑶L數據鎖存器中之後，XDL鎖存器可以被設定至初始狀 態（例如"0"）。在存儲單元達到其目標閾值電壓之後，XDL鎖存器可以被設定至另一個狀 態（例如"1"）。由此，XDL鎖存器可以存儲"鎖定狀態"。因此，既可以在編程操作期間也 可以在編程操作之後保存ADL、BDL和CDL數據鎖存器中的編程數據。下面討論更多細節。
[0070] 圖4描繪了在圖2的存儲器陣列200中的NAND快閃記憶體單元的塊。存儲器陣 列可以包括多個塊400。圖4中描繪了兩個示例塊400。每個塊400包括若干個NAND串。 可以在各塊之間共享一組位線，例如BL0，BL1···。由此，每個NAND串與一條位線相關聯。每 個NAND串的一端連接到漏極選擇柵極（SGD)，並且漏極選擇柵極的控制柵極經由共用SGD 線連接。NAND串的另一端連接到源極選擇柵極，源極選擇柵極繼而連接到共用源極線420。 64條字線，例如WL0至WL63,在源極選擇柵極與漏極選擇柵極之間延伸。
[0071] 除了 NAND快閃記憶體以外，還可以使用其他類型的非易失性存儲器。例如，在快 閃EEPR0M系統中使用的另一種類型的存儲單元利用非導電介電材料代替導電的浮柵，以 非易失方式存儲電荷。由氧化矽、氮化矽以及氧化矽（"0N0"）組成的三層介電層在存儲單 元的溝道之上，且夾在導電的控制柵極與半導體基底表面之間。該單元通過將電子從單元 溝道注入到氮化物中而被編程，這些電子被俘獲並且被存儲在受限區域中。然後這裡所存 儲的電荷以可檢測的方式改變該單元溝道的一部分的閾值電壓。通過將熱空穴注入到氮化 物中來擦除該單元。可以以下述分裂柵配置來設置類似的單元：摻雜的多晶矽柵極在存儲 單元溝道的一部分之上延伸以形成分離的選擇電晶體。
[0072] 在另一個方式中，使用NR0M單元。例如，在每個NR0M單元中存儲兩位，其中0Ν0 介電層跨越源極擴散與漏極擴散之間的溝道延伸。一個數據位的電荷位於與漏極鄰近的介 電層中，並且其他數據位的電荷位於與源極臨近的介電層中。通過分別讀取在電介質中空 間上分離的電荷存儲區域的二進位狀態而獲得多狀態的數據存儲。還已知其他類型的非易 失性存儲器。
[0073] 注意，可以有幾千或者上萬條位線。因此，數以萬計的存儲元件可以使用一條字 線。典型地，在提供讀取參考電壓或者編程電壓的字線的一端處存在驅動器。
[0074] 圖5A描繪了八狀態存儲器設備的閾值電壓分布的示例組，其中每個存儲元件存 儲三位數據。針對擦除（Er狀態）的存儲元件提供第一閾值電壓（Vth)分布。七個Vth分 布表示編程的狀態A至狀態G。在一個實施方式中，處於Er狀態的閾值電壓為負並且在A 至G分布下的閾值電壓為正。然而，在Er狀態下的閾值分布的全部或者部分可以為正。此 夕卜，A狀態的閾值分布的全部或者部分可以為負（對於其他數據狀態同樣）。
[0075] 為從存儲元件讀取數據還提供了 Vra、Vrb、Vrc等讀取參考電壓。通過測試給定 存儲元件的閾值電壓處於Vra、Vrb、Vrc等之上還是之下，系統可以確定存儲元件所處的狀 態，例如編程條件。
[0076] 進一步，提供了驗證參考電壓Vva、Vvb、VVC等。當將存儲元件編程到A狀態、B狀 態、C狀態等時，系統會測試這些存儲元件是否具有大於或等於Vva、Vvb、Vvc等的閾值電 壓。
[0077] 在一個實施方式中，存儲元件可以從Er狀態直接編程到編程狀態A至G中的任一 個狀態，被稱為全序列編程。例如，可以首先擦除成群的要編程的存儲元件，以使得該群中 的所有存儲元件都處於Er狀態。然後，使用一系列編程脈衝來將存儲元件編程到它們相應 的目標狀態A至G中。一些存儲元件從Er狀態被編程為A狀態，而其他存儲元件從Er狀 態被編程到B狀態等。
[0078] 圖5A還示出了驗證低參考電壓VvAL、VvBL、VvCL等。在編程驗證操作期間可以 使用這些參考電壓以確定存儲元件是否接近其預期的目標閾值。如果接近，則編程速度會 減慢。在一個實施方式中，將Vdd施加到已達到其目標狀態並且被禁止進一步編程的位線。 仍在驗證低電平之下的存儲元件的位線可以接地以允許快編程。然而，當在驗證低電平與 正常驗證電平之間時，位線可以接收中間電壓（例如在接地與Vdd之間）以使得減慢或者 緩和編程速度。作為一個示例，中間電壓可以在大約0.6V至0.8V。然而，中間電壓可以在 該範圍之下或者之上。在一個實施方式中，DDL鎖存器指示存儲元件處在該編程序列中。下 面討論更多細節。在一個實施方式中，被編程至G狀態的存儲元件不接收慢速（或者中速） 編程。因此，在圖5A中針對G狀態沒有描繪驗證低參考電壓。然而，如果需要，對於G狀態 可以存在VvGL。
[0079] 在一個實施方式中,可以使用多次編程來編程存儲元件。例如，一次編程可以用於 編程每一位。因此，在每個存儲單元存儲三位的情況下，可以存在三次編程。在每個存儲單 元存儲兩位的情況下，可以存在兩次編程。在一個實施方式中，多狀態存儲元件存儲三個不 同頁的數據：下頁、中頁以及上頁。八狀態及其所表示的位可以是：Er狀態（111)、A狀態 (Oil)、B狀態（101)、C狀態（001)、D狀態（110)、E狀態（010)、F狀態（100)以及G狀態 (000)。對於Er狀態，全部頁存儲"1"。對於A狀態，下頁存儲"0"，中頁存儲"1"，上頁存儲 "1"。可以以類似的方式推論其他的狀態。注意，儘管為每一個狀態分配了特定的位模式， 但是也可以分配不同的位模式。還要注意的是，該位和頁分配可以用於其他編程序列，諸如 以上所述的快速/慢速編程。
[0080] 在一個實施方式的第一次編程中，針對所選擇的字線WLn對下頁進行編程。如果 下頁要保持數據1，則存儲元件狀態保持在擦除狀態。如果數據要編程為〇,則WLn上的存 儲元件的閾值電壓增大，以使得存儲元件被編程到中間狀態。該中間狀態可能具有剛好在 VvD之下的下尾部。在一個實施方式的第二次編程中，針對所選擇的字線WLn對中頁進行編 程。這導致產生另外兩個閾值電壓分布（一個附加的來自前面分布中的每一個分布）。在 一個實施方式的第三次編程中，針對所選擇的字線WLn對上頁進行編程。這導致產生另外 四個閾值電壓分布（一個附加的來自前面四個分布中的每一個分布）。
[0081] 雖然編程示例描繪了八種數據狀態和三頁數據，但是教導的構思也可以應用於具 有多於或少於八種狀態以及多於或少於三頁的其他實施方式。此外，在所討論的示例編程 技術中，存儲元件的vth隨著存儲元件被編程到目標數據狀態而逐漸增大。然而，可以使用 如下編程技術，在所述編程技術中，存儲元件的Vth隨著存儲元件被編程到目標數據狀態 而逐漸降低。還可以使用測量存儲元件電流的編程技術。本文的構思可以適用於不同的編 程技術。
[0082] 圖5B示出了 Vt分布可以部分交疊，這是由於誤差校正算法可以處理一定比例的 出錯單元。注意，在一些實施方式中，如圖5B所示，在某個時間點處，閾值電壓分布可能類 似於圖5A，而在別的時間處閾值電壓分布可能交疊。例如，剛好在編程之後，閾值電壓分布 可能類似於圖5A。然而，隨著時間的推移，存儲單元的閾值電壓可能移位，使得閾值電壓可 能存在交疊。
[0083] 然而，緊跟在編程之後，在至少某些鄰近的閾值分布之間可能存在交疊。注意，當 鄰近的Vt閾值之間存在交疊時檢測字線缺陷會變得非常困難。
[0084] 還要注意的是，與所描繪的閾值電壓分布的相等間隔/寬度形成對照，各種分布 可以具有不同的寬度/間隔，以便調節數據保留損失的敏感度的變化量。
[0085] 圖6A根據一個實施方式描繪了若干Vt分布以進一步示出參考電壓。僅描繪了擦 除狀態、A狀態和B狀態。應當理解的是，存在更多狀態。例如，如圖5A中所描繪的那樣， 可以存在八種狀態。如每個單獨的Vt分布的寬度所指示的那樣，每個數據狀態被預算了閾 值電壓範圍。
[0086] 可以在分布的上尾部與下一個最高狀態的驗證參考電平之間定義禁止區域602。 在一個實施方式中，具有禁止區域中的閾值電壓的任何存儲元件可以歸類為錯誤類型。例 如，禁止區域602中的存儲元件可以被歸類為過度編程的或者編程不足的。注意，可以根據 該示例不同地定義過度編程和編程不足。還要注意的是，禁止區域602並不必需在如本示 例所示的精確位置處。
[0087] 圖6B根據一個實施方式示出了過度編程的參考電壓以及編程不足的參考電壓。 在本實施方式中，過度編程的參考電壓可以在禁止區域602中的一個禁止區域的下邊界處 或者低於該下邊界。例如，Verase_0P可以在禁止區域602的下邊界處或者低於禁止區域 602的下邊界，剛好在擦除狀態之上。由此，意圖處於擦除狀態但是具有在Verase_0P之上 的Vt的存儲元件可以被歸類為過度編程。同樣，意圖處於A狀態但是具有在Vav_0P之上 的Vt的存儲元件可以被歸類為過度編程。注意，圖6B僅描繪了過度編程的參考電壓的一 種可能位置。
[0088] 在本實施方式中，編程不足的參考電壓可以低於或者等於其相應狀態的驗證參考 電壓。例如，Vav_UP可以等於或者低於VvA。由此，意圖處於A狀態但是具有在Vav_UP之 下的Vt的存儲元件可以被歸類為編程不足。同樣，意圖處於B狀態但是具有在Vbv_0P之 下的Vt的存儲元件可以被歸類為編程不足。注意，圖6B僅描繪了編程不足的參考電壓的 一種可能位置。最後，請注意圖6B未描繪任何代表性的編程不足的或者過度編程的存儲元 件。
[0089] 如上面所提到的那樣，可能存在字線缺陷。當製造存儲器設備時，這種缺陷可能出 現，或者可能隨時間的推移而發展。字線缺陷的一個示例被稱為"斷"字線。"斷字線"是其 中在沿字線的某點處電阻高於正常。對於斷字線，高於正常電阻的電阻可能使存儲單元不 能正確編程；然而，這可能不會在編程期間作為編程缺陷而顯示。注意，如果電阻極其高，則 可能由於編程缺陷而在編程期間檢測出。即使電阻沒足夠高到使得該情況在編程期間作為 錯誤被檢測出，此處所公開的實施方式也能夠檢測出電阻高於正常（使得引起編程不足的 單元）的情況。此處所公開的實施方式在編程完成之後檢測斷字線和其他缺陷。注意，典 型地，字線上的電壓能夠至少在某種程度上通過中斷。然而，信號可能在中斷處削弱。該削 弱的一個可能原因是由於RC常數在中斷處較高。
[0090] 圖7描繪了存儲器陣列200的一個實施方式的一部分的示意圖。圖7提供了存 儲器陣列200和相關聯的行解碼器240A的一個實施方式的更多細節。存儲器陣列具有塊 702(0)至702(m)。圖7中描繪了兩個塊，儘管通常存在更多的塊702。塊702中的字線 (WL0…WLn)被建模為具有一定的電阻和一定的電容。行解碼器240A包括連接到每條字線 的塊選擇電晶體704。電壓Vselect被施加到塊702 (η)中的每個塊選擇電晶體704以選擇 該塊702 (η)。電壓Vss被施加到其他塊（例如塊702 (0))中的每個塊選擇電晶體704,使 得其他塊是未被選擇的。典型地，存在一個所選塊和許多未選塊。對於每條字線，都可能存 在一個字線電壓電晶體706(0)至706(n)與其耦合。例如，電晶體706(0)通過字線選擇晶 體管704中的一個字線選擇電晶體耦合到每個塊702的WL0。同樣，電晶體706 (η)通過字 線選擇電晶體704中的一個字線選擇電晶體耦合到每個塊702的WLn。注意，給定的字線電 壓電晶體706可以由不同的塊共享。例如，如果每個塊存在64條字線，則可以存在64個字 線電壓電晶體706。
[0091] 施加了用於讀取或驗證操作的合適的電壓。將參考電壓（Vref)施加到字線電壓 電晶體706(n)。參考電壓可以是驗證參考電壓、讀取參考電壓等。將Vread施加到字線電 壓電晶體706(0)。還可以將電壓Vread施加到其他字線電壓電晶體（圖7中未描繪），以 便將Vread施加到所選塊702 (m)的其他未選字線。因為Vss被施加到未選塊中的塊選擇 電晶體704,所以電壓Vref和Vread不傳到未選塊中的字線。注意，可以用其他配置向字線 提供電壓。
[0092] 因為存在與字線（包括所選的和未選的）相關聯的一定電阻和一定電容，所以施 加給字線的電壓傳導到字線的遠端會花費一些時間。注意，字線可能具有與其相關聯的多 個存儲單元。例如，可能存在成千上萬甚至更多的存儲單元與單個字線相關聯。在某些情 況下，在感測操作期間可以感測到沿整條字線的存儲單元的位線。例如，可能一起感測到字 線上的所有存儲單元，或者可能一起感測到每個其他存儲單元。即使感測到較少的存儲單 元，所選字線電壓也應該在感測到所選存儲單元之前在其目標參考電壓電平處。
[0093] 如果讀取參考電壓的脈衝寬度相對於沿所選字線的RC時間常數足夠長，則參考 電壓應該能夠在所選字線的近端和遠端二者處上升至其預期值。然而，如果存在所選字線 的高電阻部分（例如"斷"），則RC時間常數可以高到使得參考電壓無法上升至其預期值。 因此，在斷的遠側（相對於驅動電晶體704)的存儲元件可能接收到低於預期的參考電壓。 因此，對驗證的讀取結果不可信。注意，這使得編程不足的某些存儲元件可能通過編程驗 證，即使它們的Vt在其目標電平之下。
[0094] 注意，在一些實施方式中，存儲器陣列200外部的控制線的電阻可能低於字線的 電阻。此外，在某些情況下，控制線可能比存儲器陣列200中的字線被隔開更遠。因此，在 存儲器陣列200外部的控制線之間的電容耦合可能小於字線之間的電容耦合。由於該較低 電阻和/或較低電容耦合，所以控制線的RC時間常數可能低於字線的RC時間常數。由此 與沿字線的延遲相比，沿控制線的信號傳播延遲可能問題更小。
[0095] 圖8是描述編程過程的一個實施方式的流程圖，該編程過程包括一個或多個驗證 步驟。在步驟810中，編程電壓（Vpgm)被設定為初始值。此外，在步驟810中，編程計數器 (PC)被初始化為零。在步驟820中，施加編程脈衝。
[0096] 在步驟822中，進行驗證過程。在一個實施方式中，驗證是並行的粗糙/精細驗證。 參考圖5A，對正被編程至A狀態的一些存儲單元進行針對VvaL電平的驗證，同時對其他正 被編程至A狀態的存儲單元進行針對Vva電平的驗證。在其中存儲單元的閾值充分低於最 終電平（Vva)的初始編程步驟期間，使用粗糙編程。然而，在存儲單元的閾值電壓達到VvaL 之後，使用精細編程。因此，在一些存儲單元正針對粗糙編程被驗證的同時，其他存儲單元 正針對精細編程被驗證。注意，在粗糙/精細編程的情況下，一些存儲單元正針對一個狀態 (例如A狀態）被驗證，而其他存儲單元正針對別的狀態（例如B狀態）被驗證。注意，當 特定的存儲單元已被驗證為被編程至其預期狀態時，該存儲單元可能被鎖定防止進一步編 程。
[0097] 然而，注意，如果在正被編程的所選字線上存在中斷，則驗證可能產生錯誤的結 果。正如以上所提到的一樣，字線中的中斷可能導致在中斷的遠側上的存儲元件接收到小 於預期的參考電壓。例如，意圖被編程至G狀態的存儲元件應該在其控制柵極處接收參考 電壓VvG(見圖5A)。然而，存儲元件事實上可能由於中斷而接收較低的電壓。在正常情況 下，如果存儲元件尚未達到其目標狀態（例如其實際的Vt在參考電壓之下），則存儲元件將 響應驗證電壓而接通。另一方面，如果存儲元件達到其目標狀態（例如其實際Vt在參考電 壓處或者在參考電壓之上），則存儲元件不應該接通。例如，考慮存儲元件目標為G狀態的 情況。通過將VvG施加到所選字線來驗證該存儲元件。如果存儲元件的實際Vt在VvG之 下，則存儲元件將傳導電流。在存儲元件的實際Vt在VvG之上以後，存儲元件將不再接通， 指示存儲元件已達到其目標狀態。
[0098] 然而，由於在中斷的較遠一邊的存儲元件接收太低的驗證電壓，所以當存儲元件 的實際Vt在目標Vt之下時存儲元件也可能無法成功接通。通過中斷的存儲元件可能看到 低於預期的驗證電壓。例如，目標為G狀態的存儲元件可能應該看到VvG的驗證電壓，但是 可能在其控制柵極處遇到低電壓。作為一個特定示例，如果經過中斷，則該存儲元件可能僅 看到VvF的驗證電壓。因此，在本特定示例中，當存儲元件的實際Vt大於VvF時，該存儲元 件將通過驗證測試。通常來說，如果實際閾值電壓在VvG之下，則經過中斷的存儲元件能夠 通過驗證測試。因此，對於該存儲元件編程將停止。然而，事實上該存儲元件可能是編程不 足的。
[0099] 在步驟824中，確定是否所有存儲單元都已經驗證了其閾值電壓在該存儲單元的 最終目標電壓處。如果已經驗證，貝 1J編程過程在步驟826中成功完成（status = pass)。如 果所有存儲單元沒有全部驗證，則確定程序計數器（PC)是否小於最大值諸如20。如果程序 計數器（PC)不小於最大值（步驟828)，則編程過程失敗（步驟830)。在步驟832中，如果 程序計數器（PC)小於最大值（例如20)，則程序計數器（PC)累加1並且編程電壓步進到下 一個脈衝。繼步驟832之後，過程循環返回到步驟820並且將下一個編程脈衝施加到存儲 單元。
[0100] 圖9A描繪了閾值電壓分布以幫助示出可能的字線缺陷。實線表示每個狀態的期 望閾值電壓分布。狀態D至G的虛線表示如果字線具有諸如中斷的缺陷則可能的閾值電壓。 正如在描述編程操作期間所提到的那樣（見圖8)，如果存在斷字線，則存儲元件可能是編 程不足的。具體地，在中斷的較遠一邊的這些存儲元件可能是編程不足的。然而，在字線驅 動器與中斷之間的存儲元件應該不受中斷的影響。這在圖9A中通過編程不足的一些存儲 元件來描繪。當然，中斷的位置（例如中斷距離字線驅動器多近）可能影響發生多少編程 不足。在一個可能的情況中，G狀態可能比F狀態經歷更多的編程不足，F狀態也可能比E 狀態經歷更多，以此類推。然而，其他情況也是可能的。
[0101] 在圖9A中，由區域902表示G狀態的編程不足的存儲元件。編程不足的區域位於 所選字線的遠端處的有效驗證電壓與施加到所選字線的VvG之間。注意，字線遠端處的有 效VvG可以是RC時間常數的函數，該RC時間常數歸因於中斷和驗證脈衝的形狀（例如持 續時間）。為了使該圖不會難以理解，針對其他狀態未描繪類似的編程不足的區域。然而， 可以定義這種區域。
[0102] 注意，對某些狀態來說也可能具有過度編程的存儲單元，該過度編程的存儲單元 是缺陷如斷字線的結果。作為一個示例，處於A狀態、B狀態等的一些存儲元件可以是過度 編程的。圖9B描繪了一種較低狀態由於有缺陷的字線而被過度編程的情況。在本示例中， A狀態和B狀態是過度編程的。然而，還可以影響其他狀態。在一個實施方式中，在不規律 編程過程期間通過尋找處於較低狀態的過度編程的存儲元件來檢測斷字線。
[0103] 對此一個可能的原因是相鄰字線和/或在該字線之上運行的信號與斷字線的遠 端之間的耦合。例如，如果在中斷處電阻足夠高，則在編程驗證期間，斷字線的遠端可能是 浮置的（至少在某種程度上）。如果所選字線的遠端是浮置的，則其電壓電平可能被其鄰 居嚴重的影響。作為一個示例，這會使得A狀態驗證電壓VvA與圖9B中所描繪的正確電平 相比向右邊移位。當驗證時，電壓Vread通常被施加到未選擇的相鄰字線。作為一個示例， Vread可以為大約6至7伏並且A驗證電壓為大約0V。因此，斷字線遠端處的電壓可能比 預期高，尤其是在驗證較低電壓狀態的情況下。注意，斷字線遠端處的電壓可以在某段時間 之後穩定。然而，在感測位線之前該電壓可能不會穩定下來。
[0104] 圖10是在對非易失性存儲器進行編程之後確定字線是否有缺陷的過程1000的一 個實施方式的流程圖。在一個實施方式中，過程1〇〇〇確定字線是否為斷的（例如具有異常 高的電阻部分）。
[0105] 步驟1002對與所選字線相關聯的非易失性存儲元件進行編程。圖8示出了編程非 易失性存儲元件的一個實施方式。在一個實施方式中，當進行驗證操作時，電壓脈衝的寬度 具有第一持續時間。該第一持續時間可能不足以使得驗證電壓在通過中斷處（如果中斷存 在）的所選字線的末端處完全發展。因此，可能經過中斷處的存儲元件是編程不足的。還 可能對於在遠端處的電壓，第一持續時間可能不足夠長以在其電壓與相鄰字線耦聯（尤其 針對較低電壓狀態）的情況下將電壓穩定至正確的驗證電壓。因此，可能經過中斷處的存 儲元件是過度編程的。
[0106] 注意，在編程操作之後可以進行步驟1004至1010。步驟1004保持在編程操作完 成之後的信息，該信息指示哪些元件被用來編程至追蹤數據狀態。可以追蹤任一個數據狀 態。在一個實施方式中，使用在編程期間所使用的數據鎖存器（例如394至397)之一來保 持該信息。下面討論更多細節。注意，在一個實施方式中，在編程期間可以釋放至少一些數 據鎖存器。因此，這些空閒鎖存器可以用於其他用途。
[0107] 在步驟1006,將與追蹤數據狀態相關聯的參考電壓施加到所選字線。該參考電壓 可能具有與針對追蹤狀態的驗證參考電壓相同的量值。然而，這並不是必需的。在一個實 施方式中，步驟1006的參考電壓是針對追蹤狀態的編程不足的電壓。該編程不足的電壓可 以等於或者小於驗證電壓。針對圖6B討論示例。例如，如果B狀態是所討論的第一狀態， 則可以使用電壓Vbv_UP。
[0108] 在一個實施方式中，步驟1006中的參考電壓具有比在編程期間所使用的驗證電 壓更長的持續時間。參考電壓可以足夠長以增大所施加的參考電壓達到字線中的經過中斷 處的存儲元件的可能性。然而，不可能保證該參考電壓實際上會達到經過中斷處的存儲元 件。例如，如果RC時間常數太高，則合理的持續時間的脈衝在字線的末端處可能達不到穩 態值。然而，在一個實施方式中，在這種情況下可能編程操作失敗。亦即，如果RC時間常數 太高，則一個實施方式的編程操作失敗。
[0109] 步驟1006的參考電壓可以足夠長以增大字線遠端會穩定至預期參考電壓的可能 性。然而，不可能保證該遠端會穩定至預期的參考電壓。然而，在一個實施方式中，在這種 情況下可能編程操作失敗。
[0110] 在步驟1008中，確定施加參考電壓的結果。例如，該結果指示哪些存儲元件具有 大於參考電壓的閾值電壓。注意，施加參考電壓可能使得所選存儲元件接通並且具有"傳導 電流"。有多種方法執行步驟1008。在一個實施方式中，對存儲元件單元的傳導電流（如果 有的話）進行測量以確定存儲元件是否響應於施加到字線的電壓而接通。如果測量到傳導 電流大於某個值，則認為存儲元件接通並且施加到字線的電壓大於存儲元件的閾值電壓。 如果沒測量到傳導電流大於某個值，則認為存儲元件沒接通並且施加到字線的電壓不大於 存儲元件的閾值電壓。
[0111] 在一個實施方式中，通過對感測放大器中的專用電容器進行放電的速率來測量存 儲元件的傳導電流。在一個實施方式中，所選存儲元件的傳導電流允許（或不允許）包括 在存儲元件中的NAND串對位線進行放電。在一段時間之後測量位線上的電荷，以觀察位線 是否已被放電。
[0112] 在步驟1010中，基於步驟1008的結果和所保持的信息來確定字線是否具有缺陷。 在一個實施方式中，步驟1010包括確定非易失性存儲元件是否大於非易失性存儲元件的 閾值數量，該非易失性存儲元件被用來編程至第一數據狀態並且響應於第一參考電壓而傳 導電流。
[0113] 例如，參考圖9,步驟1010可以（基於所保持的信息）確定哪些存儲元件被用來 編程至G狀態，但是具有在VvG之下的閾值電壓（注意，可以使用不同的參考電壓）。實際 上，步驟1010的一個實施方式可以確定哪些存儲元件在區域902中。
[0114] 要注意兩個方面。首先，注意，用來被編程至除了 G狀態外的任何狀態的存儲元件 不包括在步驟1010的計數中。其次，僅需要單次讀取（在步驟1006中）。僅進行單次讀取 節省時間。這與下述技術形成對比：該技術需要在至少兩點處進行讀取以對在區域如區域 902中的總單元數進行計數。注意，如果例如在Vfv_0P和Vgv_UP處進行兩次讀取，則可以 計算出該區域中的單元數。然而，因為在F狀態與G狀態之間可能存在交疊，所以可能難以 得知這些單元中多少為F狀態以及多少為G狀態。由此，這種技術可能不能準確確定有多 少G狀態存儲單元為編程不足。而且，參考圖9,可能存在閾值電壓在字線的遠側處的有效 VvG與VvG之間的大量的編程不足的G狀態單元。然而，有效VvG可以是任意值，並且不可 能對應於Vfv_0P。因此，在Vfv_0P和Vgv_UP處的讀取不可能計算區域902中的G狀態單 元數。
[0115] 在一個實施方式中，步驟1010確定哪些被用來編程至A狀態的存儲單元是過度編 程的。在這種情況下，過度編程的參考電壓（例如圖6B中的Vav_0P)可以用作為參考電壓。 在本示例中追蹤狀態可以是A狀態。
[0116] 圖11是在編程和驗證非易失性存儲器時操作數據鎖存器的過程1100的一個實施 方式的流程圖。過程1100提供了保持指示哪些存儲元件已被編程至特定狀態的信息的細 節。注意，在編程期間可以釋放最初指示存儲元件要被編程至哪個狀態的數據鎖存器。因 此，在編程過程期間可能丟失該信息。在一個實施方式中，過程1100 "追蹤"或者保持針對 一個狀態的信息。通過追蹤狀態，意欲使過程1100在編程完成之後保持關於哪些存儲元件 被用來編程至特定的（追蹤的）狀態的信息。注意，這可以是擦除狀態以及編程狀態中的 任何狀態。
[0117] 過程1100提供圖10的步驟1002和1004的一個實施方式的更多細節。將參考圖 3中的數據鎖存器組394。正如以上所提到的一樣，三個數據鎖存器ADL、BDL和⑶L最初將 要被編程的數據存儲到存儲元件中。由此，在一個實施方式中，存儲元件存儲三位。第四數 據鎖存器DDL用於此處被稱為"快速通過寫"（QPW)狀態。注意，可以存在比四個鎖存器更 多或者更少的鎖存器。
[0118] 在步驟1102中，將數據鎖存器設定至其目標程序狀態。在一個實施方式中，ADL、 BDL和CDL鎖存器被設定為如圖13A中所示。注意，可以使用不同的位分配。
[0119] 在步驟1104中，DDL鎖存器被設定至初始狀態。在一個實施方式中，DDL鎖存器被 設定為如圖13A中所示。在該實施方式中，所有存儲元件的DDL鎖存器被設定為"0"，除了 要保留在擦除狀態中的那些。在一個實施方式中，每個DDL鎖存器被設定為"0"。在一個實 施方式中，在追蹤擦除狀態時，使用針對所有狀態的DDL鎖存器設定為"0"。
[0120] 在步驟1106中，至少部分基於數據鎖存器來施加編程條件。在一個實施方式中， 設定位線電壓。在一個實施方式中，使用三個種類。一種用於被鎖定（或者禁止）進行任 何進一步編程的存儲元件，一種用於仍在進行快編程的存儲元件，而一種用於由於存儲元 件接近其目標閾值電壓而接收慢編程的存儲元件。
[0121] 在一個實施方式中，鎖定的或者禁止的存儲元件的位線被設定為Vdd，正進行標準 (或者快速）編程的存儲元件的位線被設定為接地（例如Vss)，第三個種類的位線被設定 為在接地與Vdd之間的中間電壓。該中間電壓在某種程度上減慢編程的速度。
[0122] 在步驟1108中，將一個或多個編程脈衝施加到所選字線。可以將通過電壓（例如 Vpass)施加到未選擇的字線。
[0123] 在步驟1110中，將驗證低脈衝施加到所選字線。參考圖5A，可以施加 VvAL。在步 驟1112中，進行感測以確定被意圖編程至與驗證低脈衝相關聯的狀態的存儲元件是否已 達到驗證低點。例如，對被意圖編程至（如ADL、BDL和⑶L所示的）A狀態的存儲元件進行 感測以確定其閾值電壓是否在VvAL處或者在VvAL之上。在一個實施方式中，感測位線的 電流。
[0124] 在步驟1114中，基於步驟1112的結果設定DDL鎖存器。注意，所討論的DDL鎖存 器是與剛被驗證的狀態相關聯的DDL鎖存器。在一個實施方式中，將DDL鎖存器設定為" 1" 以指示要進行慢編程。例如，將意圖被編程至A狀態的具有在VvAL之上的閾值電壓的存儲 元件的DDL鎖存器設定為" 1"。
[0125] 在步驟1116中，針對正被驗證的當前狀態將驗證參考電壓增大至相關聯的驗證 高參考電壓。例如，將參考電壓設定為VvA(見圖5A)。在一個實施方式中，步驟1116涉及 增大所選字線上的電壓。
[0126] 在步驟1118中，進行感測以確定被用來編程至與標準驗證脈衝相關聯的狀態的 存儲元件是否已達到標準驗證點。例如，對被用來編程至A狀態的存儲元件進行感測以確 定其閾值電壓是在VvA處還是在VvA之上。在一個實施方式中，感測位線的電流。
[0127] 在步驟1120中，基於步驟1120的結果設定ADL、BDL和⑶L鎖存器。注意，所討論 的鎖存器是與剛被驗證的狀態相關聯的鎖存器。在一個實施方式中，將ADL、BDL和CDL鎖 存器中的一個或多個鎖存器設定為" 1"以指示編程要被禁止。例如，用來被編程至A狀態 的具有在VvA之上的閾值電壓的存儲元件將其ADL、BDL和⑶L鎖存器設定為" 1"。
[0128] 在一些情況下，可能僅需要數據鎖存器中的一個或兩個數據鎖存器以指示鎖定狀 態。由此，在一個實施方式中，步驟1120包括將鎖存器ADL、BDL和⑶L中的一個或多個鎖 存器設定為"1"。在一個實施方式中，過程1100保持對編程過程向前進行了多遠的追蹤，並 且根據編程處於哪個階段使用不同組的鎖存器來指示鎖定。下面討論更多細節。
[0129] 在步驟1122中，如果存儲元件剛通過編程驗證，則可以將正被追蹤的存儲元件的 DDL鎖存器設定為"0"。例如，如果A狀態正在被追蹤，則對於A狀態剛通過編程驗證的這 些存儲元件的DDL鎖存器將其DDL鎖存器設定為"0"。然而，如果正在追蹤與A狀態不同的 狀態（例如A狀態沒有正被追蹤），則DDL鎖存器停留在" 1"處。注意，因為在步驟1112至 1114中存儲元件還應該通過了驗證低（例如VvAL),所以當存儲元件通過標準驗證（例如 VvA)時，DDL鎖存器應該在"1"處。注意，步驟1112中針對其中一個狀態適當地設定DDL 鎖存器使得關於意圖編程的狀態的信息被保持。
[0130] 注意，要被追蹤的狀態也可以包括擦除狀態。注意，對要停留在擦除狀態的存儲元 件沒有驗證操作。因此，對於這些存儲元件，在步驟1114中DDL鎖存器的狀態不應該改變。 當與擦除狀態不同的狀態正被追蹤時，保持擦除的存儲元件的DDL鎖存器最初可以被設定 為"1"。然而，當擦除狀態正被追蹤時，DDL鎖存器最初可以被設定為"0"。因此，貫穿編程 該擦除狀態的DDL鎖存器應該保持在"0"處。與之相反，當驗證低通過時，可以將其他狀態 的DDL鎖存器設定為"1"。
[0131] 在步驟1124中，確定是否有額外狀態要驗證。注意，初期在編程操作中，並不必需 驗證所有狀態。如果要驗證的狀態較多，則在步驟1126中增大驗證參考電壓。針對下一 個狀態可以將參考電壓增大至驗證低參考電平。然後，可以在步驟1110中施加驗證低脈 衝。在步驟1128中，當驗證了此時要被驗證的全部狀態時，確定是否所有存儲元件都通過 驗證。注意，一定數量的存儲元件可能未能達到其預期狀態，但是可以忽略。這可以有助於 加快編程。
[0132] 如果不是所有存儲元件都通過驗證（包括一些可以被允許失敗的存儲元件），則 過程1100返回至步驟1106以基於鎖存器394施加編程條件。對於現在被鎖定的存儲元件 (如由鎖存器ADL、BDL、CDL中的一個或多個鎖存器指示），它們的位線可以被設定為Vdd。 對於接收慢編程的存儲元件，它們的位線可以被設定為中間電壓。在一個實施方式中，對未 被鎖定進一步編程的這些存儲元件的DDL鎖存器進行檢查以確定是否應該進行慢編程。
[0133] 圖12是在編程和驗證非易失性存儲器時操作數據鎖存器的過程1200的一個實施 方式的流程圖。過程1200提供了根據編程過程的階段不同地使用數據鎖存器的更多細節。 圖13A至圖13D示出了貫穿過程1200的各種階段的數據鎖存器ADL、BDL、⑶L和DDL的狀 態表。
[0134] 圖14示出了在編程的一個實施方式的各種階段期間的鎖存器使用。簡言之，編程 過程可以劃分為下列階段。在預鎖定階段，可以建立數據鎖存器。在ABCDEFG階段，所有狀 態被編程。在EFG階段，僅E狀態、F狀態和G狀態被編程。在G編程階段，僅G狀態被編 程。在EH)階段，進行不規律編程檢測。在一個實施方式中，在EH)階段期間檢測字線缺陷。 還要注意的是，在AB⑶EFG階段與EFG階段之間ADL鎖存器被復位。同樣，在EFG階段與G 階段之間BDL鎖存器被復位。結合對圖12的討論來討論更多細節。
[0135] 過程1200描述了 G狀態是追蹤狀態的一個實施方式。在步驟1202中，在鎖存器 中保存目標數據狀態。圖13A示出了鎖存器ADL、BDL和CDL的初始狀態表。
[0136] 在步驟1204中，設定DDL鎖存器的初始狀態。在本實施方式中，將要保留在擦除 狀態的存儲元件的初始狀態設定為"1"。將所有其他存儲元件的DDL設定為"0"。圖13A 示出了目標為各種狀態的存儲單元的DDL鎖存器的初始狀態表。在預鎖定階段期間可以存 在步驟1202和1204(見圖14)。
[0137] 在步驟1206中，在驗證一個或多個狀態之後，施加一個或多個編程脈衝。步驟 1206的一個實施方式包括一次或多次進行圖11中的步驟1108、1110、1112、1116和1118。 例如，步驟1108可以被執行一次，繼之以步驟1110、1112、1116和1118以驗證不同的狀態。
[0138] 最初，在ABCDEFG階段開始編程（見圖14)。圖14中的黑條指示數據鎖存器活躍 地用於編程或者EPD的時間。在AB⑶EFG階段期間，將ADL、BDL和⑶L鎖存器用於存儲鎖 定信息。將DDL鎖存器用於存儲QPW狀態。
[0139] 圖13B示出了在ABCDEFG階段期間使用鎖存器的示例。此時，被鎖定的任何存儲 元件在所有ADL、BDL和CDL鎖存器中具有"1"。在該狀態下示出了擦除狀態。對於狀態A 至G，示出了要被編程至存儲元件中的數據。然而，在存儲元件達到其預期目標狀態時，其 ADL、BDL和⑶L鎖存器可以被設定為"1"。這之前在圖11的步驟1120中作為一種可能性 被討論過。因此，在確定存儲元件在ABCDEFG階段期間是否被鎖定時，可以檢查ADL、BDL和 ⑶L的狀態。
[0140] 圖13B也示出了在AB⑶EFG階段期間使用DDL鎖存器的示例。在一個實施方式 中，DDL鎖存器中的"1"是指要使用慢編程。由此，未被鎖定並且在DDL鎖存器中具有"1" 的任何存儲元件都可以接收慢編程。
[0141] 注意，對於G狀態，DDL鎖存器的使用不同。在一個實施方式中，對於要被編程至G 狀態的存儲元件，貫穿整個編程過程，DDL鎖存器保持為"0"。
[0142] 在步驟1208中，確定目標為狀態A至D的存儲元件是否被編程。注意，並不需要 目標為這些狀態的每個存儲元件都達到其預期狀態。在一個實施方式中，一些存儲元件可 以保持編程不足。如果尚未完成對A至D狀態的編程，則過程返回至步驟1206。
[0143] 在步驟1210中，在目標為狀態A至D的存儲元件被編程時，釋放ADL鎖存器。這 通過圖14中在AB⑶EFG編程階段之後的ADL復位來反映。參考圖13C，此時ADL鎖存器是 空閒的。作為一個示例，因為ADL鎖存器是空閒的，所以ADL鎖存器可以用於後臺緩存。在 屬於 Li 等人的名稱為 "Method for Non-Volatile Memory with Background Data Latch Caching Operations During Program Operations" 的美國專利 7, 502, 260 中描述了在編 程操作期間使用被釋放的數據鎖存器的更多細節，將其全部內容併入本文用於各種目的。
[0144] 注意，在釋放ADL鎖存器之後，編程繼續進行到EFG編程階段（見圖14)。此時， 在一個實施方式中，僅BDL和CDL鎖存器用於存儲鎖定信息。此外，僅需要BDL和CDL鎖存 器來包含唯一定義的存儲元件正被編程至哪個狀態的所需的信息。例如，在一個實施方式 中，組合"01"唯一定義E狀態，組合" 10"唯一定義F狀態，組合"00"唯一定義G狀態，組 合"11"唯一定義鎖定狀態。可以使用其他位分配。
[0145] 此外，注意，在圖13C中，在E狀態之下的全部存儲元件的DDL鎖存器應該為"1"。 取決於驗證低是否通過，被編程至E狀態或者F狀態的存儲元件在DDL鎖存器中具有" 1" 或者"0"。正如上面所述，G狀態存儲元件的DDL鎖存器保持為"0"。在一個實施方式中，G 狀態存儲元件不進行驗證低。因此，貫穿整個編程期間DDL鎖存器應該為狀態"0"。然而， 作為一個示例，只要在存儲元件被鎖定時DDL鎖存器被設定為"0"，G狀態就可以進行驗證 低。
[0146] 接著，編程繼續到EFG階段（見圖14)。在確定如何施加編程條件時（圖12的步 驟1211)，BDL和⑶L鎖存器的狀態可以用於鎖定。未被鎖定並且在DDL鎖存器中具有"1" 的存儲元件可以接收慢編程。
[0147] 在步驟1212中，確定E狀態和F狀態是否被編程。如果過程沒有繼續編程和驗證， 則使用鎖存器BDL、⑶L和DDL的狀態。
[0148] 在步驟1214中，在E狀態和F狀態被編程時，釋放BDL鎖存器。這通過在EFG編 程階段末尾處的BDL復位來反映（見圖14)。與ADL鎖存器一樣，BDL鎖存器是空閒的，用 於諸如後臺緩存的目的。
[0149] 圖13D示出了表示BDL鎖存器被釋放的表。此時，保留為要被編程的存儲元件僅 是處於G狀態的那些存儲元件。因此，CDL鎖存器的狀態可以唯一地描述存儲元件是要被 編程到G狀態（在本示例中為" 0 "），還是被鎖定（在本示例中為" 1"）。
[0150] 注意，此時對於G狀態存儲元件，DDL鎖存器的狀態為"0"。正如前面所提到的那 樣，對於G狀態存儲元件，貫穿編程期間DDL鎖存器可以停留在"0"處。
[0151] 然後編程繼續到G編程階段（見圖14)。在步驟1215中，基於⑶L和DDL的狀態 施加編程條件。CDL鎖存器的狀態可以用於確定哪些存儲元件被鎖定。在一個實施方式中， 對於所有G狀態存儲元件，DDL鎖存器的狀態保持為"0"。然而，在一個實施方式中，DDL鎖 存器可以用於QPW狀態。因此，如果情況是這樣，則未被鎖定並且將DDL鎖存器設定為" 1" 的存儲元件可以接收慢編程。
[0152] 在G狀態存儲元件被編程時（步驟1216)，G編程階段結束。此時，所有G階段存 儲元件的CDL鎖存器應該為"1"。所有的G狀態存儲元件的DDL鎖存器應該為"0"。注意， 在一個實施方式中，因為在編程操作期間DDL鎖存器不允許被設定為"1"，所以DDL鎖存器 為 "0，，。
[0153] 然而，在一個實施方式中，在G狀態存儲元件通過驗證低時，DDL鎖存器被允許設 定為" 1"。在這種情況下，在G狀態存儲元件通過驗證高時，DDL鎖存器可以被設定為"0"。
[0154] 不管來自DDL鎖存器的信息是被保存在該鎖存器中，傳送到別的鎖存器，還是某 個其他存儲位置，哪些存儲元件的目標為G狀態的信息在編程操作之後被保持。注意，不需 要額外的數據鎖存器。還要注意的是，在編程期間釋放兩個數據鎖存器用於諸如後臺緩存 的目的。
[0155] 圖15A是確定字線是否有缺陷的過程1500的一個實施方式的流程圖。在EH)階 段（例如見圖14)期間可以進行過程1500。過程1500是來自圖10的步驟1006至1010的 一個實施方式。
[0156] 在步驟1502中，與目標狀態相關聯的參考電壓被施加到所選字線的一端。在一個 實施方式中，參考電壓是與目標狀態相關聯的編程不足的電壓。假設這是G狀態，可以施加 Vgv_UP。Vgv_UP可以與正常G驗證參考電平（例如圖5A中的VvG) -樣高。然而，Vgv_UP 可以低於該參考電平。
[0157] 在一個實施方式中，該參考電壓的持續時間比正常驗證脈衝的持續時間長。注意， 由於在編程操作期間存在多個驗證脈衝，所以理想的是保持這些驗證脈衝相對短。然而，過 程1500僅需要施加單個參考電壓。因此，在不顯著影響總體編程速度的情況下，持續時間 可以更長。步驟1502是步驟1006的一個實施方式。
[0158] 在一個實施方式中，參考電壓是與目標狀態相關聯的過度編程電壓。例如，在A狀 態被追蹤的情況下，參考電壓可以是Vav_0P (圖6B)。
[0159] 在步驟1504中，確定施加參考電壓的結果。在一個實施方式中，這些結果被存儲 在感測放大器中的數據鎖存器中。為便於討論，該鎖存器將被稱為SDL。步驟1504是步驟 1008的一個實施方式。
[0160] 在步驟1506中，可以確定所讀取的哪些存儲元件具有在步驟1502的參考電壓之 下的閾值電壓並且被用來編程至追蹤狀態。這可以測試編程不足條件。
[0161] 參考圖15B的表，在一個實施方式中，DDL鎖存器保持關於哪些存儲兀件被用來編 程至追蹤狀態的信息。在本示例中，追蹤狀態為G狀態。由此指示存儲元件被用來編 程至G狀態。如果步驟1504的讀取指示閾值電壓在參考電壓之下，則SDL鎖存器可以包含 "0"；而如果步驟1504的讀取指示閾值電壓在參考電壓之上，則SDL鎖存器可以包含"1"。 通過採用SDL和DDL鎖存器的邏輯或，可以產生正確的結果。在一個實施方式中，該結果被 存儲在CDL鎖存器中。
[0162] 只有在DDL鎖存器和SDL鎖存器均為"0"的時刻，⑶L鎖存器中的結果才應該為 "0"。這是對於被用來編程至G狀態但是具有在參考電壓之下的閾值電壓的存儲元件的情 況。被用來編程至G狀態但是具有在參考電壓之上的閾值電壓的存儲元件應該在⑶L鎖存 器中具有" 1 "。在其DDL鎖存器中具有" 1"的存儲元件應該導致在CDL鎖存器中也為" 1"。
[0163] 注意，在一個實施方式中，過度編程狀態用於測試斷字線。在步驟1506的一個實 施方式中，確定追蹤狀態的哪些存儲元件是過度編程的。這可以包括確定哪些存儲單元具 有在步驟1502的參考電壓之上的閾值電壓並且被用來編程至追蹤狀態。
[0164] 圖15C示出了鎖存器的表以示出在A狀態被追蹤時測試存儲單元的過度編程。在 編程期間，A狀態單元的DDL鎖存器可以被設定為"0"以追蹤這些存儲單元（見圖11的步 驟1122)。所有其他狀態的DDL鎖存器被設定為"1"到編程結束時為止。在過程1500之 前，所有DDL鎖存器可以被翻轉，使得僅A狀態單元具有" 1"。在一個實施方式中，在DDL與 SDL鎖存器與之間進行邏輯與，並且存儲在⑶L鎖存器中。正如以上所提到的一樣，如果閾 值電壓在參考電壓之上，則SDL鎖存器可以包含" 1"。因此，在本示例中，如果DDL與SDL均 為" 1"，則這指示過度編程的A狀態單元。
[0165] 注意，過程1500可以有效地確定哪些存儲元件在圖9的區域902中（或者在區域 902之下）。一旦確定哪些存儲元件在該條件下，就在步驟1508中，確定這種存儲元件的數 量是否大於存儲元件的閾值數量。注意，並不必需對每個存儲元件進行計數。換言之，在達 到閾值數量之後可以停止計數。步驟1506至1508是步驟1010的一個實施方式。
[0166] 在一個實施方式中，在設備合格期間使用斷字線檢測。圖16是在設備合格期間確 定斷字線的過程1600的一個實施方式的流程圖。該過程描述了分析一條字線。可以任何 時間進行過程1600。亦即，可以在欄位中進行該過程。然而，通常在設備的合格期間的某點 處進行。
[0167] 在步驟1602中，對所選字線進行隨機模式編程。注意，這是步驟1002的一個實施 方式。
[0168] 在步驟1604中，指示哪些存儲元件目標為追蹤狀態的信息被保持在數據鎖存器 中。在一個實施方式中，這是最高數據狀態。然而，可以追蹤別的狀態。注意，這是步驟1004 的一個實施方式。
[0169] 在步驟1606中，編程不足的參考電壓被施加到所選字線。編程不足的參考電壓可 以是針對被追蹤狀態的參考電壓。亦即，該參考電壓用於確定目標為被追蹤狀態的存儲元 件是否為編程不足。在一個實施方式中，脈衝持續時間足夠長以使得編程不足的參考電壓 達到經過字線中的斷處的穩態。注意，這是步驟1006的一個實施方式。
[0170] 在步驟1608中，確定施加編程不足電壓的結果。注意，這是步驟1008的一個實施 方式。
[0171] 在步驟1610中，基於該結果確定所選字線是否是斷的。上面已討論了做出該確定 的示例。注意，這是步驟1010的一個實施方式。
[0172] 圖17是檢測不規律編程的存儲元件的方法的一個實施方式的流程圖。該方法不 需要使用任何附加的數據鎖存器。在一個實施方式中，鎖定狀態被存儲在用於通過數據總 線在存儲器陣列與控制器之間接收和發送數據的數據鎖存器中。該數據鎖存器至少在某個 時間可由用戶訪問。然而，在編程期間，該鎖存器不可由用戶訪問。XDL鎖存器（見圖3和 相關討論）是可用於存儲鎖定狀態的鎖存器的一個示例。
[0173] 在步驟1702中，在第一鎖存器中接收編程數據。在一個實施方式中，控制器244 將編程數據串行地通過線路234發送至存儲器晶片212。該數據可以被串行地經由數據總 線（圖3中的320)發送至I/O接口 398。可以將編程數據從I/O接口 398傳送至XDL鎖存 器。注意，編程數據可能僅被臨時存儲在XDL鎖存器中。
[0174] 在步驟1704中，將編程數據移動或者傳送至每一個存儲元件的數據鎖存器組中。 在一個實施方式中，將編程數據從XDL鎖存器移動至ADL、BDL和CDL鎖存器。
[0175] 在步驟1706中，基於ADL、BDL和⑶L鎖存器中的編程數據開始對存儲元件的編 程。此外，在步驟1708中，在編程期間第一鎖存器（例如XDL)用於鎖定狀態。在步驟1710 中，編程完成。下面討論步驟1706至1710的更多細節。
[0176] 在步驟1712中，在編程之後，編程數據被保持在數據鎖存器組中。例如，編程數據 被保持在ADL、BDL和⑶L鎖存器中。
[0177] 在步驟1714中，基於所保持的編程數據確定存儲元件是否被不規律地編程。注 意，這也可以被稱為確定存儲元件是否被誤編程。不規律編程可以包括過度編程或者編程 不足。
[0178] 圖18示出在編程和不規律編程檢測（ETO)的一個實施方式期間如何使用鎖存器 的圖。ADL、BDL和CDL鎖存器在編程和EH)階段期間存儲編程數據。在一個實施方式中， ADL鎖存器存儲下頁數據，BDL鎖存器存儲中頁數據，而CDL鎖存器存儲上頁數據。可以存 在比三頁數據更多或者更少的數據。DDL鎖存器在編程階段期間存儲QPW狀態。下面將討 論在EH)階段期間DDL鎖存器的使用。XDL鎖存器在編程階段期間存儲鎖定狀態。下面將 討論在EH)階段期間XDL鎖存器的使用。
[0179] 圖19是用於編程存儲元件的過程1900的一個實施方式的流程圖。該編程方法是 圖17的步驟1706至1710的一個實施方式。因此，過程1900可以在編程數據已被傳送至 數據鎖存器組（見圖17中的步驟1704)之後開始。過程1900的一些步驟與過程1100的 一些步驟類似並且將使用相同的附圖標記。
[0180] 在步驟1902中，設定XDL鎖存器的初始狀態。在步驟1104中，設定DDL鎖存器的 初始狀態。圖20A描繪了在步驟1104之後可以如何設定鎖存器的一個示例。XDL鎖存器針 對被保持在擦除狀態的存儲元件被設定為" 1"並且針對所有其他存儲元件被設定為"〇"。 同樣，DDL鎖存器針對被保持在擦除狀態的存儲元件被設定為" 1"並且針對所有其他存儲 元件被設定為"0"。
[0181] 在步驟1906中，基於XDL鎖存器和DDL鎖存器施加編程條件。例如，建立位線電 壓。在一個實施方式中，使用三個種類。一種用於被鎖定（或者禁止）進行任何進一步編 程的存儲元件，一種用於仍在進行快編程的存儲元件，而一種用於由於存儲元件接近其目 標閾值電壓而接收慢編程的存儲元件。
[0182] 在一個實施方式中，XDL設定為"1"的存儲元件被鎖定。在一個實施方式中，XDL 設定為"〇"而DDL設定為"1"的存儲元件接收慢編程。在一個實施方式中，XDL設定為"0" 並且DDL設定為"0"的存儲元件接收正常編程或者快編程。
[0183] 在一個實施方式中，鎖定的或者禁止的存儲元件的位線被設定為Vdd，正進行標準 (或者快）編程的存儲元件的位線被設定為接地（例如Vss)，第三種位線被設定為在接地 與Vdd之間的中間電壓。該中間電壓在某種程度上減慢編程的速度。
[0184] 圖20B示出了說明在編程的一個實施方式期間如何使用鎖存器的表。對於目標為 A狀態至G狀態的存儲元件，根據存儲元件是仍正在編程還是已被鎖定進一步編程，描繪了 編程狀態和鎖定狀態。保持在擦除狀態（Er)的存儲元件可以使所有鎖存器為"1"。這些元 件可以貫穿編程期間被鎖定。對於目標為A狀態至F狀態的存儲元件，可以適用以下方法。 在貫穿編程期間，編程數據可以保持在ADL、BDL和CDL鎖存器中。在仍進行編程時，DDL鎖 存器可以包含QPW數據。注意，QPW數據指示存儲元件是接收快編程還是慢編程。XDL鎖存 器指示存儲元件是否被鎖定。在一個實施方式中，目標為G狀態的存儲元件不接收慢編程。 由此，在一個實施方式中，DDL鎖存器不用於存儲G狀態單元的QPW狀態。因此，當編程時 DDL鎖存器可以被設定為"0"，而當編程完成時DDL鎖存器可以被設定為"1"。然而，可選 地，DDL鎖存器可以存儲G狀態單元的QPW狀態。
[0185] 在步驟1108中，將一個或多個編程脈衝施加到所選字線。可以將通過電壓（例如 Vpass)施加到未選擇的字線。
[0186] 在步驟1110中，將驗證低脈衝施加到所選字線。參考圖5A，可以施加 VvAL。在步 驟1112中，進行感測以確定被用來編程至與驗證低脈衝相關聯的狀態的存儲元件是否已 達到驗證低點。例如，對用來被編程至A狀態（如ADL、BDL和⑶L所示）的存儲元件進行 感測以確定其閾值電壓是在VvAL處還是在VvAL之上。在一個實施方式中，感測位線的電 流。
[0187] 在步驟1114中，基於步驟1112的結果設定DDL鎖存器。注意，所討論的DDL鎖存 器是與剛被驗證的狀態相關聯的DDL鎖存器。在一個實施方式中，將DDL鎖存器設定為" 1" 以指示要進行慢編程。例如，用來被編程至A狀態的具有在VvAL之上的閾值電壓的存儲元 件將其DDL鎖存器設定為" 1"。
[0188] 在步驟1116中，針對正被驗證的當前狀態，將驗證參考電壓增大至相關聯的驗證 高參考電壓。例如，將參考電壓設定為VvA(見圖5A)。在一個實施方式中，步驟1116涉及 增大所選字線上的電壓。
[0189] 在步驟1118中，進行感測以確定用來被編程至與標準驗證脈衝相關聯的狀態的 存儲元件是否已達到標準驗證點。例如，對用來被編程至A狀態的存儲元件進行感測以確 定其閾值電壓是在VvA處還是在VvA之上。在一個實施方式中，感測位線的電流。
[0190] 在步驟1920中，對於通過了驗證高的存儲元件，XDL鎖存器被設定為鎖定進一步 編程。換言之，鎖定條件被存儲在XDL鎖存器中。在一個實施方式中，XDL鎖存器被設定為 " 1"以指示對於其相關聯的存儲元件要禁止編程。注意，保持ADL、BDL和CDL鎖存器中的 編程數據。
[0191] 在步驟1124中，確定是否存在額外的狀態要驗證。如果不是所有存儲元件都通過 了驗證（考慮到一些可能被允許失敗的存儲元件），則過程1900返回至步驟1906以基於鎖 存器施加編程條件。另一方面，如果所有（在一個實施方式中一些存儲兀件可以被允許未 能驗證）存儲元件都通過了驗證（步驟1128)，則編程過程1900結束。
[0192] 圖21是對非易失性存儲元件的不規律編程檢測的過程2100的一個實施方式的流 程圖。過程2100是來自圖17的步驟1712和1714的一個實施方式。在使用過程1900(圖 19)進行編程之後可以進行過程2100。在過程2100中，可以確定編程不足或者過度編程。 此外，過程2100可以檢測針對多於一個狀態的不規律編程。在一個實施方式中，確定對所 有編程狀態的不規律編程。
[0193] 將討論測試編程不足的E狀態的示例。圖22A描繪了閾值電壓分布和編程不足的 參考電壓Vev_UP用於確定意圖為E狀態的存儲元件是否為編程不足的。圖22A用實線示 出了C狀態至G狀態（及B狀態的一部分）的標準閾值電壓分布。注意，在各狀態之間存 在一些交疊。允許某些交疊，即使緊跟在編程之後。正如討論過的那樣，誤差校正可以用於 準確讀取存儲元件，即使在某些交疊的情況下。虛線表示相對於標準分布可能的不規律編 程。在本示例中，相對於標準情況，存在明顯更多的在Vev_UP之下的E狀態存儲元件。
[0194] 在步驟2101中，選擇狀態以對不規律編程進行測試。例如，選擇E狀態。此外，步 驟2101可以選擇對編程不足（或者可替代地過度編程）進行測試。
[0195] 在步驟2102中，與所選狀態相關聯的參考電壓被施加到所選字線。例如，參考圖 22A，可以施加參考電壓Vev_UP。返回參考圖6B，討論了可以使用編程不足的參考電壓。在 圖6A中，描繪了參考電壓Vav_UP、Vbv_UP和Vcv_UP。
[0196] 在步驟2104中，確定施加參考電壓的結果。在一個實施方式中，結果可以被存儲 在與鎖存器394不同的鎖存器中。此處，SDL鎖存器被認為能夠存儲所讀取的結果。SDL鎖 存器可以位於感測電路370中，但是也可以位於其他位置。在一個實施方式中，如果存儲元 件具有在參考電壓之下的閾值電壓，則SDL鎖存器將包含"0 "，而如果存儲元件具有在參考 電壓處或者在參考電壓之上的閾值電壓，則SDL鎖存器將包含" 1"。
[0197] 在步驟2106中，基於SDL鎖存器以及ADL、BDL和⑶L鎖存器中的編程數據來更 新DDL鎖存器。參考圖22B，取決於響應於步驟2102的參考電壓所讀取的內容，SDL鎖存器 可以包含"0"或者"1"。除了 E狀態存儲元件以外的全部存儲元件的DDL鎖存器被設定為 "1"，因為這些存儲元件當前不被測試。
[0198] 在一個實施方式中，E狀態單元的DDL鎖存器被設定為"0"以指示編程不足以及 被設定為" 1"以指示正常編程。在一個實施方式中，讀取為具有在Vev_UP之下的閾值電壓 的E狀態存儲元件將其DDL鎖存器設定為"0"。另一方面，在本實施方式中，被讀取為具有 在Vev_UP處或Vev_UP之上的閾值電壓的E狀態存儲元件將其DDL鎖存器設定為" 1"。在 一個實施方式中，在步驟2106中，來自SDL鎖存器的數據被傳送至E狀態存儲元件的DDL 鎖存器。
[0199] 在步驟2108中，更新XDL鎖存器。在一個實施方式中，不規律編程狀態被存儲在 XDL鎖存器中。在一個實施方式中，在步驟2108中，來自DDL鎖存器的數據被傳送至E狀態 存儲元件的XDL鎖存器。
[0200] 在步驟2110中，確定被誤編程（或者不規律編程）的存儲元件的數量。在一個實 施方式中，對被設定為"〇"的DDL鎖存器的數量進行計算。注意，可以在步驟2110之後進 行步驟2108。還要注意的是，將數據從DDL傳送至XDL保存了該計數用於該過程的後續迭 代，這測試其他狀態的不規律編程。
[0201] 在步驟2112中，確定該計數是否大於允許的閾值。如果該計數大於允許的閾值， 則在步驟2114中進行報告。注意，並不必需對被不規律編程的每個存儲元件進行計數。在 一個實施方式中，計數繼續進行直到達到閾值（或者計數了所有單元）為止。如果達到閾 值，則可以停止計數。
[0202] 在步驟2116中，確定是否存在被測試不規律編程的別的狀態。如果存在，則返回 至步驟2101。為了便於討論，將提出測試G狀態的不規律編程的示例。在步驟2102的下一 個迭代中，如測試G狀態的編程不足的圖22C所描繪的，參考電壓可以是Vgv_UP。在進行步 驟2104至2108之後，鎖存器可以處於圖22D中所描繪的狀態。如之前所述一樣，ADL、BDL 和CDL鎖存器保持編程數據。SDL鎖存器包含使用參考電壓Vgv_UP讀取的結果。在本實施 方式中將除G狀態之外的所有存儲元件的DDL鎖存器設定為" 1"，因為這些存儲元件目前不 被測試。然而，注意，E狀態存儲元件的XDL鎖存器保持來自測試編程不足的結果。G狀態 存儲元件的DDL鎖存器指示存儲元件是否為編程不足。同樣，適用於XDL鎖存器。可以通 過注意哪些存儲元件被用來編程至G狀態（如ADL、BDL和⑶L鎖存器所指示的）但具有在 VgV_UP (如SDL鎖存器所指示的）之下的閾值電壓來確定編程不足。
[0203] 與E狀態類似，在步驟2112中可以對編程不足的G狀態存儲元件進行計數。在一 個實施方式中，分析DDL鎖存器的狀態。注意，可以分析所有DDL鎖存器，這可以簡化分析。 亦即，並不必需僅分析G狀態存儲元件的DDL鎖存器。還要注意的是，用於測試G狀態的閾 值可以與對於E狀態的閾值不同。通常來說，每個狀態可以具有其自己的閾值，或者兩個或 更多個狀態可以共享同一閾值。
[0204] 過程可以繼續以這種方式分析更多狀態。在所有期望狀態被分析之後，過程繼續 到步驟2118以計算不規律編程存儲元件的總數。如果計數大於閾值，則在步驟2122中進 行報告。注意，該閾值可以不同於在步驟2112中所使用的那些閾值。在一個實施方式中， 該測試是針對編程不足的存儲元件。一個實施方式中，該測試是針對過度編程的存儲元件。 參考圖22E，該計數可以基於XDL鎖存器。在本示例中，E狀態和G狀態的XDL鎖存器指示 這些存儲元件是否為編程不足的。注意，其他狀態也已在過程2100中測試。因此，可以對 狀態的幾乎任何組合進行計數。典型地，不對Er狀態測試編程不足。在一些實施方式中， 不對G狀態測試過度編程。
[0205] 在一個實施方式中，過程2100用於測試過度編程。在這種情況下，在步驟2102中 可以使用不同組的參考電壓。參考圖6B，可以使用過度編程參考電壓諸如Vera Se_0P、VaV_ 0P、Vbv_0P等。注意,這些過度編程參考電壓僅為一個示例組；可以使用其他過度編程參考 電壓。
[0206] 還要注意的是，過程2100可以用於每個存儲元件存儲比三位更多或更少的存儲 元件。由此可能存在比ADL、BDL和CDL鎖存器更多或更少的用於存儲編程數據的鎖存器。 還要注意的是，並不必需進行快速通過寫（QPW)。因此，在編程期間DDL鎖存器不必需存儲 QPW數據。
[0207] 正如前面所提及的那樣，在至少某些條件下XDL鎖存器可以是用戶可訪問的。在 一個實施方式中，在編程沒有使用XDL鎖存器用於存儲鎖定狀態時，在編程期間為了用戶 目的（諸如後臺緩存）釋放XDL鎖存器。用戶還能夠通過將編程數據發送至存儲器陣列來 有效地訪問XDL鎖存器，不管XDL鎖存器是否將用於存儲鎖定狀態。
[0208] 在一個實施方式中，過程1700用於確定字線是否為斷的。圖23是用於檢測斷字 線的過程2300的一個實施方式的流程圖。可以在EH)階段（例如見圖18)期間進行過程 2300。過程2300的步驟2302至2308是過程1700的步驟1712和1714的一個實施方式。 在進行過程2300之前，存儲元件可能通過使用步驟1702至1710被編程。回顧在一個實施 方式中編程數據被保持在鎖存器ADL、BDL和CDL中。而且，在一個實施方式中，XDL鎖存器 用於存儲鎖定信息。
[0209] 在步驟2302中，與任何狀態相關聯的參考電壓被施加到所選字線的一端。在一個 實施方式中，參考電壓是與所選狀態相關聯的編程不足的電壓。假設這是G狀態，可以施加 電壓Vgv_UP。Vgv_UP可能與正常G驗證參考電平（例如圖5A中的VvG) -樣高。然而， Vgv_UP可能低於該參考電平。注意，可以測試不同的狀態。
[0210] 在一個實施方式中，該參考電壓的持續時間比正常驗證脈衝的持續時間長。注意， 由於在編程操作期間存在多個驗證脈衝，所以理想的是保持多個驗證脈衝相對短。然而，過 程2300僅需要施加單個參考電壓。因此，在不顯著影響整體編程速度的情況下，持續時間 可能更長。
[0211] 在步驟2304中，確定施加參考電壓的結果。在一個實施方式中，將這些結果存儲 在感測放大器中的數據鎖存器中。例如，可以將結果存儲在SDL中。
[0212] 在步驟2306中，設定DDL鎖存器以指示來自所選狀態的哪些存儲元件是編程不足 的。例如，如果閾值電壓在Vgv_UP之下（如由SDL鎖存器所示），則G狀態存儲元件（如由 ADL、BDL和⑶L確定的那樣）將其DDL鎖存器設定為"0"。另一方面，如果閾值電壓在Vgv_ UP處或者在Vgv_UP之上（如由SDL鎖存器所示），則G狀態存儲元件（如由ADL、BDLXDL 確定的那樣）將其DDL鎖存器設定為"1"。所有其他狀態的存儲元件可以將其DDL鎖存器 設定為" 1"，因為此時不測試它們。
[0213] 在步驟2308中，確定編程不足的存儲元件的數量是否大於閾值數量。如果編程不 足的存儲元件的數量大於閾值數量，則在步驟2310中確定字線為斷的。否則，過程結束。
[0214] 一個實施方式包含一種用於操作非易失性存儲器的方法，包括以下步驟。與字線 相關聯的一組非易失性存儲元件被編程至多個數據狀態。在編程完成之後保持下述信息， 該信息指示非易失性存儲元件中的哪些被用來編程至數據狀態中的第一數據狀態。在編程 之後第一參考電壓被施加到字線的第一端。第一參考電壓與第一數據狀態相關聯。確定施 加參考電壓的結果。基於這些結果和所保持的信息來確定字線是否具有異常高的電阻部 分。
[0215] 一個實施方式包括一種用於操作非易失性存儲器的方法，該方法包括以下步驟。 對與字線相關聯的一組非易失性存儲元件進行編程。該非易失性存儲元件被編程至多個數 據狀態。編程包括將第一參考電壓施加到字線的第一端以驗證狀態中的第一狀態。第一參 考電壓具有第一持續時間。在編程完成之後，保持下述信息，該信息指示非易失性存儲元件 中的哪些被用來編程至第一數據狀態。在編程之後將第二參考電壓施加到字線的第一端。 第二參考電壓與第一數據狀態相關聯，其中第二參考電壓具有比第一持續時間更長的第二 持續時間。確定施加第二參考電壓的結果。基於該結果和所保持的信息來確定字線是否為 有缺陷的。在一個實施方式中，缺陷為斷字線。
[0216] 一個實施方式包括非易失性存儲設備，該非易失性存儲設備包括多個非易失性存 儲元件、多條字線以及與多條字線通信的一個或多個管理電路。第一字線與多個非易失性 存儲元件中的一組非易失性存儲元件相關聯。多條字線中的每一條字線具有第一端。一個 或多個管理電路將與字線相關聯的一組非易失性存儲元件編程至多個數據狀態。一個或多 個管理電路在編程完成之後保持下述信息，該信息指示非易失性存儲元件中的哪些被用來 編程至多個數據狀態中的第一數據狀態。一個或多個管理電路在編程之後將第一參考電壓 施加到字線的第一端。第一參考電壓與第一數據狀態相關聯。一個或多個管理電路確定施 加參考電壓的結果。一個或多個管理電路基於該結果和所保持的信息來確定字線是否具有 異常高的電阻部分。
[0217] 一個實施方式包括非易失性存儲設備，該非易失性存儲設備包括布置作為NAND 串的多個非易失性存儲元件、多條字線以及與多條字線通信的一個或多個管理電路。第一 字線與多個非易失性存儲元件中的一組非易失性存儲元件相關聯。多條字線中的每一條字 線具有第一端。一個或多個管理電路對與第一字線相關聯的一組非易失性存儲元件進行編 程。該非易失性存儲元件被編程至多個數據狀態。編程包括將第一參考電壓施加到字線的 第一端以驗證狀態中的第一狀態。第一參考電壓具有第一持續時間。一個或多個管理電路 在編程完成之後保持下述信息，該信息指示非易失性存儲元件中的哪些被用來編程至第一 數據狀態。一個或多個管理電路在編程之後將第二參考電壓施加到字線的第一端。第二參 考電壓與第一數據狀態相關聯，其中第二參考電壓具有比第一持續時間更長的第二持續時 間。一個或多個管理電路確定施加第二參考電壓的結果，一個或多個管理電路基於該結果 和所保持的信息來確定字線是否有缺陷。
[0218] 一個實施方式包括一種用於操作非易失性存儲器的方法，該方法包括以下步驟。 針對與字線相關聯的多個非易失性存儲元件接收編程數據。可以在存儲器陣列中的多個第 一鎖存器處接收數據。將編程數據從第一鎖存器傳送至每一個非易失性存儲元件的相應的 數據鎖存器組。非易失性存儲元件被編程至多個數據狀態。在編程期間鎖定數據被存儲在 多個第一鎖存器中。在編程完成之後將編程數據保持在數據鎖存器組中。基於被保持在數 據鎖存器組中的編程數據來確定非易失性存儲元件的不規律編程。
[0219] 一個實施方式包括一種非易失性存儲設備，該非易失性存儲設備包括多個非易失 性存儲元件，多條字線，多組鎖存器以及與多個非易失性存儲元件、多條字線以及多組鎖存 器通信的一個或多個管理電路。第一字線與多組非易失性存儲元件中的一組非易失性存儲 元件相關聯。每組鎖存器與該組中的非易失性存儲元件之一相關聯。與每個非易失性存儲 元件相關聯的該組鎖存器包括用於接收編程數據的第一鎖存器。該組鎖存器還包括用於存 儲要被編程到非易失性存儲元件中的數據的數據鎖存器。一個或多個管理電路將該組非易 失性存儲元件的編程數據傳送至第一鎖存器。一個或多個管理電路將編程數據從第一鎖存 器傳送至該組中的每一個非易失性存儲元件的相應的數據鎖存器。一個或多個管理電路 將該組中的非易失性存儲元件編程至多個數據狀態。在對該組非易失性存儲元件進行編程 時，一個或多個管理電路將鎖定數據存儲在第一鎖存器中。一個或多個管理電路在編程完 成之後將編程數據保持在數據鎖存器中。一個或多個管理電路基於被保持在數據鎖存器中 的編程數據來確定該組中的非易失性存儲元件是否被不規律地編程。
[0220] 一個實施方式包括一種用於操作非易失性存儲器的方法，該方法包括以下步驟。 經由總線在存儲器控制器與存儲器陣列之間串行傳送編程數據。該編程數據針對與字線相 關聯的多個非易失性存儲元件。將編程數據臨時存儲在與多個非易失性存儲元件中的相應 的非易失性存儲元件相關聯的第一數據鎖存器中。將編程數據從第一鎖存器移動至每一個 非易失性存儲元件的相應的數據鎖存器組。基於編程數據將非易失性存儲元件編程至多個 數據狀態。在編程期間將鎖定條件存儲在第一鎖存器中。編程基於該鎖定條件。在編程完 成之後將編程數據保持在數據鎖存器組中。基於被保持在數據鎖存器組中的編程數據來確 定被用來編程至數據狀態中的第一數據狀態的至少一組非易失性存儲元件是過度編程的 還是編程不足的。
[0221] 一個實施方式包括一種非易失性存儲設備，該非易失性存儲設備包括存儲器陣列 中的多個非易失性存儲元件，多條字線，存儲器陣列中的多個感測塊以及與多個非易失性 存儲元件、多條字線及多個感測塊通信的一個或多個管理電路。第一字線與多個非易失性 存儲元件中的一組非易失性存儲元件相關聯。感測塊具有I/O接口，該I/O接口用於接收 要被編程到存儲器陣列中的數據並且用於提供從存儲器陣列中讀取的數據。每一個感測塊 具有至少一組鎖存器。每組鎖存器與該組中的非易失性存儲元件之一相關聯。與每個非易 失性存儲元件相關聯的該組鎖存器包括：用於從I/O接口接收編程數據的第一鎖存器，以 及用於存儲要被編程至非易失性存儲元件中的數據的一組數據鎖存器。一個或多個管理電 路將編程數據串行地傳送至I/O接口中。該一個或多個管理電路將編程數據臨時存儲在與 該組非易失性存儲元件中的相應的非易失性存儲元件相關聯的第一數據鎖存器中。該一個 或多個管理電路將編程數據從第一鎖存器移動至該組中的每一個非易失性存儲元件的相 應的數據鎖存器組。該一個或多個管理電路基於編程數據將非易失性存儲元件編程至多個 數據狀態。在編程期間，一個或多個管理電路將鎖定條件存儲在第一鎖存器中。編程基於 該鎖定條件。該一個或多個管理電路在編程完成之後將編程數據保持在數據鎖存器組中。 該一個或多個管理電路基於被保持在數據鎖存器組中的編程數據來確定被用來編程至數 據狀態中的第一數據狀態的至少一組非易失性存儲元件是過度編程的還是編程不足的。
[0222] 前述詳細的描述用於說明與描述的目的。並不旨在窮舉或將實施方式限制到所公 開的精確形式。根據上述教導，許多修改和變化都是可能的。選擇所描述的實施方式是為 了最好地說明原理和實際應用，從而使本領域其他技術人員能夠最好地利用各種實施方式 以及適於所預期的特定用途的各種修改。所附權利要求限定本發明的範圍。
【權利要求】
1. 一種用於操作非易失性存儲器的方法，包括： 編程與字線相關聯的一組非易失性存儲元件，所述非易失性存儲元件被編程至多個數 據狀態（1002); 在所述編程完成之後保持信息，所述信息指示所述非易失性存儲元件中的哪些非易失 性存儲元件被用來編程至所述多個數據狀態中的第一數據狀態（1004); 在所述編程之後將第一參考電壓施加到所述字線的第一端，所述第一參考電壓與所述 第一數據狀態相關聯（1006); 確定施加所述參考電壓的結果（1008);以及 基於所述結果和保持的所述信息來確定所述字線是否具有異常高的電阻部分（1010)。
2. 根據權利要求1所述的方法，其中，所述編程包括： 將第二參考電壓施加到所述字線的所述第一端以驗證非易失性存儲元件是否被編程 至所述第一數據狀態，所述第一參考電壓具有第一持續時間，所述第二參考電壓具有比所 述第一持續時間短的第二持續時間。
3. 根據權利要求2所述的方法，其中，對於所述第二參考電壓而言所述第二持續時間 不足以使被用來編程至所述第一數據狀態並且經過了所述字線的異常高的電阻部分的非 易失性存儲元件傳導電流。
4. 根據權利要求3所述的方法，其中，對於所述第一參考電壓而言所述第一持續時間 足以使被用來編程至所述第一數據狀態並且經過了所述字線的異常高的電阻部分的非易 失性存儲元件傳導電流。
5. 根據權利要求1至4中任一項所述的方法，其中，確定所述字線是否具有異常高的電 阻部分包括： 確定被用來編程至所述第一數據狀態並且響應於所述第一參考電壓而傳導電流的非 易失性存儲元件是否大於非易失性存儲元件的閾值數量。
6. 根據權利要求1至5中任一項所述的方法，其中，用於所述非易失性存儲元件中的第 一非易失性存儲元件的信息被保持在數據鎖存器中，所述數據鎖存器在所述第一非易失性 存儲元件的編程期間使用。
7. 根據權利要求6所述的方法，還包括釋放至少一個其他的數據鎖存器，所述至少一 個其他的數據鎖存器存儲關於要被編程到所述第一非易失性存儲元件中的狀態的信息，該 數據鎖存器在編程完成之前被釋放。
8. 根據權利要求1至7中任一項所述的方法，其中，所述編程包括： 將與編程所述組中的所有的非易失性存儲元件不同的模式編程至所述多個數據狀態 中的最高數據狀態，所述編程在設備合格期間進行。
9. 一種非易失性存儲設備，包括： 多個非易失性存儲元件； 多條字線（WLO, WL1，WL2···)，第一字線與所述多個非易失性存儲元件中的一組非易失 性存儲元件相關聯，所述多條字線中的每一條字線具有第一端； 一個或多個管理電路（244, 220, 230, 240, 242)，其與所述多條字線通信，所述一個或多 個管理電路將與所述第一字線相關聯的非易失性存儲元件組編程至多個數據狀態（例如 Εγ,Α,Β···)，所述一個或多個管理電路在所述編程完成之後保持信息，所述信息指示所述非 易失性存儲元件中的哪些非易失性存儲元件被用來編程至所述多個數據狀態中的第一數 據狀態，所述一個或多個管理電路在所述編程之後將第一參考電壓施加到所述字線的第一 端，所述第一參考電壓與所述第一數據狀態相關聯，所述一個或多個管理電路確定施加所 述參考電壓的結果，所述一個或多個管理電路基於所述結果和保持的所述信息來確定所述 字線是否具有異常高的電阻部分。
10. 根據權利要求9所述的非易失性存儲設備，其中，作為所述編程的一部分，所述一 個或多個管理電路將第二參考電壓施加到所述字線的所述第一端以驗證非易失性存儲元 件是否被編程至所述第一數據狀態，所述第一參考電壓具有第一持續時間，所述第二參考 電壓具有比所述第一持續時間短的第二持續時間。
11. 根據權利要求10所述的非易失性存儲設備，其中，對於所述第二參考電壓而言所 述第二持續時間不足以使被用來編程至所述第一數據狀態並且經過了所述字線的異常高 的電阻部分的非易失性存儲元件傳導電流。
12. 根據權利要求11所述的非易失性存儲設備，其中，對於所述第一參考電壓而言所 述第一持續時間足以使被用來編程至所述第一數據狀態並且經過了所述字線的異常高的 電阻部分的非易失性存儲元件傳導電流。
13. 根據權利要求9至12中任一項所述的非易失性存儲設備，其中，作為確定所述字線 是否具有異常高的電阻部分的一部分，所述一個或多個管理電路確定被用來編程至所述第 一數據狀態並且響應於所述第一參考電壓而傳導電流的非易失性存儲元件是否大於非易 失性存儲元件的閾值數量。
14. 根據權利要求9至13中任一項所述的非易失性存儲設備，還包括： 多組（394, 395, 396, 397)鎖存器（ADL，BDL，⑶L，DDL)，每組鎖存器與所述組中的非 易失性存儲元件之一相關聯，與每個非易失性存儲元件相關聯的鎖存器組包括數據鎖存器 (ADL，BDL，CDL)以及附加鎖存器（DDL)，所述數據鎖存器用於存儲要被編程到所述非易失 性存儲元件中的數據狀態，所述附加鎖存器用於除存儲數據狀態信息以外的編程目的，所 述一個或多個管理電路將信息保持在與所述非易失性存儲元件中的每一個非易失性存儲 元件相關聯的附加鎖存器中，以便在編程之後保持所述信息。
15. 根據權利要求14所述的非易失性存儲設備，其中，所述一個或多個管理電路在編 程完成之前釋放所述數據鎖存器中的至少一個數據鎖存器。
【文檔編號】G11C29/02GK104094356SQ201280054724
【公開日】2014年10月8日 申請日期:2012年11月8日 優先權日:2011年11月9日
【發明者】堺學, 三輪達 申請人:桑迪士克技術有限公司