半導體器件和保護電路的製作方法

2023-05-03 07:02:56

專利名稱：半導體器件和保護電路的製作方法
技術領域：
本發明涉及一種具有靜電釋放損壞保護電路的半導體器件，以及 該保護電路。
現有技術
通常，半導體器件中的MOS型半導體元件具有如下缺點，即，其 中容易出現靜電釋放損壞(ESD) 。 ESD是如下現象，即，當帶電的 人體，機械，封裝等的電荷通過半導體器件放電時，這些電荷破壞了 半導體器件的內部電路。為了增加關於ESD的電阻，通常在半導體器 件中在其輸入端或輸出端處(以下，被稱為"輸入/輸出端子")配置靜 電釋放損壞保護電路(靜電釋放損壞保護元件)。在上述半導體器件 中，為了實現成本降低，希望實現尺寸最小的靜電釋放損壞保護電路。
常規實例1
接著，將要參考附圖描述已知的半導體器件。圖5示意性地示出 了根據常規實例1的半導體器件的靜電釋放損壞保護電路的等效電路 圖。圖6 (a)示出了示意性地示出了根據常規實例1的半導體器件的 靜電釋放損壞保護電路的局部平面圖，以及圖6 (b)示出了 A和A' 之間的剖視圖。此外，常規實例1是與日本專利特開No.2001-223277 相關的例子。
參考圖5，連接到內部元件的輸入/輸出端子102的保護電路由PNP 型雙極性電晶體IIO構成。在該PNP型雙極性電晶體110中，其發射 器連接到輸入/輸出端子102，其基極連接到高電位電源端子103，以及 其集電極連接到低電位電源端子104。寄生二極體107設置在PNP型 雙極性電晶體110的基極和發射極之間，以及寄生電阻108設置在基
極以及高電位電源端子103之間。
參考圖6，在形成PNP型雙極性電晶體(圖5中的110)區域中， 在p型半導體襯底201中形成了 N阱235。在形成N阱235的區域中， 具有多個帶狀開口的隔離氧化膜205形成在該N阱235上。在N阱235 的表面上，以如下順序形成了其中引入高濃度雜質的高濃度N型基極 212，高濃度P型發射極211，高濃度P型集電極213，高濃度P型發 射極211，以及高濃度N型基極212。高濃度N型基極212，高濃度P 型發射極211，以及高濃度P型集電極213分別被隔離氧化膜205隔離。 高濃度P型發射極211連接到輸入/輸出端子202。高濃度P型集電極 213連接到低電位電源線204。高濃度N型基極212連接到高電位電源 線203。
在常規實例1的保護電路的情況下，相對於低電位電源端子104， 當正ESD浪湧被施加到輸入/輸出端子102時，通過PNP型雙極性晶 體管110的快速恢復操作，電流從連接到輸入/輸出端子102的發射極 (高濃度P型發射極211)流到與低電位電源端子104相連接的集電極 (高濃度P型集電極213)，由此，通過該電流保護了內部元件106。 同時，相對於高電位電源端子103，當負ESD浪湧被施加到輸入/輸出 端子102時，通過PNP型雙極性電晶體IIO的寄生二極體107的擊穿 操作，電流從連接到輸入/輸出端子102的發射極(高濃度P型發射極 211)流到與高電位電源端子103相連接的基極(高濃度N型基極212)， 由此，通過該電流保護了內部元件106。
常規實例2
圖7示出了根據常規實例2的半導體器件的等效電路圖。圖8示 意性地示出了根據常規實例2的半導體器件的靜電釋放損壞保護電路 的局部平面圖，以及圖9示出了圖8中B和B'之間的剖視圖。此外， 常規實例2示出了如下的例子，其中對於日本專利特開No.10-150109 中描述的保護電路，從NPN型雙極性電晶體變化為PNP型雙極性晶體
管，從而與常規實例1相比更加容易。
參考圖7，連接到內部電路307的輸入/輸出端子301的保護電路 (保護元件308)由PNP雙極性電晶體構成。保護元件308的發射極 連接到輸入/輸出端子301，以及其基極以及集電極連接到高電位電源 端子304。此外，儘管在圖中未示出，在基極以及高電位電源端子304 之間設置有寄生電阻。
參考圖8以及9，在其中形成有保護元件(圖7中的308)的區域 中，在P襯底311中形成了N阱311a。在其中形成有N阱311a的區 域中，在N阱311a上形成了場氧化膜312，該場氧化膜具有以矩陣設 置的多個正方形開口 。在場氧化膜312的開口中的N阱311a的表面上， 形成了其中引入高濃度雜質的P+擴散層302。在該P+擴散層302中， 發射極302a連接到輸入/輸出端子301。在該P+擴散層302中，集電極 302b連接到高電位電源端子304。發射極302a被設置在每個集電極 302b的四個方向上，以及集電極302b被設置在每個發射極302a的四 個方向上。發射極302a以及集電極302b分別被場氧化膜312隔離。此 外，作為基極的N阱311a通過N+擴散層(在圖中未示出)連接到高 電位電源端子304。
在常規實例2的保護電路的情況下，相對於高電位電源端子304， 當負ESD浪湧被施加到輸入/輸出端子301時，通過保護元件308的穿 通現象或擊穿現象，該浪湧從連接到輸入/輸出端子301的發射極302a 流到連接到高電位電源端子304的基極(N阱311a)或集電極302b， 以及，通過該電流，保護了內部電路307。同時，相對於高電位電源端 子304，當正ESD浪湧被施加到輸入/輸出端子301時，通過保護元件 308的P+擴散層以及N阱之間的寄生二極體的正向操作，該浪湧從發 射極302a流到連接到高電位電源端子304的基極(N阱311a)，以及， 通過該電流，保護了內部電路307。此處，將要描述常規實例1以及常規實例2之間的差別。第一個
區別是保護電路的布線結構。即，在常規實例1中，PNP型雙極性晶 體管(圖5中的110)的高濃度P型集電極(圖6中的213)連接到低 電位電源接線(圖6中的204)，在常規實例2中，保護元件(圖7中 的308; PNP型雙極性電晶體)的集電極(圖9中的302b)與作為基 極的N阱311a —樣連接到高電位電源端子304。
第二個區別是PNP型雙極性電晶體的平面結構。即，在常規實例 1中，PNP型雙極性電晶體(圖5中的110)的多個高濃度P型發射極 (圖6中的211)和高濃度P型集電極(圖6中的213)被交替地設置 為一個方向的帶狀，在常規實例2中，保護元件(圖7中的308; PNP 型雙極性電晶體)的發射極(圖9中的302a)以及集電極(圖9中的 302b)是正方形形狀的，該發射極(圖9中的302a)被設置在每個集 電極(圖9中的302b)的四個方向上，以及集電極(圖9中的302b) 被設置在每個發射極(圖9中的302a)的四個方向上。
第三個區別是其活動以及效果。在常規實例1中，其特徵在於， 由於通過PNP型雙極性電晶體(圖5中的110)的寄生二極體(圖5 中的107)的擊穿操作，也相對於高電位電源端子(圖5中的103)的 ESD浪湧而保護了內部元件(圖5中的106)，通過利用單一的PNP 型雙極性電晶體(圖5中的110),可以防止如下兩種模式的ESD擊 穿，即，相對於高電位電源端子(圖5中的103)側的ESD浪湧以及 相對於低電位電源端子(圖5中的104)側的ESD浪湧。同時，在常 規實例2中，其特徵在於，存在從發射極(圖9中的302a)流到集電 極(圖9中的302b)的四個電流通過方向，由此，利用相同的面積(可 以利用一半尺寸的保護元件保護DES擊穿(圖7中的308)),保護 元件具有約兩倍的DES浪湧驅動能力。

發明內容
在常規實例l的情況下，對於高電位電源端子(圖5中的103)，
當負DES被施加到輸入/輸出端子時，高濃度P型集電極(圖6中的 213)沒有作為DES浪湧流動的通道，而由於二極體的擊穿電流，利用 高電位電源以及輸入/輸出端子之間的寄生二極體(圖5中的107)的 放電也不能具有較大的電流值，以及由於串聯地插入了寄生基極(阱) 電阻，因此進一步限制了該可流過的電流值，由此，導致該模式的ESD 電阻可能會較小。因此，為了解決相對於高電位電源端子(圖5的103) 的基極，需要較大幅度地增大PNP型雙極性電晶體(圖5中的110) 的保護電路的布局尺寸，然而，由於增大的LSI晶片尺寸而導致了成 本增加的問題。
在常規實例2的情況下，以低電位電源(在圖中未示出；大地) 為基準，當ESD浪湧被輸入到輸入/輸出端子(圖7中的301)時，由 於沒有用於對輸入/輸出端子(圖7中的301)以及低電位電源(大地) 之間的ESD浪湧直接進行吸收的保護電路，因此存在相對於低電位電 源(大地)基準的弱ESD電阻的問題。因此，為了解決相對於低電位 電源(大地)基準的DES，在輸入/輸出端子(圖7中的301)以及低 電位電源(大地)之間需要大尺寸的DES保護元件。DES保護元件被 添加到每個輸入/輸出端子(圖7中的301)，然而，LSI晶片尺寸變得 非常大，導致了成本增加。
此外，在常規實例2的情況下，在P+擴散層302的個體(unit) 的外圍，存在其中沒有形成擴散層的鋸齒形死區。在這種情況下，為 了提高DES電阻，如果PNP型雙極性電晶體的保護電路的布局尺寸增 大得很多，則死區將會增加以及該裝置的晶片尺寸將會增大，由此導 致成本增加的問題。
此外，在比較實例2的情況下，儘管在圖中未示出，作為布線布 局的裝置，可以考慮如下情況，即，通過分別在連接到P+擴散層302 的輸入線路305以及輸出線路306上形成接觸通路以及在PNP型雙極 性電晶體上形成連接到輸入線路305以及輸出端306的頂層線路，從
而進行布局的情況。然而，在這種情況下，由於不能在與如下所述的
層相同的層上形成基極的線路，所述層是連接到輸入線路305以及輸 出線路306的上層線路的層，因此將會選擇在形成PNP型雙極性晶體 管的範圍之外布置基極線路，或者在連接到輸入線路305以及輸出線 路306的頂層線路之上的層上布置該線路。在形成PNP型雙極性晶體 管的區域之外布置基極線路的情況下，作為DES浪湧通道的基極線路 需要具有較厚的線路寬度，由此，由於線路的間隔而導致了晶片尺寸 較大的問題。此外，與在形成PNP型雙極性電晶體的區域外部布置基 極線路的情形相比，在連接到輸入線路305以及輸出線路306的頂層 線路之上的層上布置線路的情況下，已經增加了總共兩個步驟，即在 頂層之上的層上形成線路的步驟以及形成接觸通路的步驟，以及生產 步驟變長了，由此存在成本增加以及生產天數增增加的問題。
本發明將要解決的主要問題是通過利用最小的DES保護元件防止 DES擊穿。
在本發明的第一方面中，半導體器件包括阱，其形成在其中配
置了輸入/輸出端子的保護電路的區域中，多個發射極擴散層，其形成
在該阱上以及其導電性與所述阱的導電性相反；多個第一集電極擴散 層，其形成在所述阱上以及其導電性與所述阱的導電性相反；多個第 二集電極擴散層，其形成在所述阱上以及其導電性與所述阱的導電性 相反；基極擴散層，其形成在所述阱上以及其導電性與所述阱的導電 性相同；絕緣層，其分別將發射極擴散層，第一集電極擴散層，第二 集電極擴散層，以及基極擴散層相分離。所述發射極擴散層，第一集 電極擴散層，以及基極擴散層構成了第一雙極性電晶體；所述發射極 擴散層，第二集電極擴散層，以及基極擴散層構成了第二雙極性晶體 管；第一集電極擴散層，第二集電極擴散層，以及基極擴散層構成了 第三雙極性電晶體，所述發射極擴散層電連接到所述輸入/輸出端子， 第一集電極擴散層電連接到低電位電源端子；以及第二集電極擴散層 和基極擴散層電連接到高電位電源端子。
在本發明的第二方面中，保護電路包括三種類型的PNP雙極性晶 體管。在所述三種類型的PNP雙極性電晶體當中，在第一種PNP型雙 極性電晶體中，其發射極連接到輸入/輸出端子，其基極連接到高電位 電源端子，以及其集電極連接到低電位電源端子；在第二種PNP型雙 極性電晶體中，其發射極連接到輸入/輸出端子，其基極和集電極連接 到高電位電源端子；以及，在第三種PNP型雙極性電晶體中，其發射 極連接到低電位電源端子，以及其基極和集電極連接到高電位電源端 子。
根據本發明，在不增大保護電路的布局尺寸的情況下，可以實現 ESD電阻較高的ESD保護裝置。此外，由於可以僅僅利用電路實現關 於所有ESD模式的足夠的保護功能，因此不需要附加的保護電路，因 此，可以實現低成本(晶片尺寸縮小)以及高可靠性。


圖1示意性地示出了根據本發明實施例1的半導體器件的保護電 路的等效電路圖2示出了根據本發明實施例1的半導體器件的保護電路的結構 的平面圖3示出了圖2中A和'之間的剖視圖，其示出了根據本發明實施 例1的半導體器件的保護電路的結構；
圖4示出了圖2中B和B'之間的剖視圖，其示出了根據本發明實 施例1的半導體器件的保護電路的結構；
圖5示意性地示出了根據常規實例1的半導體器件的靜電釋放損 壞保護電路的等效電路圖6 (a)示意性地示出了根據常規實例1的半導體器件的靜電釋 放損壞保護電路的局部平面圖6 (b)示出了 A和A'之間的剖視圖，其示意性地示出了根據常 規實例1的半導體器件的靜電釋放損壞保護電路；
圖7示意性地示出了根據常規實例2的半導體器件的靜電釋放損 壞保護電路的等效電路圖8示意性地示出了根據常規實例2的半導體器件的靜電釋放損 壞保護電路的局部平面圖；以及
圖9示出了圖8中B和B'之間的剖視圖，其示出了根據本發明的 常規實例2的半導體器件的靜電釋放損壞保護電路。
具體實施方式
實施例1
接著，將要參考附圖描述根據實施例1的半導體器件。圖1示意 性地示出了根據本發明實施例1的半導體器件的保護電路的等效電路 圖。圖2示出了根據本發明實施例1的半導體器件的保護電路的結構 的平面圖。圖3示出了圖2中A和A'之間的橫截面視圖，其示出了根 據本發明實施例1的半導體器件的保護電路的結構；以及圖4示出了 圖2中B和B'之間的橫截面視圖，其示出了根據本發明實施例1的半 導體器件的保護電路的結構。
參考圖1，輸入/輸出端子I/O的保護電路由三種類型的PNP雙極 性電晶體構成，即，第一PNP型雙極性電晶體IOA，第二PNP型雙極 性電晶體10B，以及第三PNP型雙極性電晶體IOC。以nA比nB的比 例配置第一 PNP型雙極性電晶體10A以及第二 PNP型雙極性電晶體 10B (在圖2中，4比1的比例)。在第一 PNP型雙極性電晶體10A 中，其發射極(E)連接到輸入/輸出端子I/O,其基極(B)連接到高 電位電源端子VDD，以及其集電極(C)連接到低電位電源端子VSS。 在第二PNP型雙極性電晶體10B中，其發射極(E)連接到輸入/輸出 端子1/0，其基極(B)以及集電極(C)連接到高電位電源端子VDD。 在第三PNP型雙極性電晶體10C中，其發射極(E)連接到低電位電 源端子VSS，其基極(B)以及集電極(C)連接到高電位電源端子VDD。 在PNP雙極性電晶體10A以及10B的基極(B)以及高電位電源端子 VDD之間的線路上出現了寄生電阻11。內部電路12分別連接到輸入/
輸出端子I/0，高電位電源端子VDD以及低電位電源端子VSS。
參考圖2至4，在其中形成了 PNP雙極性電晶體10A, 10B以及 IOC的區域中，在P型半導體襯底中形成了N阱22。在其中形成了N 阱22的區域上形成了隔離絕緣膜23。隔離絕緣膜23包括多個點狀(圖 2中的正方形形狀)的第一開口 (其中分別形成P+擴散層24C1， 24C2 以及24E的部分)，該開口在N阱22上形成矩陣，以及包括多個第二 帶狀(邊框形狀)的開口 (其中形成N+擴散層24B的部分)，其被設 置為圍繞第一開口。在隔離絕緣膜23的第一開口中的N阱22的表面 上，形成了P+擴散層24C1， 24C2以及24E，在該P+擴散層中引入了 高濃度P型雜質。
以行方向以及列方向交替地布置P+擴散層24E以及P+擴散層 24Cl。至於P+擴散層24C2，其被布置為在每行中存在一個，在圖2 中的奇數行中存在於左側端，而在圖2中的偶數行中存在於右側端， 且由此接近P+擴散層24E。 P+擴散層24E被布置在P+擴散層24C1的 除了外圍之外的四個方向上，以及P+擴散層24C1被布置在P+擴散層 24E的除了外圍之外的四個方向上。P+擴散層24E成為發射極，以及 P+擴散層24C1以及24C2成為集電極。在隔離絕緣膜23的第二開口中 的N阱22的表面上，形成了N+擴散層24B，在該N+擴散層中引入了 高濃度的N型雜質。N+擴散層24B成為基極。
P+擴散層24E， P+擴散層24C1和24c2以及N+擴散層24B分別 被隔離絕緣膜23所隔離。P+擴散層24E通過接觸插塞26與連接到輸 入/輸出端子I/0的線路27b電連接。在P+擴散層24C1以及24C2中， 存在P+擴散層24C1以及P+擴散層24C2，該P+擴散層24C1通過接觸 插塞26電連接到線路27c，以及P+擴散層24C2通過接觸插塞26電連 接到線路27a。通過接觸插塞26，線路27c，接觸通路29，以及線路 30b， P+擴散層24C1電連接到低電位電源端子VSS。通過接觸插塞26， 線路27a，接觸通路29，以及線路30a， P+擴散層24C2電連接到高電
位電源端子VDD。在圖2中，P+擴散層24C1以及P+擴散層24C2的 數目之間的比例為3比1。通過接觸插塞26，線路27a，接觸通路29， 以及線路30a， N+擴散層24B電連接到高電位電源端子VDD。
在包括P+擴散層24E， P+擴散層24C1和24C2以及N+擴散層24B 的隔離絕緣膜23上，形成了層間絕緣膜25。在層間絕緣膜25中，分 別形成了與P+擴散層24E，P+擴散層24C1和24C2以及N+擴散層24B 連通的預留孔。在層間絕緣膜25的預留孔中，埋置了由鎢等製成的接 觸插塞26。在包括接觸插塞26的層間絕緣膜25上的預定位置處形成 了線路27a， 27b以及27c。線路27a通過接觸插塞26電連接到P+擴散 層24C2以及N+擴散層24B，以及通過接觸通路29電連接到線路30a， 該線路30a連接到高電位電源端子VDD。線路27b通過接觸插塞26 電連接到P+擴散層24E，以及連接到輸入/輸出端子I/O。線路27c通 過接觸插塞26電連接到P+擴散層24Cl，以及電連接到線路30b，該 線路30b通過接觸通路29連接到低電位電源端子VSS。
在包括線路27a， 27b以及27c的層間絕緣膜25上，形成了層間 絕緣膜28。在層間絕緣膜28中，分別形成了與線路27a， 27b以及27c 連通的預留孔。在層間絕緣膜28的預留孔中，埋置了由鎢等製成的接 觸通路29。在包括接觸通路29的層間絕緣膜28上的預定位置處形成 了線路30a以及30b。線路30a通過接觸通路29電連接到線路27a，以 及連接到高電位電源端子VDD。線路30b通過接觸通路29電連接到線 路27c，以及連接到低電位電源端子VSS。
此處，P+擴散層24C1 (集電極)，N+擴散層24B (基極)，以及 P+擴散層24E (發射極)構成了第一PNP型雙極性電晶體IOA。 P+擴 散層24C2 (集電極)，N+擴散層24B (基極)，以及P+擴散層24E (發射極)構成了第二PNP型雙極性電晶體IOB。 P+擴散層24C1 (發 射極)，N+擴散層24B (基極)，以及P+擴散層24C2 (集電極)構 成了第三PNP型雙極性電晶體IOC。此外，儘管P+擴散層24C1用作
第一 PNP型雙極性電晶體10A中的集電極，但是其也用作第三PNP型 雙極性電晶體10C中的發射極。
如上所述，與不同部件IOA， 10B以及10C相接觸的三種類型的 PNP雙極性電晶體形成在一個N阱22區域中。
接著，將描述根據本發明實施例1的半導體器件的操作。
在實施例l的情況下，相對於低電位電源端子VSS，當正ESD浪 湧被施加到輸入/輸出端子I/O時，通過第一 PNP型雙極性電晶體10A 的快速恢復操作，浪湧電流從連接到輸入/輸出端子I/O的P+擴散層24E (發射極)流到連接到低電位電源端子VSS的P+擴散層24C1 (集電 極)中。通過經由第一PNP型雙極性電晶體IOA的浪湧電流的流動， 將可以保護內部電路12。
同時，相對於低電位電源端子VSS，當負ESD浪湧被施加到輸入 /輸出端子I/O時，通過第一 PNP型雙極性電晶體10A的快速恢復操作， 負浪湧電流從連接到輸入/輸出端子I/0的P+擴散層24E (發射極)流 到連接到低電位電源端子VSS的P+擴散層24C1 (集電極)中。通過 經由第一PNP型雙極性電晶體IOA的浪湧電流的流動，將可以保護內 部電路12。
接著，相對於高電位電源端子VDD，當正ESD浪湧被施加到輸 入/輸岀端子I/0時，正向電流從第二PNP型雙極性電晶體10B中的卩+ 擴散層24E (發射極)流到N阱，以及通過雙極性電晶體的通常操作， 浪湧電流從P+擴散層24E (發射極)流到連接到高電位電源端子VDD 的P+擴散層24C2 (集電極)。通過經由第二PNP型雙極性電晶體10B 的浪湧電流的流動，將可以保護內部電路12。
同時，相對於高電位電源端子VDD，當負ESD浪湧被施加到輸
入/輸出端子I/O時，通過形成在第一 PNP型雙極性電晶體10A中的 P+擴散層以及N阱之間的寄生二極體(圖中未示出)的擊穿操作，負 浪湧電流從連接到輸入/輸出端子I/O的P+擴散層24E (發射極)流到 連接到高電位電源端子VDD的N+擴散層24B (基極)中(參見圖1 中的電流通道A)。同時，通過形成在第二 PNP型雙極性電晶體10B 中的P+擴散層以及N阱之間的寄生二極體(圖中未示出)的擊穿操作， 負浪湧電流從P+擴散層24E(發射極)流到連接到高電位電源端子VDD 的N+擴散層24B (基極)和P+擴散層24C2 (集電極)中(參見圖1 中的電流通道B)。通過經由第一PNP型雙極性電晶體IOA的電流通 道A以及第二PNP型雙極性電晶體IOB的電流通道B的浪湧電流的流 動，內部電路12將會受到保護。
此外，相對於低電位電源端子VSS，當正ESD浪湧被施加到高電 位電源端子VDD時，通過第三PNP型雙極性電晶體10C的P+擴散層 24C2 (集電極)以及N阱22之間的結的擊穿操作，以及通過從P+擴 散層24C2 (集電極)流到P+擴散層24C1 (集電極)的快速恢復操作， 浪湧電流流入低電位電源端子VSS。通過經由第三PNP型雙極性晶體 管IOC的浪湧電流的流動，將可以保護內部電路12。
進一步，相對於低電位電源端子VSS，當負ESD浪湧被施加到高 電位電源端子VDD時，通過第三PNP型雙極性電晶體10C的P+擴散 層24C2(集電極)以及N阱22之間的結的正向操作，第三PNP型雙 極性電晶體10C導通，以及通過從P+擴散層24C2 (集電極)流到P+ 擴散層24Cl(集電極)的浪湧電流的流動，內部電路12將會受到保護。
如上所述，由於可以相對於VDD和VSS之間的DES浪湧進行ESD 保護，而不必利用與電源分離的例如通用CMOS器件的寄生二極體， 因此對於其結構在電源之間不具有寄生二極體的器件來說，也可以實 現電源之間的ESD保護，所述器件例如是SOI (絕緣體上矽)。
如上所述，在實施例1中，提供了關於所有DES模式的DES保護功能。
根據實施例1，通過也在高電位電源端子VDD和輸入/輸出端子 I/O之間配置第二 PNP型雙極性電晶體10B,其中如常規實例1 DES 電阻已經變小(weak) 了，從而浪湧電流也並行地流過電流通道B， 由此，在不增大保護電路的布局尺寸的情況下，能夠實現具有較高的 DES電阻的DES保護裝置。
此外，通過將如常規實例2中的對ESD保護沒有作用的P+擴散層 24C2 (集電極)連接到N+擴散層24B (基極)，從而提供了如第二 PNP 型雙極性電晶體10B的ESD保護功能，可以通過利用小型的DES保護 電路(一個PNP型雙極性電晶體)而實現具有較高DES電阻的DES 保護裝置。
此外，在常規實例1中，相對於高電位電源端子VDD的DES保 護不夠，以及在常規實例2中，沒有提供相對於低電位電源端子VSS 的DES保護，由此，需要另外的新的DES保護電路。然而，在實施例 1中，由於對電源保護起作用的第三PNP型雙極性電晶體10C被構建 在每個輸入/輸出端子的輸入輸出保護電路中，因此可以實現減小電源 保護電路的布局尺寸，或者使得不需要新的電源保護電路。
此外，在nA比nB的配置比例中，可以對如下保護進行組合和配 置，所述保護是，輸入/輸出端子1/0以及低電位電源端子VSS之間和 輸入/輸出端子I/O以及高電位電源端子VDD之間的第一 PNP雙極性 電晶體10A保護，以及輸入/輸出端子I/O以及高電位電源端子VDD 之間的第二PNP雙極性電晶體IOB保護，由此，當輸入/輸出端子1/0 以及低電位電源端子VSS之間的DES電阻時，通過增加nA的配置比 例，以及當輸入/輸出端子I/O以及高電位電源端子VDD之間的DES 電阻時，通過增加nB的配置比例，可以實現具有較高DES電阻的DES
保護裝置，其對於DES浪湧來說是最佳的。此外，由於nA與nB的配 置比例的布局改變可以通過改變線路27a， 27b以及27c之後的布局而 實現，因此可以簡單地並且快速地實現用於改進DES電阻的設計變化。
進一步，在不增大輸入保護電路的布局尺寸的情況下，通過構成 三種類型的PNP雙極性電晶體，該三種類型的PNP雙極性電晶體利用 一個區域的PNP雙極性電晶體連接不同的部件，並且在不增加新的電 源保護的情況下，通過向輸入保護電路提供電源保護功能，可以實現 具有較高DES電阻的DES保護電路，由此，能夠實現低成本(晶片尺 寸縮小)以及高可靠性。
權利要求
1.一種半導體器件，包括阱，其形成配置有輸入/輸出端子的保護電路的區域中；多個發射極擴散層，其形成在該阱上並具有與所述阱的導電類型相反的導電類型；多個第一集電極擴散層，其形成在所述阱上並且具有與所述阱的導電類型相反的導電類型；多個第二集電極擴散層，其形成在所述阱上並且具有與所述阱的導電類型相反的導電類型；基極擴散層，其形成在所述阱上並且具有與所述阱的導電類型相同的導電類型；以及絕緣層，其分別隔離發射極擴散層，第一集電極擴散層，第二集電極擴散層以及基極擴散層，其中第一雙極性電晶體由所述發射極擴散層，第一集電極擴散層以及基極擴散層構成，第二雙極性電晶體由所述發射極擴散層，第二集電極擴散層以及基極擴散層構成，第三雙極性電晶體由所述第一集電極擴散層，第二集電極擴散層以及基極擴散層構成，所述發射極擴散層電連接到輸入/輸出端子，第一集電極擴散層電連接到第一電源端子，以及第二集電極擴散層和基極擴散層電連接到第二電源端子。
2. 根據權利要求l的半導體器件，其中發射極擴散層和第一集電極擴散層交替地以點的方式設置在行方 向和列方向上；以及以點的方式設置第二集電極擴散層，在每行中存在一個該第二集 電極擴散層，其位於第一行的一端，以及在第二行中位於另一端，並 且接近於預定的發射極擴散層。
3. 根據權利要求1的半導體器件，其中以帶狀方式在發射極擴散層，第一集電極擴散層以及第二集電極 層的外圍布置基極擴散層。
4. 根據權利要求1的半導體器件，包括第一線路，其通過接觸插塞電連接到電連接到發射極擴散層以及 輸入/輸出端子；第二線路，其通過接觸插塞電連接到第一集電極擴散層以及電連 接到第一電源端子；以及第三線路，其通過接觸插塞電連接到第二集電極擴散層以及基極 擴散層以及電連接到第二電源端子，其中第一線路，第二線路和第三線路形成在相同的線路層中。
5. 根據權利要求4的半導體器件，包括第四線路，其通過接觸通路電連接到第三線路以及電連接到第二電源端子；以及第五線路，其通過接觸通路電連接到第二線路以及電連接到第一 電源端子，其中所述第四線路與第五線路形成在相同的線路層中。
6. 根據權利要求l的半導體器件，其中所述第一電源端子是低電 位電源端子，以及所述第二電源端子是高電位電源端子。
7. —種保護電路，包括，其中第一PNP型雙極性電晶體，包括其發射極連接到輸入/輸出端子， 其集電極連接到第一電源端子，以及其基極連接到第二電源端子，第二 PNP型雙極性電晶體，包括其發射極連接到輸入/輸出端子，以及其集電極和基極連接到第二電源端子，以及第三PNP型雙極性電晶體，包括其發射極連接到第一電源端子， 以及其集電極和基極連接到第二電源端子。
8.根據權利要求7的保護電路，其中所述第一電源端子是低電位 電源端子，以及所述第二電源端子是高電位電源端子。
全文摘要
在一種輸入/輸出端子I/O的保護電路中，包括了三種類型的PNP雙極性電晶體。在第一PNP型雙極性電晶體10A中，其發射極連接到輸入/輸出端子I/O，其基極連接到高電位電源端子VDD，以及其集電極連接到低電位電源端子VSS。在第二PNP型雙極性電晶體10B中，其發射極連接到輸入/輸出端子I/O，其基極以及集電極連接到高電位電源端子VDD。在第三PNP型雙極性電晶體10C中，其發射極連接到低電位電源端子VSS，其基極以及集電極連接到高電位電源端子VDD。
文檔編號H01L23/60GK101106128SQ20071013660
公開日2008年1月16日 申請日期2007年7月13日 優先權日2006年7月13日
發明者高橋幸雄 申請人:恩益禧電子股份有限公司