固態圖像捕獲裝置和相機裝置的製作方法

2023-04-24 23:10:16 1

專利名稱：固態圖像捕獲裝置和相機裝置的製作方法
技術領域：
本發明涉及固態圖像捕獲裝置和具有所述固態圖像捕獲裝置的相機裝 置，並且具體地涉及將通過列信號布線從單位像素輸出的模擬信號轉換為數 字信號並且讀取該數位訊號的固態圖像捕獲裝置和相機裝置。
背景技術：
近年來，已經提出了裝備CMOS圖像傳感器的列並行ADC。在該CMOS 圖像傳感器中，模擬-數字轉換器(以下縮寫為ADC)對應於單位像素的矩 陣的各列布置。
圖1是示出現有技術的裝備CMOS圖像傳感器10的列並行ADC的結構 的方塊圖。圖1中，單位像素101具有光電二極體和像素內放大器。像素101 以矩陣形狀二維地安排，並且包括像素陣列部分102。分別為像素陣列部分 102的矩陣形狀的像素安排的各行和各列安排了行控制布線103( 103-1、 103-2 等)和列信號布線(104-1、 104-2等)。像素陣列部分102的行地址和行掃描 通過行控制布線103-1、 103-2等由行掃描電路105控制。
對應於列信號布線104-1、 104-2等的ADC 106布置在各條列信號布線的 一端，並且組成了列處理部分(列並行ADC塊)107。布置了數字到模擬轉 換器108 (以下將該轉換器稱為DAC)，其為ADC 106生成斜坡波形參照電 壓Vref。此外，為ADC 106布置了計數器109。該計數器109與具有預時序 段的時鐘CK同步地計數，並且測量稍後將描述的比較器110執行比較操作 的時間。
ADC 106具有比較器110,該比較器IIO將通過列信號布線104-1、 104-2 等從矩陣的選擇的行的單位像素101獲取的模擬信號，與由DAC 108生成的 斜坡波形參照電壓Vref比較。此外，ADC 106具有存儲器111,其基於比較 器110的比較輸出存儲計數器109的計數值，以提供將從單位像素101提供 的模擬信號轉為為N位數位訊號的功能。
列處理部分107的ADC 106的列地址和列掃描由列掃描電路112執行。換句話說，由ADC 106數字轉換的N位數位訊號由列掃描電路112列式 (columnwise)掃描，由具有2N位寬度的水平輸出布線113讀取，並且由水 平輸出布線113發送給信號處理電路114。信號處理電路114包括對應於2N 位寬度的水平輸出布線113的2N個感測電路、2N個減法電路、2N個輸出電路等。
時序控制電路115基於主時鐘MCK生成時鐘信號和時序信號，行掃描 電路105、 ADC 106、 DAC108、計數器109、列掃描電路112等利用該時鐘 信號和時序信號操作。
接下來，將參照圖2A到圖2C所示的時序圖概述圖1所示的CMOS圖 像傳感器IO的操作。
圖2A示出水平同步信號(H同步)。圖2B示出提供給DAC 108和計數 器109的時鐘。圖2C示出從DAC 108輸出的斜坡波形參照電壓Vref。
斜坡波形的電壓隨著時鐘出現而改變。將斜坡波形的電壓與單位像素的 輸出比較。將對應於通過該比較獲得的單位像素的電壓的計數值存儲在存儲 器111中。存儲在存儲器111中的計數值變為單位像素的數字值，並且輸出。
圖3A到圖3F是示出CMOS圖像傳感器10的更詳細操作的示例的時序圖。
參照圖3A到圖3F，在已經建立了從選擇的行的單位像素101到列信號 布線104-1、 104-2等的第一讀取操作後，將圖3A所示的斜坡波形參照電壓 Vref從DAC 108提供給比較器110。因此，比較器110比較列信號布線104-1、 104-2等的信號電壓Vx與參照電壓Vref。在該比較操作中，當參照Vx變為 與信號電壓Vx相同時，比較器110的輸出的極性反轉。當比較器110的輸出 反轉時，存儲器111存儲對應於比較器110的比較時間的計數器109的計數 值N1。圖3C示出了生成計數值的時鐘。圖3D示出了計數值N的改變。
在第一讀取操作中，如圖3E所示，讀取了每個單位像素101的重置分量 △V。該重置分量AV包含在各單位像素101之間變化的固定模式噪聲作為偏 置。然而，該重置分量的波動通常小，並且重置電平在所有像素中是共同的。 因此，在該第一讀取操作中，每個列信號布線的信號電壓Vx幾乎是已知的。 因此，當在第一讀取操作中讀取了重置分量AV時，通過調整斜坡波形參照電 壓Vref,可以相對縮短比較器110的比較時間。
在第二操作中，除了重置分量AV,以與第一讀取操作相同的方式讀取對應於每個單位像素101的入射光量的信號分量。換句話說，在已經建立從選
擇的行的單位像素101到列信號布線104-1、 104-2等的第二讀取操作後，將 斜坡波形參照電壓Vref從DAC 108提供給比較器110。因此，比較器110比 較列信號布線104-1、 104-2等的信號電壓Vx與參照電壓Vref。
當參照電壓Vref提供給比較器110時，計數器109執行第二計數操作。 在第二計數操作中，當參照電壓Vref變為與信號電壓Vx相同時，比較器IIO 的輸出極性反轉。當比較器IIO的輸出反轉時，如圖3F所示，存儲器lll存 儲對應於比較器110的比較時間的計數器109的計數值N2。此時，第一計數 值N1和第二計數值N2存儲在存儲器111的不同位置。
在前述序列的AD轉換操作已經完成後，列掃描電路112掃描各列。結 果，將存儲在存儲器111中的第一和第二N位數位訊號通過2N位寬的水平 輸出布線113提供給信號處理電路114。信號處理電路114的減法電路(未示 出)執行(第二操作信號)-(第一操作信號)的減法處理。此後，將得到 的信號輸出到CMOS圖像傳感器10的外部。此後，對每行重複相同的操作， 從而生成了二維圖像。
日本未審專利申請公開No. 2005-278135 (以下稱為專利文獻l)描述了 圖1所示的固體圖像捕獲裝置的示例。

發明內容
為了高速捕獲圖像，可以使用在執行稀疏(thinning out)以改進幀速率 的同時讀取像素信息的技術。使用該技術，在一幀中讀取全部像素的信號的 全部像素讀取系統中，幀速率可以從30幀/秒提高到60幀/秒。換句話說，如 果在每隔一行被稀疏從而要讀取的行數被減半的同時讀取輸出的像素信息， 則幀速率可以加倍。
當使用在垂直方向上稀疏像素的技術和在垂直方向上相加像素的技術稀 疏像素時，在垂直方向上降低了解析度。
例如，假設如圖4所示，具有紅色濾波器的像素R和具有綠色濾波器的 像素G在垂直方向上交替安排作為CMOS圖像傳感器10的單位像素101的 垂直安排。該安排是濾色鏡的基色拜爾(Bayer)安排的示例。假設垂直方向 上的像素數量被稀疏為原始數量的1/2,則兩個相鄰像素R的信號被簡單相 加，從而生成了相加的像素信號Rx。同樣，兩個相鄰像素G的信號被簡單相
6加，從而生成了相加的像素信號Gx。相加的像素信號Rx或相加的像素信號 Gx的重心的空間位置是已經相加的兩個像素R或兩個像素G的中間位置。 然而，因為紅色像素R和綠色像素G交替安排，所以相加的像素信號Rx或 相加的像素信號Gx的重心的空間位置變得不規則，如圖4所示。
換句話說，當從上面來看圖4的右手側所示的相加的像素信號Rx或相加 的像素信號Gx的重心的空間位置的安排時，第一信號Rx和Gx的間隔短， 而第一信號Gx和第二信號Rx的間隔長。同樣，隔間隔交替變為短、長、短、 長等。
如果這兩個像素在垂直方向上簡單相加，則在得到的相加信號中可能不 利地出現錯誤顏色。將在以下的實施例中描述錯誤顏色出現的示例。簡而言 之，可以說當多個像素信號相加時，與原始顏色不同的錯誤顏色出現在顏色 大大改變的像素信號中。
如果這種錯誤顏色出現，則作為圖像傳感器的輸出獲得的圖像信號導致 它們圖像質量的劣化。
綜上所述，將期望解決在像素信號相加時出現的錯誤顏色的問題。
根據本發明的實施例，提供了一種固態圖像捕獲裝置，包括像素陣列部 分、行掃描部分、模擬到數字轉換部分、轉換時鐘提供部分和加法部分。像 素陣列部分具有包含光電轉換元件的單位像素，所述單位像素按照矩陣二維 安排，並且列信號布線對應於所述單位像素的矩陣的各列安排。行掃描部分 選擇性控制所述像素陣列部分的所述單位像素的矩陣的各行。模擬到數字轉 換部分將模擬信號轉換為數位訊號，該模擬信號從由所述行掃描部分通過對 應的列信號線選擇的所述單位像素的矩陣的 一行的單位像素輸出。轉換時鐘 提供部分選擇性生成提供給模擬到數字轉換部分的具有第一時鐘時段的轉換 時鐘或具有第二時鐘時段的轉換時鐘，並且將生成的轉換時鐘提供給模擬到 數字轉換部分。加法部分將在模擬到數字轉換部分中通過分別具有第 一時鐘 時段和具有第二時鐘時段的轉換時鐘轉換的單位像素數位訊號相加，並且輸 出相加的像素信號。
根據本發明的實施例，提供了一種相機裝置，包括固體圖像處理裝置和 圖像信號處理部分。所述圖像信號處理部分將從所述加法部分輸出的數字信 號處理為具有預定格式的圖像信號。
根據本發明的實施例，當模擬_數字轉換部分數字地轉換單位像素信號時，以選擇的順序交替獲得通過由具有第一時鐘時段的時鐘驅動的模擬-數 字轉換部分轉換的像素信號和通過由具有第二時鐘時段的時鐘驅動的模擬-數字轉換部分轉換的像素信號，該第二時鐘時段不同於第一時鐘時段。當各 時鐘時段改變時，轉換的數位訊號被不同地加權。因此，當加法部分將利用 具有第一時鐘時段的時鐘數字轉換的信號和利用具有第二時鐘時段的時鐘數
字轉換的信號相加時，將多個不同加權的像素信號相加。結果，可以將相加 的信號的重心的位置從簡單相加的信號的重心的位置偏移。
根據本發明的實施例，當加法部分將利用具有第 一時鐘時段的時鐘數字 轉換的信號和利用具有第二時鐘時段的時鐘數字轉換的信號相加時，將多個 不同加權的像素信號相加。結果，可以安排各單位像素使得防止了錯誤顏色。 結果，當要讀取的像素數量被稀疏從而提高幀速率時，本發明的實施例有助 於改進圖像質量。


結合附圖，本發明將從以下詳細的描述中變得更完整地理解，其中貫穿
若干附圖相似的參照標號表示對應的元件，附圖中
圖1是示出根據現有技術的固態圖像捕獲裝置的結構的示例的示意圖； 圖2A到圖2C是示出圖1所示的固態圖像捕獲裝置的信號輸出操作的示
例的時序圖3A到圖3F是更詳細示出圖1所示的固態圖像捕獲裝置的信號輸出操
作的示例的時序圖4是示出根據現有技術的像素加法的示例的示意圖5是示出根據本發明第一實施例的固態圖像捕獲裝置的結構的示例的
示意圖6是示出根據本發明第一實施例的固態圖像捕獲裝置的像素安排的示
例的描述性示意圖7A到圖7E是示出根據本發明第一實施例的固態圖像捕獲裝置的信號
輸出操作的示例的時序圖8是示出根據本發明第 一 實施例的像素加法的示例的描述性示意圖； 圖9是示出根據本發明第 一 實施例的相機裝置的結構的示例的示意圖； 圖10是示出根據本發明第一實施例的相機裝置的各模式的處理的示例的流程圖；以及
圖11是示出根據本發明第二實施例的固態圖像捕獲裝置的結構的示例 的示意圖。
具體實施例方式
接下來，將參照圖5到圖IO描述本發明的第一實施例。圖5到圖10中， 類似於圖1到圖4的部分用相似參考標號表示，並且將省略它們的描述。
圖5是示出根據本實施例的固態圖像捕獲裝置的結構的示例的示意圖。
如同圖1所示的根據現有技術的固態圖像捕獲裝置，根據本實施例的固 態圖像捕獲裝置是裝備CMOS圖像傳感器的列並行ADC，該CMOS圖像傳 感器具有對應於單位像素的矩陣的各列的模擬-數字轉換(ADC)部分。
裝備CMOS圖像傳感器100的列並行ADC具有單位像素101，每個單位 像素101組成像素。每個單位像素101具有光電二極體和像素內放大器。單 位像素101以矩陣形狀二維地安排，並且組成像素陣列部分102。為像素陣 列部分102的矩陣形狀的像素安排提供的是對應於矩陣的各行的行控制布線 103 ( 103-1、 103-2等)和對應於矩陣的各列的列信號布線104 ( 104-1、 104-2 等)。像素陣列部分102的行地址和行掃描通過行控制布線103-1、 103-2等由 行掃描電^各105控制。
對應於列信號布線104-1、 104-2等的ADC 120布置在各條信號布線的一 側，並且組成列處理部分(列並行ADC塊)107。布置了數字到模擬轉換器 108 (以下稱為DAC),其為每個ADC 120生成斜坡波形參照電壓Vref。對 應於各列的每個ADC 120具有比較器110和計數器121,將DAC 108的輸出 提供給ADC 120,該計數器121測量比較器110執行比較操作的時間。每列 的比較器110比較從DAC 108提供的斜坡波形參照電壓Vref和矩陣的各個單 位像素的信號。計數器121與從稍後將描述的分頻器116 (作為轉換時鐘提 供部分)提供的時鐘CK同步地執行計數操作，測量比較器110執行比較操 作的時間，鎖存測量的時間的計數值N,並且輸出計數值N。
在該實施例中，計數器121執行計數操作和鎖存操作。替代地，鎖存電 路或存儲計數器的計數輸出的存儲器電路可以與計數器121分開布置。
在該實施例中，組成數字轉換時鐘提供部分的時序控制電路115通過分 頻器116提供時鐘給DAC 108和計數器121。分頻器116在時序控制電路115的控制下，選擇性地劃分時鐘頻率以改變時鐘頻率。分頻器116例如將從時
序控制電路115輸出的時鐘信號的頻率改變為具有原始頻率的2次方的倒數 的頻率的時鐘信號。替代地，時鐘頻率可以改變為不同於原始頻率的2次方 的倒數的頻率。
在時序控制電路115的控制下，為單位像素101的每個讀取時段建立時 鍾頻率被分頻器116改變的狀態或時鐘頻率沒有改變的狀態。然而，當單位 像素信號在垂直方向上被稀疏時，執行改變時鐘頻率的處理。當像素信號在 垂直方向上沒有被稀疏時，時鐘固定在高頻。稍後將描述時鐘頻率被改變的狀態。
以此方式生成的時鐘作為斜坡波形生成時鐘提供給DAC 108並且作為計 數操作時鐘提供給對應於各列的每個計數器121。
對應於各列的每個ADC 120具有比較器110，該比較器110將通過列信 號布線104-1、 104-2等從矩陣的選擇的行的單位像素101獲取的模擬信號， 與由DAC 108生成的斜坡波形參照電壓Vref比較。此外，每個ADC 120具 有計數器121,其與從分頻器116提供的時鐘CK同步地執行計數操作。計數 器121測量比較器IIO執行比較操作的時間，鎖存測量的時間的計數值N, 並且輸出計數值N以將從單位像素101提供的模擬信號轉換為N位數位訊號。
列地址和列處理部分107的ADC 120的列掃描由列掃描電路112控制。 換句話說，由每個ADC 120轉換的N位數位訊號由列掃描電路112讀取到 2N位寬的水平輸出布線113,並且通過水平輸出布線113發送給信號處理電 路114 (作為加法部分)。信號處理電路114包括對應於2N位寬度的水平輸 出布線113的2N個感測電路、2N個減法電路、2N個輸出電路等。由信號處 理電路114處理的圖像信號從輸出部分117輸出。
基於主時鐘MCK,時序控制電路115生成操作行掃描電路105、ADC 120、 列掃描電路112等所需的時鐘信號和時序信號以及提供給DAC 108和計數器 121的時鐘。生成的時鐘信號和時序信號提供給對應的電路部分。
圖6是示出CMOS圖像傳感器100的像素101的陣列的示例的示意圖。 圖6示出了像素101的陣列的一部分。圖6所示的陣列對像素的數目重複。
圖6所示的濾色鏡陣列例示了從基色拜爾陣列的各個像素獲得的信號水 平。圖6的各正方形示出了各單位像素的位置。各個正方形中所示的R、 G 和B表示濾色鏡的類型紅色、綠色和藍色。由R、 G和B的每個作為前綴的兩個數字值表示像素的位置。左邊數字值表示從陣列的最上面位置開始計 數的垂直像素位置，而右邊數字值表示從陣列的最左邊位置開始計數的水平
像素位置。例如，像素"R35"表示濾色鏡的顏色是紅色，並且該像素在從頂
部開始的第三個垂直位置和從左邊開始的第五個水平位置。
在圖6所示的示例中，R、 G或B下面的數字值表示由像素接收的光的 信號水平。該信號水平表示已經由圖5所示的對應的ADC 120數字轉換的值。 如果ADC 120是8位轉換器，則每個單位像素的信號水平從"0"到"255"。 在圖6中，存在其信號水平為"0"和"100"的像素。
在圖6所示的狀態中，在水平方向上在最左邊第三個和最左邊第四個之 間，信號水平從"100"到"0"大大地改變。在信號水平大大地改變的區域 中，信號水平難以通過稀疏和將它們相加來精確插值，並且如在"發明內容" 中所描述的，錯誤顏色趨於出現。圖6例示了信號水平在水平方向上改變的 情況。錯誤顏色更經常趨於在信號水平在垂直方向上改變的情況下出現。
在該實施例中，利用圖5所示的結構，實現了有效防止錯誤顏色出現的 處理。接著，將例示該防止錯誤顏色出現的處理。
圖7A到圖7E是示出圖5所示的CMOS圖像傳感器100的操作狀態的時 序圖。圖7A到圖7E所示的時序圖例示了像素在垂直方向上被稀疏的情況中 的CMOS圖像傳感器100的操作狀態。
圖7A示出了水平同步信號(H同步)。圖7B示出了提供給DAC108和 計數器109的時鐘。圖7C示出了提供給DAC 108和計數器121的時鐘的類 型(dl和d2 )。圖7D示出了從DAC 108輸出的斜坡波形參照電壓Vref。
斜坡波形的電壓與時鐘的出現同步地改變。將斜坡波形的電壓和單位像 素的輸出比較。對應於單位像素的電壓的計數值在該比較中被檢測，並且由 計數器121存儲。由計數器121存儲的計數值變為單位像素的數字值，並且 被輸出。儘管圖7A到圖7E沒有示出計數器121的計數值的改變，但是可以 應用圖3A到圖3F中所示的改變計數值的處理。換句話說，如圖3D所示， 在重置分量檢測時段和像素信號分量檢測時段的每個中，將計數值向上計數。 因此，在一個水平同步時段中可以將計數值向上計數兩次。替代地，可以以 稍後將描述的另 一 方式將計數值向上計數。
返回到圖7A和圖7E的描述，如圖7C所示，對於每個水平時段，選擇 具有第一時鐘時段的時鐘dl和具有第二時鐘時段的時鐘d2作為分頻器116
ii的輸出。圖7C示出對於一個水平同步時段分頻器116選擇第一時鐘時段、並
且對於下 一 個水平同步時段選擇第二時鐘時段的情況。
因此，如圖7B所示，存在兩種提供給DAC 108和計數器121的時鐘狀 態高頻狀態和低頻狀態。同樣，隨著時鐘頻率改變，存在兩種斜坡信號狀 態高解析度狀態和低解析度狀態。然而，數據相位對於每行固定，並且只 有解析度改變。
以此方式，將斜坡波形提供給每個ACD 120的比較器110,並且與單位 像素信號比較。存儲比較輸出被改變的計數器121的計數值。因此，存儲的 值變為根據時鐘時段加權的信號。存儲在計數器121中的值輸出作為單位像 素的數字值。信號處理電路114將相同濾色鏡的鄰近像素的信號相加。輸出 部分117輸出得到的相加信號。
在圖7A到圖7E所示的示例中，在最左邊的第一水平同步時段中，某列 的ADC 120處理紅色(R)單位像素信號。在下一個水平同步時段中，該ADC 120處理綠色(G)單位像素信號。在又下一個水平時段中，該ADC 120處 理紅色(R)單位像素信號。在此情況下，如圖7E所示，將間隔一個水平同 步時段的兩個紅色(R)單位像素信號相加。此外，將間隔一個水平同步時段 的兩個綠色(G)單位像素信號相加。這兩個相加信號是已經利用不同的分 辨率數字轉換的信號。因此，該相加信號已經被加權。
當像素陣列部分102的所有單位像素101被讀取(即，像素沒有相加) 時，圖7B所示的時鐘固定在高頻。因此，在該情況下，斜坡波形的解析度不 改變。
圖8例示了該實施例的垂直相加狀態。作為垂直列中的CMOS圖像傳感 器IOO的單位像素101的垂直陣列，假設紅色過濾的像素R和綠色過濾的像 素G交替布置。該陣列與圖4所示的陣列相同。
如果在垂直方向上像素數量被稀疏為一半，則將兩個相鄰像素R的信號 相加，並且生成相加信號Ra。同樣，將兩個相鄰像素G的信號相加，並且生 成相加信號Ga。
因為相加前的兩個像素信號已經被不同加權，所以相加像素信號Ra和相 加像素信號Ga的重心的空間位置偏離如4所示的簡單相加信號的重心的位置。
在相加像素信號Ra和相加像素信號Ga的重心的空間位置偏離的示例
12中，如圖8的右手側所示，相加像素信號Ra和相加像素信號Ga的重心的空 間位置的間隔L幾乎相等。
需要正確選擇分頻器116輸出的兩個時鐘的頻率以使得間隔L幾乎相等。 然而，如果重心的空間位置的間隔L比現有技術的圖4所示的不相等間隔更 接近相等分隔的間隔，則可以相應地防止錯誤顏色。因此，重心的空間位置 的相等間隔不是獲得本實施例的效果的條件。
因此，根據本實施例，將各像素相加以使相加的像素信號的重心的位置 的間隔幾乎相等，使得可以有效地防止錯誤顏色。結果，可以改善捕獲的信 號的圖像質量。在該情況下，通過給現有技術的圖像傳感器提供分頻器116 和移動控制分頻器116的分頻的機制，CMOS圖像傳感器100可以利用相對 簡單的結構實現。
在前述實施例中，相加的單位像素的位置僅僅是示例。因此，本發明不 限於該加法結構。此外，在前述實施例中，提供了兩種時鐘時段(時鐘頻率) 來選擇。替代地，可以提供三種或更多時鐘時段，並且可以正確地選擇它們 使得相加的圖像的空間位置變得基本上相等地間隔。
此外，在關於圖7A到7C的描述中，在每個重置分量檢測時段和像素信 號檢測時段中將計數器121的計數值向上計數。替代地，可以選擇另外的計 數狀態。
例如，在每個重置分量檢測時段和像素信號檢測時段中可以將計數值向
下計數。
可替代地，計數值可以在重置分量檢測時段中向上計數而在像素信號檢 測時段中向下計數。
此外，計數值可以在多個垂直同步時段中連續向上計數或向下計數。
在前述描述中，ADC 120的計數器121的輸出由信號處理電路114讀取， 並且信號處理電路114將多個單位像素信號相加。替代地，多個單位像素信 號可以在ADC 120中(或者在它們從ADC 120輸出後立即)相加。例如， 計數器121的鎖存部分可以存儲多個像素信號，並且將單位像素信號相加。
接著，參照圖9,將描述具有本發明第一實施例的CMOS圖像傳感器100 的相機裝置的結構的示例。
在該示例中，CMOS圖像傳感器100基於通過光學系統201 (如鏡頭) 進入CMOS圖像傳感器100的圖像光，獲得捕獲圖像信號。獲得的捕獲圖像作為從信號處理電路114輸出的信號提供給下遊圖像信號處理部分。
在該示例中，從信號處理電路114輸出的圖像信號提供給靜態圖像信號
處理部分202或運動圖像信號處理部分203。靜態圖像信號處理部分202和 運動圖像信號處理部分203執行圖像信號處理，以將圖像信號分別處理為預 定靜態圖像和運動圖像格式的圖像信號。由圖像部分202和203之一處理的 圖像信號存儲在存儲部分(記錄部分)204中。在控制部分205的控制下， 執行從圖像捕獲處理到存儲處理的處理。
圖10是圖9所示的相機裝置的控制部分205根據捕獲模式控制CMOS 圖像傳感器100的操作的示例的流程圖。
首先，當捕獲圖像時，控制部分205確定當前圖像捕獲模式是用於靜態 圖像捕獲的低幀速率(例如，30fps)模式、或用於運動圖像捕獲的高幀速率 (例如,60fps)模式(在步驟Sll)。
如果確定的結果表示當前模式是低楨速率模式，則控制部分205將提供 給DAC 108和計數器121的時鐘的時段固定(在步驟S12),輸出全部像素信 號，並且獲得圖像信號(在步驟S13)。
如果當前模式是高幀速率模式，則控制部分205改變提供給DAC 108和 計數器121的時鐘的時段(在步驟S14),輸出從單位像素的相加得到的稀疏 的單位像素，並且獲得圖像信號(在步驟S15)。
因為CMOS圖像傳感器100中的時鐘的頻率依賴於在相機裝置中已經設 置的模式而改變，所以獲得這樣的效果，即圖像可以在每種模式中被正確捕 獲。
接著，參照圖11,將描迷本發明的第二實施例。在圖11中，對應於圖1 和圖8的部分用相似的參考標號表示。
在該實施例中，提供了所謂的頂部/底部讀取型傳感器。
列處理部分107a布置在像素陣列部分102的上端，並且列處理部分107b 布置在像素陣列部分102的下端。
上面的列處理部分107a具有ADC 120a，其數字地轉換每隔一條的垂直 線的信號。每個ADC 120a具有用於數字轉換處理的比較器110a和計數器 121a。
下面的列處理部分107b具有BDC 120b,其數字地轉換沒有提供給上面 的列處理部分107a的每隔一條的垂直線的信號。每個BDC 120b具有用於數
14字轉換處理的比較器110b和計數器121b。
DAC 108將斜坡波形提供給上面的列處理部分107a的比較器110a和列 處理部分107b的比較器110b。此外，分頻器116將時鐘提供給列處理部分 107a的計數器121a和列處理部分107b的計數器121b。時鐘通過分頻器116 提供給DAC 108和計數器121b。分頻器116以與第一實施例相同的條件操作。 在該實施例中，列掃描電路112a和112b獨立布置在CMOS圖像傳感器的頂 部和底部。
從上面的列處理部分107a端的水平輸出布線113a輸出的信號和從下面 的列處理部分107b端的水平輸出布線113b輸出的信號提供給信號處理電路 114，(作為加法部分)，以形成一幀的圖像信號。在信號處理電路114，中處理 的圖像信號從輸出部分117輸出。
第二實施例的其它結構與圖5所示的CMOS圖像傳感器100的結構相同。 在這種頂部/底部讀取型CMOS圖像傳感器中，也在像素相加時改變時鐘 頻率，獲得與第一實施例相同的效果，防止了錯誤顏色的出現並且提高圖像 質量。
圖11所示的頂部/底部讀取結構僅僅是示例。因此，該實施例的結構不 限於圖11的結構。圖11中，各列(垂直線)的單位像素可以由上面的和下 面的處理部分交替讀取。然而，可以應用各種類型的已經提出的或實際上使 用的頂部/底部讀取結構。
本領域技術人員要理解的是，依賴於設計要求和其它因素可以出現各種 修改、組合、子組合和替代，只要它們在權利要求或其等效的範圍內。
相關申請的交叉引用
本發明包含涉及於2008年2月29日向日本專利局提交的日本專利申請 JP 2008-051365的主題內容，在此通過引用併入其全部內容。
權利要求
1. 一種固態圖像捕獲裝置，包括像素陣列部分，具有包含光電轉換元件的單位像素，所述單位像素按照矩陣二維地安排，並且列信號布線對應於所述單位像素的矩陣的各列安排；行掃描部分，配置為選擇性控制所述像素陣列部分的所述單位像素的矩陣的各行；模擬到數字轉換部分，配置為將模擬信號轉換為數位訊號，該模擬信號從由所述行掃描部分通過對應的列信號線選擇的所述單位像素的矩陣的一行的單位像素輸出；轉換時鐘提供部分，配置為選擇性生成提供給所述模擬到數字轉換部分的具有第一時鐘時段的轉換時鐘或具有第二時鐘時段的轉換時鐘，並且將生成的轉換時鐘提供給模擬到數字轉換部分；以及加法部分，配置為將在模擬到數字轉換部分中通過分別具有第一時鐘時段和具有第二時鐘時段的轉換時鐘轉換的單位像素數位訊號相加，並且輸出相加的像素信號。
2. 如權利要求1所述的固態圖像捕獲裝置，其中在所述像素陣列部分中，按照預定順序為各個單位像素安排多種顏 色的濾色鏡，以及其中通過分別具有第 一時鐘時段和具有第二時鐘時段的轉換時鐘轉換的 單位像素數位訊號，是已經為其安排了相同顏色的濾色鏡的單位像素的信號。
3. 如權利要求2所述的固態圖像捕獲裝置，其中已經為其安排了第 一顏色的濾色鏡的、由加法部分相加的單位像素 的相加信號的各空間虛擬位置，和已經為其安排了第二顏色的濾色鏡的、由 加法部分相加的單位像素的相加信號的各空間位置，處於幾乎均勻隔開的間隔。
4. 如權利要求3所述的固態圖像捕獲裝置，其中所述轉換時鐘提供部分具有分頻器，配置為將具有第一時鐘時段的 轉換時鐘轉換為具有第二時鐘時段的轉換時鐘。
5. —種相機裝置，包括像素陣列部分，具有包含光電轉換元件的單位像素，所述單位像素按照矩陣二維地安排，並且列信號布線對應於所述單位像素的矩陣的各列安排；行掃描部分，配置為選擇性控制所述像素陣列部分的所述單位像素的矩陣的各行；模擬到數字轉換部分，配置為將模擬信號轉換為數位訊號，該模擬信號 從由所述行掃描部分通過對應的列信號線選擇的所述單位像素的矩陣的 一行 的單位像素輸出；轉換時鐘提供部分，配置為選擇性生成提供給所述模擬到數字轉換部分的具有第 一時鐘時段的轉換時鐘或具有第二時鐘時段的轉換時鐘，並且將生成的轉換時鐘提供給模擬到數字轉換部分；加法部分，配置為將在模擬到數字轉換部分中通過分別具有第 一時鐘時 段和具有第二時鐘時段的轉換時鐘轉換的單位像素數位訊號相加，並且輸出相加的像素信號；以及圖像信號處理部分，配置為將從所述加法部分輸出的數位訊號處理為具 有預定格式的圖像信號。
6.如權利要求5所述的相機裝置，其中當所述加法部分沒有將數位訊號相加時，從所述轉換時鐘提供部分 提供給所述模擬到數字轉換部分的轉換時鐘固定在第一時鐘時段，並且當所 述加法部分將數位訊號相加時，所述轉換時鐘提供部分選擇性生成分別具有 第 一 時鐘時段和第二時鐘時段的轉換時鐘。
全文摘要
公開了一種固態圖像捕獲裝置。像素陣列部分具有包含光電轉換元件的單位像素，所述單位像素按照矩陣二維地安排，並且列信號布線對應於所述單位像素的矩陣的各列安排。行掃描部分選擇性控制所述像素陣列部分的所述單位像素的矩陣的各行。模擬到數字轉換部分將模擬信號轉換為數位訊號，該模擬信號從由所述行掃描部分通過對應的列信號線選擇的所述單位像素的矩陣的一行的單位像素輸出。轉換時鐘提供部分選擇性生成具有第一時鐘時段的轉換時鐘或具有第二時鐘時段的轉換時鐘。加法部分將在模擬到數字轉換部分中通過分別具有第一時鐘時段和具有第二時鐘時段的轉換時鐘轉換的單位像素數位訊號相加。
文檔編號H04N9/07GK101521756SQ20091000463
公開日2009年9月2日 申請日期2009年3月2日 優先權日2008年2月29日
發明者中野裕美, 久松康秋 申請人:索尼株式會社