混合模式製程的製作方法
2023-04-25 04:40:51
專利名稱：混合模式製程的製作方法
技術領域：
本發明涉及集成電路製程，尤指一種集成電路的混合模式製程(mixedmode process)。
背景技術：
金屬氧化半導體(metal-oxide semiconductor，MOS)電晶體是一種最常被應用於集成電路(integrated circuits)中的電子元件。MOS電晶體是由柵極(gate)、源極(source)以及漏極(drain)等三種不同電極所構成的四接點元件，其主要是利用MOS電晶體的柵極在不同的柵極電壓下所形成的通道效應(channel effect)來做為一種源極與漏極間的數字式(digitalized)固態開關，以搭配其他元件應用在各種邏輯與存儲器的集成電路產品上。
請參考圖1，圖1為習知一MOS電晶體12的示意圖。如圖1所示，MOS電晶體12形成於一基底10上，其包含一形成於一柵極氧化層14上方的柵極16，一形成於柵極16周圍側壁的側壁子18，以及二形成於柵極16相對兩側的基底10中的摻雜區，分別用來當作MOS電晶體12的源極20與漏極22。在一般半導體製程中，通常會通過進行一自行對準金屬矽化物(self-alignedsilicide，salicide)製程，以於源極20與漏極22表面分別形成一金屬矽化物(silicide)層26。此外，在某些製程考量下，為了避免柵極16的頂部於該自行對準金屬矽化物製程中亦形成一金屬矽化物層，在進行該自行對準金屬矽化物製程之前，則會先形成一由二氧化矽所構成的蓋層(cap layer)24，覆蓋於柵極16之上。
除了MOS電晶體之外，電容(capacitor)亦為一種經常被應用於集成電路中的電子元件。電容元件的設計原理是於半導體晶片上設置兩電極層作為一上電極板(top electrode plate)及一下電極板(bottom electrodeplate)，並在上、下電極板之間設置一電容介電層(dielectric layer)，用來隔絕該兩電極層至一預定距離。當上、下電極板上被施予電壓時，就會有電荷儲存於兩電極板之間。兩電極層表面積的大小與隔絕層的介電常數值會影響電容元件所儲存的電荷數，進而影響電容值，而兩電極層與隔絕層的材質會影響電容元件的電容性質。
請參考圖2，圖2為習知一電容元件28的示意圖。如圖2所示，電容元件28形成於一矽基底30上，而矽基底30表面另包含有一場氧化層32。電容元件28包含有一設於場氧化層32表面上的一預定區域內的第一多晶矽層34、一設於第一多晶矽層34表面上的介電層36以及一設於介電層36表面的一預定區域內的第二多晶矽層38。其中第一多晶矽層34與第二多晶矽層38用來作為電容元件28之上、下電極板，而介電層36則作為電容元件28的電容介電層。
然而隨著科技日益精進，製程線寬得以逐漸縮小，為提升製程效率，業界無不競相研究在不影響元件效能(performance)的前提下，而將習知的MOS電晶體12與電容元件28以最少的步驟製作於最小面積的晶片上的方法。因此如何發展出一種新的集成電路製程以達成上述要求，已成為一刻不容緩的重要課題。
發明內容
因此本發明的主要目的在於提供一種集成電路的混合模式製程(mixedmode process)，以在高積集度的集成電路的半導體產品製程中，提升製程效率。
在本發明的最佳實施例中，一半導體基底表面至少包含有一導線區域、一金屬氧化半導體(metal-oxide-semiconductor，MOS)電晶體區域以及一電容區域，而該導線區域以及該電容區域的該半導體基底表面均另形成有一場氧化層(field oxide layer)。首先於該半導體基底表面依序形成一柵極氧化層、一第一多晶矽層、一多晶金屬矽化物(polycide)層以及一第一多晶矽間氧化(inter-polysilicon oxide，IPO)層，接著進行一第一微影暨蝕刻製程(PEP)，去除部分的該第一多晶矽間氧化層、該多晶金屬矽化物層以及該第一多晶矽層，以同時於該MOS電晶體區域與該電容區域上分別形成一第一堆疊結構以及一第二堆疊結構。之後於該半導體基底表面依序形成一第二多晶矽間氧化層以及一第二多晶矽層，以覆蓋於該第一堆疊結構以及該第二堆疊結構之上，再進行一第二微影暨蝕刻製程，去除部分的該第二多晶矽層，以於該導線區域表面以及該第二堆疊結構頂部分別形成一導線以及一電容上電極。接著於該半導體基底表面形成一覆蓋該導線、該第一堆疊結構、該電容上電極以及該第二堆疊結構的介電層，並蝕刻部分的該介電層以及該第二多晶矽間氧化層，以於該導線、該第一堆疊結構、該電容上電極以及該第二堆疊結構的周圍側壁各形成一側壁子(spacer)。最後進行一自行對準金屬矽化物(self-aligned silicide，salicide)製程，以於該導線頂部表面、該電容上電極頂部表面以及該MOS電晶體區域中的該矽基底表面分別形成一金屬矽化物(silicide)層。
由於本發明的製作方法可以在不影響元件效能(performance)的前提下，將該導線、該MOS電晶體與該電容結構以最少的步驟製作於該矽基底表面，故可以達到提升製程效率的目的。此外，由於本發明的該電容結構以成份相同的該第一多晶矽間氧化層與該第二多晶矽間氧化層作為一電容介電層，因此得以確保該電容結構具有穩定的電容值。而形成於該上電極板上方的該金屬矽化物層，更可進一步有效降低該上電極板的電阻值，因此本發明的製作方法可應用於高積集度的集成電路的半導體產品的生產，而達到提升產品競爭力的效果。
圖1為習知一MOS電晶體的示意圖；圖2為習知一電容元件的示意圖；圖3至圖8為本發明一種集成電路的混合模式製程。
圖示的符號說明10基底12MOS電晶體14柵極氧化層 16柵極18側壁子 20源極22漏極24蓋層26金屬矽化物層28電容元件30矽基底 32場氧化層34第一多晶矽層36介電層38第二多晶矽層40矽基底42導線區域44MOS電晶體區域46電容區域48場氧化層50柵極氧化層 52第一多晶矽層54多晶金屬矽化物層56第一多晶矽間氧化層58第一堆疊結構60第二堆疊結構
62下電極板64第二多晶矽間氧化層66導線68上電極板70側壁子 72源極74漏極76金屬矽化物層78電容介電層具體實施方式
請參考圖3至圖8，圖3至圖8為本發明一種集成電路的混合模式製程(mixed mode process)的方法示意圖。如圖3所示，一半導體基底40表面至少包含有一導線區域42、一金屬氧化半導體(metal-oxide-semiconductor，MOS)電晶體區域44以及一電容區域46，而導線區域42以及電容區域46的半導體基底40表面均另形成有一場氧化層(field oxidelayer)48。
如圖4所示，首先於半導體基底40表面，依序形成一柵極氧化層50、一第一導電層、一金屬矽化物(silicide)層以及一第一氧化層。其中在本發明的最佳實施例中，該第一導電層為一第一多晶矽層52，該金屬矽化物層為一多晶金屬矽化物(polycide)層54，該第一氧化層則為一第一多晶矽間氧化(inter-polysilicon oxide，IPO)層56，如圖4所示。而多晶金屬矽化物層54由矽化鎢(tungsten silicide)所構成，其形成的步驟包含一濺鍍(sputtering)製程與一快速熱氧化製程(rapid thermal process，RTP)，惟此非本發明的重點，故不在此贅述。
如圖5所示，接著進行一第一微影暨蝕刻製程(photo-etching-process，PEP)，去除部分的第一多晶矽間氧化層56、多晶金屬矽化物層54、第一多晶矽層52以及柵極氧化層50，以同時於MOS電晶體區域44與電容區域46上，分別形成一第一堆疊結構58以及一第二堆疊結構60。其中，第一堆疊結構58中的第一多晶矽層52以及多晶金屬矽化物層54，用來作為該集成電路的一MOS電晶體的柵極，而第二堆疊結構60中的多晶金屬矽化物層54以及第一多晶矽層52，則用來作為該集成電路的一電容結構的下電極板62(bottom electrode plate)。
如圖6所示，之後於半導體基底40表面依序形成一第二氧化層以及一第二導電層(未顯示)，以覆蓋第一堆疊結構58以及第二堆疊結構60；而在本發明的最佳實施例中，該第二氧化層為一第二多晶矽間氧化層64，該第二導電層則為一第二多晶矽層(未顯示)。隨後利用第二多晶矽間氧化層64作為一蝕刻停止層(stop layer)，進行一第二微影暨蝕刻製程，將部分的該第二多晶矽層去除，以於導線區域42表面形成一由該第二多晶矽層所構成，作為該集成電路的導線66，並同時於第二堆疊結構60頂部形成由該第二多晶矽層所構成，作為前述該電容結構的一上電極板(upper electrodeplate)68。其中下電極板62以及上電極板68間的第一多晶矽間氧化層56以及第二多晶矽間氧化層64，用來作為該電容結構的一電容介電層78，而導線66則可視電路布局的設計用來作為該集成電路的電阻元件。
如圖7所示，接著於半導體基底40表面形成一由四氧乙基矽(tetra-ethyloxysilane，TEOS)所構成的介電層(未顯示)，覆蓋於導線66、第一堆疊結構58、上電極板68以及第二堆疊結構60之上。隨即利用各場氧化層48、半導體基底40表面以及多晶金屬矽化物層54表面作為蝕刻停止層，蝕刻部分的該介電層、第二多晶矽間氧化層64以及第一多晶矽間氧化層56，以於導線66、第一堆疊結構58、上電極板68以及第二堆疊結構60的周圍側壁各形成一側壁子(spacer)70。而第二多晶矽間氧化層64所暴露出的上表面，則可用以於後續製程中形成一插塞(plug，未顯示)，電連接於其他半導體元件。其中，在形成側壁子70之前，亦可依MOS電晶體的特性需要而進行一輕摻雜漏極(lightly doped drain，LDD)離子布植製程。
如圖8所示，通過進行一源極/漏極離子布植製程，以於第一堆疊結構58兩側的矽基底40表面分別形成該MOS電晶體的源極72與漏極74。最後在進行一自行對準金屬矽化物阻擋(salicide block，SAB)製程以來定義半導體基底40表面非自行對準金屬矽化物的區域(non salicide region)後，並利用一自行對準金屬矽化物(self-aligned silicide，salicide)製程，以於導線66與上電極板68的頂部表面以及MOS電晶體區域44中的矽基底40表面分別形成一金屬矽化物(silicide)層76。
相較於習知技術，本發明提供了一種集成電路的混合模式製程，可在不影響元件效能(performance)的前提下，將導線66、該MOS電晶體與該電容結構以最少的步驟製作於矽基底40表面。此外，由於本發明的該電容結構的電容介電層78由第一多晶矽間氧化層56與第二多晶矽間氧化層64所構成，僅具有單一成份的物質，因此得以確保該電容結構具有穩定的電容值，而形成於上電極板68上方的金屬矽化物層76，更可進一步有效降低上電極板68的電阻值。故本發明的製作方法可應用於高積集度的集成電路的半導體產品的生產，而達到改善製程效率的目的，進而提升產品競爭力。
以上所述僅本發明的較佳實施例，凡依本發明申請專利範圍所做的均等變化與修飾，皆應屬本發明專利的涵蓋範圍。
權利要求
1.一種集成電路的混合模式製程，其特徵是該製程包含有下列步驟提供一半導體基底，且該半導體基底表面至少包含有一導線區域、一金屬氧化半導體(MOS)電晶體區域以及一電容區域；於該半導體基底表面依序形成一柵極氧化層、一第一導電層、一第一金屬矽化物層以及一第一氧化層；進行一第一微影暨蝕刻製程(PEP)，去除部分的該第一氧化層、該第一金屬矽化物層以及該第一導電層，以同時於該MOS電晶體區域與該電容區域上分別形成一第一堆疊結構以及一第二堆疊結構；於該半導體基底表面依序形成一第二氧化層以及一第二導電層，並覆蓋該第一堆疊結構以及該第二堆疊結構；進行一第二微影暨蝕刻製程，去除部分的該第二導電層，以於該導線區域表面以及該第二堆疊結構頂部分別形成一導線以及一電容上電極；於該半導體基底表面形成一介電層，並覆蓋該導線、該第一堆疊結構、該電容上電極以及該第二堆疊結構；蝕刻部分的該介電層以及該第二氧化層，以於該導線、該第一堆疊結構、該電容上電極以及該第二堆疊結構的周圍側壁各形成一側壁子；以及進行一自行對準金屬矽化物製程，以於該導線頂部表面、該電容上電極頂部表面以及該MOS電晶體區域中的該矽基底表面分別形成一第二金屬矽化物層。
2.如權利要求1所述的製程，其中該第一與第二導電層皆為一多晶矽層，該第一與第二氧化層皆為一多晶矽間氧化層，而該第一金屬矽化物層則為一多晶金屬矽化物層。
3.如權利要求1所述的製程，其特徵是該第一堆疊結構中的該第一導電層以及該第一金屬矽化物層用來作為該集成電路的MOS電晶體的柵極。
4.如權利要求3所述的製程，其特徵是另包含有一離子布植製程，用來於該第一堆疊結構兩側的該矽基底表面分別形成該MOS電晶體的源極與漏極。
5.如權利要求1所述的製程，其特徵是該第二堆疊結構中的該第一金屬矽化物層以及該第一導電層用來作為一電容下電極，而該電容下電極以及該電容上電極間的該第一氧化層以及該第二氧化層用來作一電容介電層。
6.如權利要求1所述的製程，其特徵是該第一金屬矽化物層由矽化鎢所構成。
7.如權利要求1所述的製程，其特徵是該第二微影暨蝕刻製程利用該第二氧化層作為蝕刻停止層。
8.如權利要求1所述的製程，其特徵是該介電層由四氧乙基矽所構成。
9.如權利要求1所述的製程，其特徵是該導線區域以及該電容區域的該半導體基底表面均另形成有一場氧化層。
10.如權利要求9所述的製程，其特徵是在蝕刻部分的該介電層以及該第二氧化層時，利用各該場氧化層以及該半導體基底表面作為蝕刻停止層，以形成該等側壁子。
11.如權利要求1所述的製程，其特徵是在進行該自行對準金屬矽化物製程前，另包含有一自行對準金屬矽化物阻擋製程，用來定義該半導體基底表面非自行對準金屬矽化物的區域。
12.如權利要求1所述的製程，其特徵是形成於該導線區域上的該導線用來作為該集成電路的電阻。
13.一種集成電路的混合模式製程，其特徵是該製程包含有下列步驟提供一半導體基底，且該半導體基底表面至少包含有一導線區域、一金屬氧化半導體(MOS)電晶體區域以及一電容區域，且該導線區域與該電容區域內各設有一場氧化層；於該半導體基底表面依序形成一柵極氧化層、一第一導電層以及一第一金屬矽化物層；進行一第一微影暨蝕刻製程，去除部分的該第一金屬矽化物層以及該第一導電層，以同時於該MOS電晶體區域與該電容區域上分別形成一第一堆疊結構以及一第二堆疊結構；於該半導體基底表面依序形成一第一氧化層以及一第二導電層，並覆蓋該第一堆疊結構以及該第二堆疊結構；進行一第二微影暨蝕刻製程，去除部分的該第二導電層，以於該導線區域表面以及該第二堆疊結構頂部分別形成一導線以及一電容上電極；於該半導體基底表面形成一介電層，並覆蓋該導線、該第一堆疊結構、該電容上電極以及該第二堆疊結構；蝕刻部分的該介電層以及該第一氧化層，以於該導線、該第一堆疊結構、該電容上電極以及該第二堆疊結構的周圍側壁各形成一側壁子；進行一離子布植製程，以於該第一堆疊結構兩側的該矽基底表面分別形成一摻雜區域；以及進行一自行對準金屬矽化物製程，以於該導線頂部表面、該電容上電極頂部表面以及該MOS電晶體區域中的該矽基底表面分別形成一第二金屬矽化物層。
14.如權利要求13所述的製程，其特徵是該第一與第二導電層皆為一多晶矽層，該第一與第二氧化層皆為一多晶矽間氧化層，而該第一金屬矽化物層則為一多晶金屬矽化物層。
15.如權利要求13所述的製程，其特徵是該第一金屬矽化物層表面另包含有一第二氧化層。
16.如權利要求15所述的製程，其特徵是該第二堆疊結構中的該第一金屬矽化物層以及該第一導電層用來作為一電容下電極，而該電容下電極以及該電容上電極間的該第一氧化層以及該第二氧化層用來作一電容介電層。
17.如權利要求13所述的製程，其特徵是該第一堆疊結構中的該第一導電層以及該第一金屬矽化物層用來作為該集成電路的MOS電晶體的柵極，而該摻雜區域則作為該MOS電晶體的源極與漏極。
18.如權利要求13所述的製程，其特徵是該第一金屬矽化物層由矽化鎢所構成，而該介電層則由四氧乙基矽所構成。
19.如權利要求13所述的製程，其特徵是該第二微影暨蝕刻製程利用該第一氧化層作為蝕刻停止層。
20.如權利要求13所述的製程，其特徵是在蝕刻部分的該介電層以及該第一氧化層時，利用各該場氧化層以及該半導體基底表面作為蝕刻停止層，以形成該等側壁子。
21.如權利要求13所述的製程，其特徵是在進行該自行對準金屬矽化物製程前，另包含有一自行對準金屬矽化物阻擋製程，用來定義該半導體基底表面非自行對準金屬矽化物的區域。
22.如權利要求13所述的製程，其特徵是形成於該導線區域上的該導線用來作為該集成電路的電阻。
全文摘要
一種混合模式製程，通過蝕刻一基底表面堆疊的一第一多晶矽層、一多晶金屬矽化物層與一第一多晶矽間氧化層，形成一柵極與一下電極結構，再沉積一第二多晶矽間氧化層與一第二多晶矽層，並將其蝕刻成一導線與一上電極，最後利用側壁子以及離子布植和自行對準金屬矽化物等製程，以於該基底表面完成導線、MOS電晶體以及電容的混合模式製程；本發明將導線、MOS電晶體與該容結構以最少的步驟製作於矽基底表面，故可以達到提升製程效率的目的；本發明的製作方法可應用於高積集度的集成電路的半導體產品的生產，而達到提升產品競爭力的效果。
文檔編號H01L21/70GK1490868SQ02146218
公開日2004年4月21日 申請日期2002年10月16日 優先權日2002年10月16日
發明者蔡慶輝 申請人:聯華電子股份有限公司