形成半導體器件的金屬布線的方法

2023-04-28 12:21:31 1

專利名稱：形成半導體器件的金屬布線的方法
技術領域：
本發明實施例涉及一種電子器件及其方法。 一些實施例涉及一種形成半導體器件
的金屬布線的方法。
背景技術：
銅布線可以用於半導體器件的層間連接。可由鑲嵌工藝形成銅布線。鑲嵌工藝可 涉及在溝槽形狀的上面(on)和/或上方(over)形成布線的工藝。鑲嵌工藝可包括通過光 刻和/或蝕刻工藝在介電層的上面和/或上方形成溝槽。鑲嵌工藝可包括用諸如鎢(W)、鋁 (Al)和/或銅(Cu)的導電材料填充溝槽。鑲嵌工藝可以包括利用諸如回蝕(etch back) 方法和/或化學機械拋光(CMP)方法來去除除布線之外的導電材料。 為了充分完全地掩埋溝槽，可以沉積具有足夠厚度的導電層，並可通過鑲嵌工藝 中的CMP工藝拋光相對厚的導電層，其中該相對厚的導電層位於除溝槽以外的區域上面和 /或上方。但是，可能發生凹陷現象(dishingphenomenon)，這是因為由於過度拋光和/或 相對提高的CMP工藝速度，溝槽內的導電層的表面會下陷，比如會成為凹面。此外，可能產 生刮痕(scratch)。 圖1示出了可在鑲嵌工藝中執行的CMP工藝之後的匿圖和缺陷。基本上大部分 缺陷可存在於晶片的邊緣區域，如圖1(a)所示；和/或缺陷可集中地產生於頂層。頂層與 內層和/或中間層可顯著地不同。區別可源於介電層的類型(比如TEOS、FSG/USG等)、厚 度和/或形成雙重鑲嵌(dual damascene)的方法。 圖2(a)和圖2(b)示出了器件的正面圖像和側面圖像。雖然缺陷看上去與CMP刮 痕相似，但其實與之不同。CMP刮痕可存在於介電層和金屬布線上面和/或上方，而可能集 中缺失的線狀銅(linear copper) (Cu)的缺陷可存在於金屬布線上面和/或上方。如圖 2(b)所示，這個缺陷可與CMP刮痕不同，而且可含有位於溝槽的側壁處的空隙(void)。
因此，需要一種形成半導體器件的金屬布線的方法及其器件，從而能最大化半導 體產量(yield)。還需要一種形成半導體器件的金屬布線的方法及其器件，從而能充分 (substantially)去除在溝槽的上面和/或上方的下側(lowerside)產生的氧化物、以及/ 或者在晶片表面上和/或上方存留的副產物。

發明內容
實施例涉及形成半導體器件的金屬布線的方法及其器件。根據實施例，形成金屬 布線的方法可最大化半導體產量。在實施例中，形成半導體器件的金屬布線的方法可充分 去除溝槽上面和/或上方的氧化物、和/或在晶片表面上面和/或上方存留的副產物。
根據實施例，形成半導體器件的金屬布線的方法可包括在金屬布線上面和/或上 方形成介電層。在實施例中，形成半導體器件的金屬布線的方法可包括在介電層上面和/ 或上方形成接觸孔，其中該接觸孔可暴露金屬布線的部分表面。在實施例中，形成半導體器 件的金屬布線的方法可包括在接觸孔的內側上面和/或上方執行氧化物去除工藝。
根據實施例，形成半導體器件的金屬布線的方法可包括在下部金屬布線上面和/ 或上方形成介電層。在實施例中，形成半導體器件的金屬布線的方法可包括在介電層上和 /或上方形成溝槽，其中該溝槽可暴露下部金屬布線的部分表面。在實施例中，形成半導體 器件的金屬布線的方法可包括在溝槽的內側壁上和/或上方執行副產物去除工藝。在實施 例中，形成半導體器件的金屬布線的方法可包括在溝槽上和/或上方形成擴散阻擋層。
根據實施例，形成半導體器件的金屬布線的方法可包括在襯底上和/或上方形成 介電層，其中在該襯底中可形成下部金屬布線。在實施例中，形成半導體器件的金屬布線的 方法可包括通過部分地蝕刻介電層而形成溝槽。在實施例中，形成半導體器件的金屬布線 的方法可包括在溝槽之上和/或上方執行等離子體處理。在實施例中，形成半導體器件的 金屬布線的方法可包括在溝槽之上和/或上方形成上部金屬布線。 根據實施例，形成半導體器件的金屬布線的方法可包括氫等離子體處理工藝。在 實施例中，氫等離子體處理工藝可包括外來物質(foreign material)去除工藝，其可利用 H2氣、He氣和/或Ar氣形成等離子體，並且/或者可利用激發的H+離子。
根據實施例，形成金屬布線的方法及其器件可最大化器件的特性。在實施例中，形 成金屬布線的方法可相對有效地去除在溝槽下部上面和/或上方的銅氧化物(Cu-0xide)、 以及/或者在晶片表面上面和/或上方存留的副產物，例如，通過在鑲嵌圖案之後在襯底上 面和/或上方執行氫等離子體處理。


實例圖1是示出缺失線狀銅的缺陷圖的示意圖和圖像。
實例圖2是示出圖1所示缺陷的俯視圖和剖視圖。 實例圖3至圖5是剖視圖，示出了根據實施例的形成半導體器件的金屬布線的方 法。 實例圖6是將一半導體器件的產量與根據實施例製造的半導體器件的產量進行 比較的坐標圖。 實例圖7是將一半導體器件中產生缺陷的區域與根據實施例製造的半導體器件 中產生缺陷的區域進行比較的示意圖。 實例圖8至圖9是將一半導體器件的電特性與根據實施例製造的半導體器件的電 特性進行比較的坐標圖。 實例圖10至圖11是將不對柵極氧化物的Vramp進行氫等離子體處理工藝與根據 實施例進行的氫等離子體處理工藝進行比較的坐標圖。
具體實施例方式
本發明的實施例涉及形成半導體器件的金屬布線的方法。參見實例圖3至圖5， 剖視圖示出了形成半導體器件的金屬布線的方法。參見圖3，銅(Cu)可沉積在半導體襯底 100的上面和/或上方。在實施例中，半導體襯底可包含矽、絕緣體上的矽(SOI)、鍺和/或 其它半導體材料。從而，實施例包含使用一種或多種半導體材料和/或技術製造的器件，其 中所述技術諸如為在玻璃襯底之上和/或上方使用多晶矽的薄膜電晶體(TFT)技術。
根據實施例，銅(Cu)沉積可包含離子束、電子束和/或RF濺射法。在實施例中，可用光致抗蝕劑圖案來蝕刻銅(Cu)以形成下部金屬布線101。在實施例中，例如可在半導 體襯底100和/或下部金屬布線IOI上形成介電層110。在實施例中，介電層IIO可由氧化 物和/或氮化物形成，如Si02。在實施例中，可在介電層110上面和/或上方形成光致抗蝕
劑圖案，並且介電層iio可使用一圖案被選擇性地移除。在實施例中，可形成暴露一部分下
部金屬布線101的溝槽120。 根據實施例，可應用鑲嵌工藝。在實施例中，在接觸孔和/或通孔形成之後，也可 應用去除外來物質和/或氧化物的工藝。在實施例中，可執行氫等離子體處理工藝，作為去 除銅氧化物和/或副產物的工藝，所述銅氧化物可在溝槽120之上和/或上方的下側處產 生，所述副產物可存留在晶片表面上面和/或上方。當要在溝槽120內形成的金屬布線可以 含有在頂層上面和/或上方的金屬布線時，銅氧化物可形成在溝槽120的下底部121上面 和/或上方。另外，副產物可存留在溝槽120的部分側壁上。在實施例中，可執行氫等離子 體處理工藝以去除外來物質。在實施例中，氫等離子體處理工藝可用H2氣體和/或如He、 Ar等惰性氣體來形成等離子體。在實施例中，例如可利用激發的H+離子，在溝槽的下端和 /或側壁物理地去除外來物質。 根據實施例，氫等離子體處理工藝可包含大體上去除形成在溝槽的下底部121上 面和/或上方的銅氧化物的工藝，其中溝槽的下底部121可以是下部金屬布線101的上表 面。在實施例中，氫等離子體處理工藝可包含利用激發的氫離子去除銅氧化物的工藝。在 實施例中，氫等離子體處理工藝可涉及用於下部金屬布線的氧化物去除工藝。在實施例中， 大體上去除溝槽120的側壁122處產生的副產物可由氫等離子體處理工藝執行。在實施例 中，氫等離子體處理工藝可涉及用於溝槽和/或接觸孔的副產物去除工藝。
參見圖4，擴散阻擋層130和/或銅籽晶層140可例如被順序地沉積在溝槽120上 面和/或上方。根據實施例，在擴散阻擋層130和/或銅籽晶層140在溝槽120內形成之 後，可加入電解質。在實施例中，在ECP工藝中使用的電解質可包括有機材料成分，如促進 劑、抑制劑和/或控制劑(lever)，其中該電解質可包括添加物，用來在銅間隙填充工藝期 間抑制空隙和/或接縫的形成。在實施例中，有機添加物可存在於電解質之中，從而可加速 從下至上的填充(bottom-up fill)。 參見圖5，利用諸如銅籽晶層140在溝槽之中形成銅金屬之後，通過CMP工藝可平 坦化銅金屬的上表面。在實施例中，可形成上部金屬布線150，例如圖示。在實施例中，可執 行氫等離子體處理工藝，作為去除在溝槽之中產生的外來物質的工藝。在實施例中，根據實 施例製造的半導體器件可具有最大化的特性。 參見實例圖6至圖7，示意圖示出執行了氫等離子體處理工藝的半導體器件的產 量與沒有執行氫等離子體處理工藝的半導體器件的產量之間的比較。根據實施例，作為執 行氫等離子體處理的結果，晶片的缺陷分布可大體上均勻地形成，如圖7所示，並且/或者 此類缺陷的數量可被相對顯著地降低。在實施例中，晶片邊緣的缺陷率可被相對顯著地降 低，並且/或者晶片產量可被充分地大幅提高，例如提高了約50%到70% ，如圖6所示。
參見實例圖8和圖9，坐標圖示出了一半導體器件的電特性與根據實施例製造的 半導體器件的電特性之間的比較。在實施例中，氫等離子體處理不會顯著不利地影響器件 的電特性，如薄層電阻(sheet resistance)、鏈電阻(chainresistance)和/或洩漏電流。 在實施例中，雖然可在形成擴散阻擋層之前，在溝槽內部和/或半導體襯底的上面和/或上方執行氫等離子體處理，但是如圖8和圖9分別所示的鏈電阻和/或洩漏電流等電特性可 與未執行氫等離子體處理時大體相似。 參見實例圖IO和圖ll，坐標圖示出了不對柵極氧化物的Vramp進行氫等離子體處 理工藝與根據實施例進行的氫等離子體處理工藝之間的比較。參見圖10，示出了用於nM0S 的比較圖，參見圖ll，示出了用於pMOS的比較圖。雖然使用氫等離子體處理工藝可能要考 慮半導體器件的天線效應，但根據實施例的電晶體的特性沒有實質的變化。如對比的結果 所示，雖然執行氫等離子體處理以去除溝槽內產生的外來物質，但半導體器件的產量可被 最大化，並且/或者半導體器件的特性不會受到顯著不利的影響。 根據實施例，氫等離子體處理可在擴散阻擋層被沉積之前進行，且可用於充分去 除溝槽下部上面和/或上方的銅氧化物。在實施例中，氫等離子體處理可清除在氧化矽層 的表面之上和/或上方產生的雜質。在實施例中，氫等離子體處理可相對有效地去除會損 害氧化矽層與擴散阻擋層之間粘接的聚合物基(polymer-based)副產物。在實施例中，氫 等離子體處理可相對有效地充分防止銅流失。 根據實施例，通過解決線狀銅流失的問題，並且/或者充分地防止這一問題的產 生，半導體器件的產量可被最大化。銅流失例如可從Cu FCT器件的頂部銅布線產生，並且 可集中地產生在晶片的邊緣區域之上和/或上方。這樣的缺陷會縮短(shorting)布線而 降低器件產量，這包含具有約為50%或更大的廢品率(kill-ratio)的致命缺陷。在實施例 中，例如在沉積擴散阻擋層之前執行的氫等離子體處理可相對有效地解決這些問題。還有， 在介電層的表面和擴散阻擋層之間的不充分粘接可能導致銅流失。但是，在實施例中，可通 過氫等離子體處理來最小化晶片邊緣的故障率(fail-rate)，並且/或者可最大化晶片產 量，例如提高約30%。 對本領域的技術人員顯而易見並且明顯的是，可對揭示的實施例做各種更改和變 化。因此，所揭示的實施例旨在覆蓋顯而易見和明顯的更改與變化，只要它們落在所附的權 利要求及其等效範圍之內。
權利要求
一種方法，包括如下步驟在金屬布線上形成介電層；形成暴露所述金屬布線的至少部分表面的接觸孔；以及在所述接觸孔的內側上執行氧化物去除工藝。
2. 如權利要求1所述的方法，其中所述氧化物去除工藝包括含有激發的氫離子的氫等 離子體處理工藝。
3. 如權利要求2所述的方法，其中在所述金屬布線的所述暴露表面和所述接觸孔的側 壁上執行所述氫等離子體處理工藝。
4. 如權利要求1所述的方法，其中 所述金屬布線由銅形成；銅氧化物形成在所述金屬布線的所述暴露表面上；以及 所述氫等離子體處理工藝含有激發的氫離子並充分去除了所述銅氧化物。
5. —種方法，包括如下步驟 在下部金屬布線上形成介電層； 形成暴露所述下部金屬布線的部分表面的溝槽； 在所述溝槽的內側壁上執行副產物去除工藝；以及 在所述溝槽上形成擴散阻擋層。
6. 如權利要求5所述的方法，其中執行所述副產物去除工藝包括含有激發的氫離子的 氫等離子體處理工藝。
7. 如權利要求5所述的方法，其中執行所述副產物去除工藝包括在所述溝槽的所述側 壁和所述溝槽的下底部上執行等離子體處理。
8. —種方法，包括如下步驟 在含有下部金屬布線的襯底上形成介電層； 通過部分地蝕刻所述介電層形成溝槽； 在所述溝槽的內側上執行等離子體處理；以 及 在所述溝槽上形成上部金屬布線。
9. 如權利要求8所述的方法，其中所述等離子體處理包括含有激發的氫離子的氫等離 子體處理工藝。
10. 如權利要求8所述的方法，其中所述溝槽被形成為使得所述下部金屬布線的部分上表面被暴露；以及 在所述溝槽上的所述下部金屬布線上執行所述氫等離子體處理，以去除在所述上表面 上形成的氧化物。
全文摘要
一種形成半導體器件的金屬布線的方法及其器件。形成金屬布線的方法及其器件，可通過充分地去除在溝槽上和/或上方的氧化物，和/或通過充分地去除可能存留在晶片表面上和/或上方的副產物，使半導體產量最大化。形成半導體的金屬布線的方法可包括在金屬布線上和/或上方形成介電層。形成半導體的金屬布線的方法可包括在介電層上和/或上方形成接觸孔，所述接觸孔可暴露金屬布線的部分表面。形成半導體的金屬布線的方法可包括在接觸孔的內側上和/或上方執行氧化物去除工藝，和/或在溝槽的內側壁上和/或上方執行副產物去除工藝。
文檔編號H01L21/768GK101740487SQ20091021183
公開日2010年6月16日 申請日期2009年11月5日 優先權日2008年11月5日
發明者金相喆 申請人:東部高科股份有限公司