存儲陣列中的mos管閾值電壓的測試方法
2023-04-30 02:49:41 1
存儲陣列中的mos管閾值電壓的測試方法
【專利摘要】一種存儲陣列中的MOS管閾值電壓的測試方法，所述存儲陣列包括多個呈陣列排布的存儲單元，所述存儲單元包括第一傳輸NMOS管、第二傳輸NMOS管、第一下拉NMOS管、第二下拉NMOS管、第一上拉PMOS管和第二上拉PMOS管，所述測試方法包括：通過行解碼和列解碼在所述存儲陣列中選中一存儲單元；對與選中的存儲單元連接的字線、第一位線、第二位線、第一電源線、第二電源線、第一襯底端和第二襯底端施加電壓，測量與所述選中的存儲單元連接的位線上的電流以獲得所述選中的存儲單元中的MOS管的閾值電壓。本發明技術方案提供的存儲陣列中的MOS管閾值電壓的測試方法，可以獲得存儲陣列中的大量MOS管的閾值電壓。
【專利說明】 存儲陣列中的MOS管閾值電壓的測試方法
【技術領域】
[0001]本發明涉及集成電路【技術領域】，特別涉及一種存儲陣列中的MOS管閾值電壓的測試方法。
【背景技術】
[0002]隨著集成電路集成度的提高以及電源電壓的降低，構成集成電路的半導體器件的幾何尺寸不斷縮減，這就要求不斷改進晶片的製造工藝。製造工藝的改進對單個半導體器件的性能影響很大，為評估半導體器件的性能，通常需要對半導體器件的可靠性進行測試。
[0003]MOS管閾值電壓是影響存儲器可靠性的一項重要指標。現有技術中，通常通過晶圓可接受性測試(WAT, Wafer Acceptance Test)獲得靜態隨機存儲器(SRAM, Static RandomAccess Memory)存儲陣列中的MOS管閾值電壓。
[0004]晶圓可接受性測試的基本原理是測試位於晶圓切割道(Scribe line)上的測試鍵(test key)獲得單個半導體器件的性能參數。參考圖1所示的晶圓結構示意圖，晶圓11被切割道12劃分為多個晶片(chip) 13。在製作所述晶片13時，在所述切割道12上面會製作單個半導體元件，位於所述切割道12上面的元件即被稱為測試鍵。參考圖2，所述切割道12上具有測試鍵M20和測試鍵M21，通過測試所述測試鍵M20和測試鍵M21，可以獲得所述切割道12周圍的晶片中的MOS管特性。
[0005]測試SRAM存儲陣列中的PMOS管閾值電壓時，對所述測試鍵M20的漏極、源極和襯底連接的焊盤施加相應的直流電壓，對所述測試鍵M20的柵極連接的焊盤施加掃描電壓，並在施加所述掃描電壓期間測量所述測試鍵M20的漏極電流，得到所述測試鍵M20的漏極電流隨所述測試鍵M20的柵源電壓(即柵極和源極之間的電壓差)變化的特性曲線，根據所述特性曲線再計算所述測試鍵M20的閾值電壓。
[0006]所述測試鍵M20的閾值電壓即代表了 SRAM存儲陣列中的PMOS管閾值電壓。測試SRAM存儲陣列中的NMOS管閾值電壓的方法與測試PMOS管的方法類似，即測試所述測試鍵M21的閾值電壓，具體操作在此不再贅述。
[0007]為了準確對SRAM的可靠性進行評估，獲取存儲陣列中大量MOS管的閾值電壓以進行統計分析是非常必要的。然而，通過晶圓可接受性測試獲得存儲陣列中的MOS管閾值電壓時，每個測試鍵需要連接四個焊盤，即測試鍵的柵極、漏極、源極和襯底各連接一個焊盤，而所述切割道12放置測試鍵和焊盤的區域是十分有限的，利用晶圓可接受性測試無法得到存儲陣列中的大量MOS管閾值電壓。
【發明內容】
[0008]本發明解決的是利用晶圓可接受性測試無法獲得存儲陣列中大量MOS管的閾值電壓的問題。
[0009]為解決上述問題，本發明提供一種存儲陣列中的MOS管閾值電壓的測試方法，所述存儲陣列包括多個呈陣列排布的存儲單元，所述存儲單元包括第一傳輸NMOS管、第二傳輸NMOS管、第一下拉NMOS管、第二下拉NMOS管、第一上拉PMOS管和第二上拉PMOS管，所述測試方法包括:
[0010]通過行解碼和列解碼在所述存儲陣列中選中一存儲單元；
[0011]對與選中的存儲單元連接的字線、第一位線、第二位線、第一電源線、第二電源線、第一襯底端和第二襯底端施加電壓，測量與所述選中的存儲單元連接的位線上的電流以獲得所述選中的存儲單元中的MOS管的閾值電壓。
[0012]可選的，測試所述第一傳輸NMOS管的閾值電壓包括:將所述第二下拉NMOS管的柵極初始化為低電平，將所述第一下拉NMOS管的柵極初始化為高電平；初始化結束後，施加所述存儲陣列的電源電壓至所述第一電源線、第一襯底端、第一位線和第二位線，施加OV電壓至所述第二電源線和第二襯底端，以預定步進電壓將所述字線的電壓由OV電壓掃描至所述存儲陣列的電源電壓；在所述將所述字線的電壓由OV電壓掃描至所述存儲陣列的電源電壓期間，測量所述第一位線上的電流。
[0013]可選的，測試所述第二傳輸NMOS管的閾值電壓包括:將所述第一下拉NMOS管的柵極初始化為低電平，將所述第二下拉NMOS管的柵極初始化為高電平；初始化結束後，施加所述存儲陣列的電源電壓至所述第一電源線、第一襯底端、第一位線和第二位線，施加OV電壓至所述第二電源線和第二襯底端，以預定步進電壓將所述字線的電壓由OV電壓掃描至所述存儲陣列的電源電壓；在所述將所述字線的電壓由OV電壓掃描至所述存儲陣列的電源電壓期間，測量所述第二位線上的電流。
[0014]可選的，測試所述第一下拉NMOS管的閾值電壓包括:施加所述存儲陣列的電源電壓至所述第二電源線和第一襯底端，施加OV電壓至所述第一位線和第二襯底端，施加控制電壓至所述字線，以預定步進電壓將所述第二位線和第一電源線的電壓由OV電壓掃描至所述存儲陣列的電源電壓，其中，所述控制電壓高於所述存儲陣列的電源電壓；在所述將所述第二位線和第一電源線的電壓由OV電壓掃描至所述存儲陣列的電源電壓期間，測量所述第一位線上的電流。
[0015]可選的，測試所述第二下拉NMOS管的閾值電壓包括:施加所述存儲陣列的電源電壓至所述第二電源線和第一襯底端，施加OV電壓至所述第二位線和第二襯底端，施加控制電壓至所述字線，以預定步進電壓將所述第一位線和第一電源線的電壓由OV電壓掃描至所述存儲陣列的電源電壓，其中，所述控制電壓高於所述存儲陣列的電源電壓；在所述將所述第一位線和第一電源線的電壓由OV電壓掃描至所述存儲陣列的電源電壓期間，測量所述第一位線上的電流。
[0016]可選的，測試所述第一上拉PMOS管的閾值電壓包括:施加所述存儲陣列的電源電壓至所述第一位線和第一襯底端，施加OV電壓至所述第一電源線和第二襯底端，施加控制電壓至所述字線，以預定步進電壓將所述第二位線和第二電源線的電壓由所述存儲陣列的電源電壓掃描至OV電壓，其中，所述控制電壓高於所述存儲陣列的電源電壓；在所述將所述第二位線和第二電源線的電壓由所述存儲陣列的電源電壓掃描至OV電壓期間，測量所述第一位線上的電流。
[0017]可選的，測試所述第二上拉PMOS管的閾值電壓包括:施加所述存儲陣列的電源電壓至所述第二位線和第一襯底端，施加OV電壓至所述第一電源線和第二襯底端，施加控制電壓至所述字線，以預定步進電壓將所述第一位線和第二電源線的電壓由所述存儲陣列的電源電壓掃描至OV電壓，其中，所述控制電壓高於所述存儲陣列的電源電壓；在所述將所述第一位線和第二電源線的電壓由所述存儲陣列的電源電壓掃描至OV電壓期間，測量所述第二位線上的電流。
[0018]可選的，所述預定步進電壓的電壓值為0.005V至0.1V。
[0019]可選的，所述存儲陣列的電源電壓的電壓值為0.5V至2.5V。
[0020]可選的，所述控制電壓的電壓值為IV至3V。
[0021]與現有技術相比，本發明的技術方案具有以下優點:
[0022]通過行解碼和列解碼選中存儲陣列中的一個存儲單元，對選中的存儲單元連接的字線、第一位線、第二位線、第一電源線、第二電源線、第一襯底端和第二襯底端施加相應的電壓，測量與所述選中的存儲單元連接的位線上的電流即可以獲得所述選中的存儲單元中的MOS管的閾值電壓。由於本發明技術方案是直接對存儲陣列中的MOS管進行測試，不需要在晶圓切割道上放置測試鍵，只需放置與所述字線、第一位線、第二位線、第一電源線、第二電源線、第一襯底端和第二襯底端連接的焊盤，以及與儲存陣列的地址線連接的焊盤，並且，當與所述地址線連接的焊盤有N個時，經過行解碼和列解碼可以選中2N個存儲單元進行測試，因此，本發明技術方案提供的測試MOS管閾值電壓的方法，可以獲得存儲陣列中大量MOS管的閾值電壓。
[0023]進一步，本發明技術方案提供的測試MOS管閾值電壓的方法，在測試前不需要暴露出MOS管的電極，也不會對晶片造成損壞，測試MOS管閾值電壓的速度快，測試成本低。
【專利附圖】
【附圖說明】
[0024]圖1是晶圓的結構示意圖；
[0025]圖2是圖1所示的切割道的結構示意圖；
[0026]圖3是本發明涉及的存儲單元的結構示意圖；
[0027]圖4是本發明實施例1的第一傳輸NMOS管的漏極電流隨其柵源電壓變化的示意圖；
[0028]圖5是本發明實施例3的第一下拉NMOS管的漏極電流隨其柵源電壓變化的示意圖；
[0029]圖6是本發明實施例5的第一上拉PMOS管的漏極電流隨其源柵電壓變化的示意圖；
[0030]圖7是採用本發明技術方案提供的測試方法測試出的十個失效存儲單元的MOS管閾值電壓的數據表；
[0031]圖8是採用納米探針測試圖7中失效的存儲單元Cell9的閾值電壓的數據表。
【具體實施方式】
[0032]本發明技術方案提供了一種獲得存儲陣列中大量MOS管閾值電壓的測試方法，所述存儲陣列為SRAM存儲陣列，包括多個呈陣列排布的存儲單元。所述MOS管閾值電壓的測試方法包括:
[0033]通過行解碼和列解碼在所述存儲陣列中選中一存儲單元；
[0034]對與選中的存儲單元連接的字線、第一位線、第二位線、第一電源線、第二電源線、第一襯底端和第二襯底端施加電壓，測量與所述選中的存儲單元連接的位線上的電流以獲得所述選中的存儲單元中的MOS管的閾值電壓。
[0035]具體地，測試MOS管閾值電壓時，首先選中一個待測試的存儲單元，所述待測試的存儲單元可任意選取。為方便描述，將所述待測試的存儲單元定義為目標存儲單元。
[0036]選中所述目標存儲單元的具體操作方式為:將所述目標存儲單元的地址信號通過地址線輸入存儲器的行解碼電路和列解碼電路，即對所述地址線連接的焊盤施加所述目標存儲單元的地址信號；經過所述行解碼電路和列解碼電路解碼，選中所述目標存儲單元。
[0037]本領域技術人員知曉，當有N條地址線時，經過行解碼和列解碼，可以對2N個存儲單元進行選擇，也即放置N個焊盤，可以測試2n個存儲單元中的MOS管閾值電壓。
[0038]在本技術方案中，由於所述存儲陣列為SRAM存儲陣列，因此，所述目標存儲單元包括多個MOS管。圖3是本發明涉及的存儲單元的結構示意圖，參考圖3，所述存儲單元包括第一傳輸NMOS管PGl、第二傳輸NMOS管PG2、第一下拉NMOS管TOl、第二下拉NMOS管TO2、第一上拉PMOS管PUl和第二上拉PMOS管PU2。
[0039]其中，所述第一傳輸NMOS管PGl的柵極與所述第二傳輸NMOS管PG2的柵極連接並連接至字線WL，所述第一傳輸NMOS管PGl的第一電極連接第一位線BL，所述第一傳輸NMOS管PGl的第二電極連接所述第一上拉PMOS管PUl的第一電極、第一下拉NMOS管TOl的第一電極、第二上拉PMOS管PU2的柵極和第二下拉NMOS管TO2的柵極；
[0040]所述第二傳輸NMOS管PG2的第一電極連接第二位線BB，所述第二傳輸NMOS管PG2第二電極連接所述第二上拉PMOS管PU2的第一電極、第二下拉NMOS管PD2的第一電極、第一上拉PMOS管PUl的柵極和第一下拉NMOS管TOl的柵極；
[0041 ] 所述第一上拉PMOS管PUl的第二電極和所述第二上拉PMOS管PU2的第二電極連接並連接至第一電源線Vdd，所述第一下拉NMOS管PDl的第二電極和所述第二下拉NMOS管PD2的第二電極連接並連接至第二電源線Vss ；
[0042]所述第一上拉PMOS管PUl和第二上拉PMOS管PU2的襯底相連並作為第一襯底端NW，所述第一傳輸NMOS管PG1、第二傳輸NMOS管PG2、第一下拉NMOS管PDl和第二下拉NMOS管TO2的襯底相連並作為第二襯底端PW。
[0043]若圖3所示的存儲單元是經過行解碼和列解碼後選中的所述目標存儲單元，測試所述目標存儲單元中的不同MOS管閾值電壓，施加的測試電壓也不相同，以下結合附圖和具體的實施例進行詳細說明。
[0044]下面對測試所述第一傳輸NMOS管PGl的閾值電壓進行說明。
[0045]測試所述第一傳輸NMOS管PGl的閾值電壓時，首先對所述第二下拉NMOS管TO2的柵極和第一下拉NMOS管PDl的柵極進行初始化:將所述第二下拉NMOS管PD2的柵極(SP所述第一傳輸NMOS管PGl的第二電極)初始化為低電平，將所述第一下拉NMOS管PDl的柵極(即所述第二傳輸NMOS管PG2的第二電極)初始化為高電平。
[0046]具體地，在對所述存儲陣列施加所述存儲陣列的電源電壓後，即對所述存儲陣列供電後，對所述字線WL施加高電平電壓使所述第一傳輸NMOS管PGl和第二傳輸NMOS管PG2導通，通過寫控制電路對所述第一位線BL施加低電平電壓，對所述第二位線BB施加高電平電壓。
[0047]所述第一位線BL上的低電平電壓通過所述第一傳輸NMOS管PGl傳輸至所述第二下拉NMOS管PD2的柵極，並使所述第二下拉NMOS管PD2截止；所述第二位線BB上的高電平電壓通過所述第二傳輸NMOS管PG2傳輸至所述第一下拉NMOS管TOl的柵極，並使所述第一下拉NMOS管PDl導通，初始化完成。
[0048]所述第二下拉NMOS管TO2的柵極和第一下拉NMOS管TOl的柵極初始化結束後，施加所述存儲陣列的電源電壓至所述第一電源線Vdd、第一襯底端NW、第一位線BL和第二位線BB，施加OV電壓至所述第二電源線Nss和第二襯底端PW，以預定步進電壓將所述字線WL的電壓由OV電壓掃描至所述存儲陣列的電源電壓。
[0049]在對所述字線WL進行電壓掃描期間，對所述第一電源線Vdd、第一襯底端NW、第一位線BL、第二位線BB、第二電源線Vss和第二襯底端PW施加的電壓保持不變，使所述第一上拉PMOS管I3UU第二上拉PMOS管PU2和所述第二下拉NMOS管PD2截止。
[0050]由於初始化後所述第一傳輸NMOS管PGl的第二電極為低電平，所述第二傳輸NMOS管PG2的第二電極為高電平，因此，在對所述字線WL進行電壓掃描期間，所述第一下拉NMOS管PDl始終導通，將所述第一傳輸NMOS管PGl的第二電極與所述第二電源線Vss連接。
[0051]所述第一傳輸NMOS管PGl的柵極電壓即為所述字線WL上的電壓，所述第一傳輸NMOS管PGl的漏極電壓即為所述第一位線BL上的電壓，所述第一傳輸NMOS管PGl的源極電壓即為所述第二電源線Vss上的電壓。
[0052]對所述字線WL施加的電壓是由OV電壓開始逐漸上升，每次增加的電壓均為所述預定步進電壓，直至增加到所述存儲陣列的電源電壓結束。因此，所述第一傳輸NMOS管PGl的柵極和源極之間的電壓差(即柵源電壓)不斷增大，控制所述第一傳輸NMOS管PGl由截止變為導通。
[0053]所述存儲陣列的電源電壓亦即存儲器的電源電壓，電壓值通常為0.5V至2.5V，所述預定步進電壓為0.005V至0.1V，可根據實際需求進行設定。在本實施例中，所述存儲陣列的電源電壓的電壓值為IV，所述預定步進電壓的電壓值為0.02V。
[0054]在將所述字線WL的電壓由OV電壓掃描至所述存儲陣列的電源電壓期間，測量所述第一傳輸NMOS管PGl的漏極電流，即測量所述第一位線BL上的電流。具體地，所述字線WL上的電壓每升高一次，對應對所述第一位線BL上的電流進行一次測量。測量所述第一位線BL上的電流可直接採用電源監測單元(PMU, Power Monitor Unit)進行測量,也可以採用其他方式進行測量，本發明對此不作限定。
[0055]獲得所述第一傳輸NMOS管PGl在不同柵源電壓下的漏極電流後，可以得到所述第一傳輸NMOS管PGl的漏極電流-柵源電壓的特性曲線。
[0056]圖4是所述第一傳輸NMOS管PGl的漏極電流隨其柵源電壓變化的示意圖。參考圖4,橫坐標表不所述第一傳輸NMOS管PGl的柵源電壓,單位mV ;縱坐標表不所述第一傳輸NMOS管PGl的漏極電流，單位nA。根據對所述字線WL施加的電壓以及測量得到的所述第一傳輸NMOS管PGl的漏極電流，在圖4中可作出一系列離散點。依次連接相鄰的離散點，獲得圖4中的實曲線，所述實曲線即為所述第一傳輸NMOS管PGl的漏極電流-柵源電壓的特性曲線。
[0057]根據所述第一傳輸NMOS管PGl的漏極電流-柵源電壓的特性曲線，可以採用不同方式計算所述第一傳輸NMOS管PGl的閾值電壓。在本實施例中，採用常電流係數法計算所述第一 NMOS管PGl的閾值電壓。
[0058]首先，計算所述第一 NMOS管PGl的常電流Icc:1cc=100nAXW/L，其中，W表示所述第一 NMOS管PGl的寬度，L表示所述第一 NMOS管PGl的長度。得到所述第一 NMOS管PGl的常電流Icc後，在所述第一傳輸NMOS管PGl的漏極電流-柵源電壓的特性曲線上，找出縱坐標值與所述第一 NMOS管PGl的常電流Icc相等的數值點，該數值點對應的橫坐標值即是所述第一 NMOS管PGl的閾值電壓。
[0059]本發明技術方案提供的測試MOS管閾值電壓的方法是以存儲單元為單位進行測試，為驗證本實施例獲得的MOS管閾值電壓的準確性，發明人對單個MOS管進行了仿真測試。
[0060]對單個MOS管進行仿真測試時，對所述單個MOS管的第一電極施加所述存儲陣列的電源電壓，對所述單個MOS管的第二電極施加OV電壓，以所述預定步進電壓將所述單個MOS管的柵極電壓由OV電壓掃描至所述存儲陣列的電源電壓，並在掃描期間測試所述單個MOS管的漏極電流，即所述單個MOS管的第一電極的電流。
[0061 ] 所述存儲陣列的電源電壓以及預定步進電壓的電壓值與測試所述第一傳輸NMOS管PGl時的電壓值相同，以保證測試所述單個MOS管閾值電壓時施加的測試電壓，與測試所述第一傳輸NMOS管PGl閾值電壓時施加的測試電壓相同。
[0062]所述單個MOS管的漏極電流-柵源電壓的特性曲線如圖4中的虛曲線所示，從圖4中可以看出，所述實曲線與虛曲線大部分重合，差異較小。並且，存在差異部分對應的漏極電流較大，表明差異部分主要產生在MOS管開啟之後，對MOS管的閾值電壓影響較小。因此，採用本實施例提供的測試方法，獲得的所述第一傳輸NMOS管PGl閾值電壓準確性高。
[0063]下面對測試所述第二傳輸NMOS管PG2的閾值電壓進行說明。
[0064]測試所述第二傳輸NMOS管PG2的閾值電壓的方法與測試所述第一傳輸NMOS管PGl的閾值電壓的方法類似，區別在於:對所述第二下拉NMOS管TO2的柵極和第一下拉NMOS管roi的柵極進行初始化時，將所述第二下拉NMOS管TO2的柵極(即所述第一傳輸NMOS管PGl的第二電極)初始化為高電平，將所述第一下拉NMOS管HH的柵極(即所述第二傳輸NMOS管PG2的第二電極)初始化為低電平；通過測量所述第二位線BL上的電流獲得所述第二傳輸NMOS管PG2的漏極電流。
[0065]具體地，在對所述存儲陣列供電後，對所述字線WL施加高電平電壓使所述第一傳輸NMOS管PGl和第二傳輸NMOS管PG2導通，通過寫控制電路對所述第一位線BL施加高電平電壓，對所述第二位線BB施加低電平電壓。
[0066]所述第一位線BL上的高電平電壓通過所述第一傳輸NMOS管PGl傳輸至所述第二下拉NMOS管PD2的柵極，並使所述第二下拉NMOS管PD2導通；所述第二位線BB上的低電平電壓通過所述第二傳輸NMOS管PG2傳輸至所述第一下拉NMOS管TOl的柵極，並使所述第一下拉NMOS管PDl截止，初始化完成。
[0067]所述第二下拉NMOS管TO2的柵極和第一下拉NMOS管TOl的柵極初始化結束後，施加所述存儲陣列的電源電壓至所述第一電源線Vdd、第一襯底端NW、第一位線BL和第二位線BB，施加OV電壓至所述第二電源線Nss和第二襯底端PW，以預定步進電壓將所述字線WL的電壓由OV電壓掃描至所述存儲陣列的電源電壓。
[0068]在本實施例中，所述存儲陣列的電源電壓以及預定步進電壓可以與實施例1中相同，在此不作過多描述。
[0069]在將所述字線WL的電壓由OV電壓掃描至所述存儲陣列的電源電壓期間，測量所述第二傳輸NMOS管PG2的漏極電流，即測量所述第二位線BB上的電流。獲得所述第二傳輸NMOS管PG2在不同柵源電壓下的漏極電流後，可以得到所述第二傳輸NMOS管PG2的漏極電流-柵源電壓的特性曲線，採用常電流係數法獲得所述第二傳輸NMOS管PG2的閾值電壓。
[0070]下面對測試所述第一下拉NMOS管roi的閾值電壓進行說明。
[0071]測試所述第一下拉NMOS管PDl的閾值電壓時，不需要對所述第二下拉NMOS管TO2的柵極和第一下拉NMOS管PDl的柵極進行初始化。選中所述目標存儲單元後，施加所述存儲陣列的電源電壓至所述第二電源線Vss和第一襯底端NW，施加OV電壓至所述第一位線BL和第二襯底端PW，施加控制電壓至所述字線WL，以預定步進電壓將所述第二位線BB和第一電源線Vdd的電壓由OV電壓掃描至所述存儲陣列的電源電壓。
[0072]所述存儲陣列的電源電壓以及預定步進電壓與實施例1中相同，即所述存儲陣列的電源電壓為IV，所述預定步進電壓位0.02V。所述控制電壓高於所述存儲陣列的電源電壓，以在所述第二位線BB上的電壓掃描到所述存儲陣列的電源電壓時，保證所述第二傳輸NMOS管PG2能夠導通，所述控制電壓為IV至3V。在本實施例中，所述控制電壓為1.5V。
[0073]在對所述第二位線BB進行電壓掃描期間，對所述第一電源線Vdd、第一襯底端NW、第一位線BL、字線WL、第二電源線Vss和第二襯底端PW施加的電壓保持不變，使所述第一上拉PMOS管I3UU第二上拉PMOS管PU2和所述第二下拉NMOS管PD2截止。
[0074]由於對所述字線WL施加的控制電壓高於所述存儲陣列的電源電壓，因此，在對所述第二位線BB進行電壓掃描期間，所述第一傳輸NMOS管PGl和第二傳輸NMOS管PG2始終導通，將所述第一下拉NMOS管HH的第一電極與所述第一位線BL連接，將所述第一下拉NMOS管PDl的柵極與所述第二位線BB連接。
[0075]所述第一下拉NMOS管HH的柵極電壓即為所述第二位線BB上的電壓，所述第一下拉NMOS管PDl的源極電壓即為所述第一位線BL上的電壓，所述第一下拉NMOS管PDl的漏極電壓即為所述第二電源線Vss上的電壓。
[0076]對所述第二位線BB施加的電壓是由OV電壓開始逐漸上升，每次增加的電壓均為所述預定步進電壓，直至增加到所述存儲陣列的電源電壓結束。因此，所述第一下拉NMOS管roi的柵極和漏極之間的電壓差(即柵源電壓)不斷增大，控制所述第一下拉NMOS管roi由截止變為導通。
[0077]在將所述第二位線BB的電壓由OV電壓掃描至所述存儲陣列的電源電壓期間，測量所述第一下拉NMOS管PDl的漏極電流，即測量所述第一位線BL上的電流。具體地，所述第二位線BB上的電壓每升高一次，對應對所述第一位線BL上的電流進行一次測量。具體測量方法參考實施例1的描述，在此不再贅述。
[0078]圖5是所述第一下拉NMOS管PDl的漏極電流隨其柵源電壓變化的示意圖，圖中的實曲線即為所述第一下拉NMOS管HH的漏極電流-柵源電壓的特性曲線。根據所述第一下拉NMOS管roi的漏極電流-柵源電壓的特性曲線，計算所述第一下拉NMOS管roi的閾值電壓可參考實施例1的描述。
[0079]與實施例1類似，在本實施例中，發明人對單個MOS管進行了仿真測試。對單個MOS管進行仿真測試時，對所述單個MOS管的第一電極施加所述存儲陣列的電源電壓，對所述單個MOS管的第二電極施加OV電壓，以所述預定步進電壓將所述單個MOS管的柵極電壓由OV電壓掃描至所述存儲陣列的電源電壓，並在掃描期間測試所述單個MOS管的漏極電流，即所述單個MOS管的第一電極的電流。
[0080]所述存儲陣列的電源電壓以及預定步進電壓的電壓值與測試所述第一下拉NMOS管PDl時的電壓值相同，以保證測試所述單個MOS管閾值電壓時施加的測試電壓，與測試所述第一下拉NMOS管HH閾值電壓時施加的測試電壓相同。
[0081]所述單個MOS管的漏極電流-柵源電壓的特性曲線如圖5中的虛曲線所示，從圖5中可以看出，所述實曲線與虛曲線大部分重合，差異較小。並且，存在差異部分對應的漏極電流較大，表明差異部分主要產生在MOS管開啟之後，對MOS管的閾值電壓影響較小。因此，採用本實施例提供的測試方法，獲得的所述第一下拉NMOS管HH閾值電壓準確性高。
[0082]下面對測試所述第二下拉NMOS管TO2的閾值電壓進行說明。
[0083]測試所述第二下拉NMOS管TO2的閾值電壓的方法與測試所述第一下拉NMOS管PDl的閾值電壓的方法類似，區別在於:施加至所述第一位線BL和第二位線BB上的電壓與實施例3中相反；通過測量所述第二位線BL上的電流獲得所述第二下拉NMOS管PD2的漏極電流。
[0084]具體地，選中所述目標存儲單元後，施加所述存儲陣列的電源電壓至所述第二電源線Nss和第一襯底端NW，施加OV電壓至所述第二位線BB和第二襯底端PW，施加控制電壓至所述字線WL，以預定步進電壓將所述第一位線BL和第一電源線Vdd的電壓由OV電壓掃描至所述存儲陣列的電源電壓。所述控制電壓、存儲陣列的電源電壓和預定步進電壓參考實施例3中的描述，在此不作過多說明。
[0085]在將所述第一位線BL的電壓由OV電壓掃描至所述存儲陣列的電源電壓期間，測量所述第二下拉NMOS管TO2的漏極電流，即測量所述第二位線BB上的電流。獲得所述第二下拉NMOS管PD2在不同柵源電壓下的漏極電流後，可以得到所述第二下拉NMOS管TO2的漏極電流-柵源電壓的特性曲線，採用常電流係數法獲得所述第二下拉NMOS管PD2的閾值電壓。
[0086]下面對測試所述第一上拉PMOS管PUl的閾值電壓進行說明。
[0087]測試所述第一上拉PMOS管PUl的閾值電壓時，不需要對所述第二下拉NMOS管TO2的柵極和第一下拉NMOS管roi的柵極進行初始化。選中所述目標存儲單元後，施加所述存儲陣列的電源電壓至所述第一位線BL和第一襯底端NW，施加OV電壓至所述第一電源線Vss和第二襯底端PW，施加控制電壓至所述字線WL，以預定步進電壓將所述第二位線BB和第二電源線Vdd的電壓由所述存儲陣列的電源電壓掃描至OV電壓。
[0088]所述存儲陣列的電源電壓以及預定步進電壓與實施例1中相同，即所述存儲陣列的電源電壓為IV，所述預定步進電壓位0.02V。所述控制電壓高於所述存儲陣列的電源電壓，以在所述第二位線BB上的電壓掃描到所述存儲陣列的電源電壓時，保證所述第二傳輸NMOS管PG2能夠導通。所述控制電壓的電壓值可以與實施例3中的控制電壓的電壓值相等，為1.5V。
[0089]在對所述第二位線BB進行電壓掃描期間，對所述第一電源線Vdd、第一襯底端NW、第一位線BL、字線WL、第二電源線Vss和第二襯底端PW施加的電壓保持不變，使所述第一下拉NMOS管ro1、第二上拉PMOS管PU2和所述第二下拉NMOS管PD2截止。
[0090]由於對所述字線WL施加的控制電壓高於所述存儲陣列的電源電壓，因此，在對所述第二位線BB進行電壓掃描期間，所述第一傳輸NMOS管PGl和第二傳輸NMOS管PG2始終導通，將所述第一上拉PMOS管PUl的第一電極與所述第一位線BL連接，將所述第一上拉PMOS管PUl的柵極與所述第二位線BB連接。
[0091]所述第一上拉PMOS管PUl的柵極電壓即為所述第二位線BB上的電壓，所述第一上拉PMOS管PUl的漏極電壓即為所述第一位線BL上的電壓，所述第一上拉PMOS管PUl的源極電壓即為所述第一電源線Vdd上的電壓。
[0092]對所述第二位線BB施加的電壓是由所述存儲陣列的電源電壓開始逐漸下降，每次減少的電壓均為所述預定步進電壓，直至減少到OV電壓結束。因此，所述第一上拉PMOS管PUl的源極和柵極之間的電壓差(即源柵電壓)不斷增大，控制所述第一上拉PMOS管PUl由截止到導通。
[0093]在將所述第二位線BB的電壓由所述存儲陣列的電源電壓掃描至OV電壓期間，測量所述第一上拉PMOS管PUl的漏極電流，即測量所述第一位線BL上的電流。具體地，所述第二位線BB上的電壓每降低一次，對應對所述第一位線BL上的電流進行一次測量。具體測量方法參考實施例1的描述，在此不再贅述。
[0094]圖6是所述第一上拉PMOS管PUl的漏極電流隨柵源電壓變化的示意圖，圖中的實曲線即為所述第一上拉PMOS管PUl的漏極電流-源柵電壓的特性曲線。根據所述第一上拉PMOS管PUl的漏極電流-源柵電壓的特性曲線，計算所述第一上拉PMOS管PUl的閾值電壓可參考實施例1的描述。
[0095]與實施例1類似，在本實施例中，發明人對單個MOS管進行了仿真測試。對單個MOS管進行仿真測試時，對所述單個MOS管的第一電極施加所述存儲陣列的電源電壓，對所述單個MOS管的第二電極施加OV電壓，以所述預定步進電壓將所述單個MOS管的柵極電壓由所述存儲陣列的電源電壓掃描至OV電壓，並在掃描期間測試所述單個MOS管的漏極電流，即所述單個MOS管的第一電極的電流。
[0096]所述存儲陣列的電源電壓以及預定步進電壓的電壓值與測試所述第一上拉PMOS管PUl時的電壓值相同，以保證測試所述單個MOS管閾值電壓時施加的測試電壓，與測試所述第一上拉PMOS管PUl閾值電壓時施加的測試電壓相同。
[0097]所述單個MOS管的漏極電流-源柵電壓的特性曲線如圖6中的虛曲線所示，從圖6中可以看出，所述實曲線與虛曲線大部分重合，差異較小。並且，存在差異部分對應的漏極電流較大，表明差異部分主要產生在MOS管開啟之後，對MOS管的閾值電壓影響較小。因此，採用本實施例提供的測試方法，獲得的所述第一上拉PMOS管PUl閾值電壓準確性高。
[0098]下面對測試所述第二上拉PMOS管PU2的閾值電壓進行說明。
[0099]測試所述第二上拉PMOS管PU2的閾值電壓的方法與測試所述第一上拉PMOS管PUl的閾值電壓的方法類似，區別在於:施加至所述第一位線BL和第二位線BB上的電壓與實施例5中相反；通過測量所述第二位線BL上的電流獲得所述第二上拉PMOS管PU2的漏極電流。
[0100]具體地，選中所述目標存儲單元後，施加所述存儲陣列的電源電壓至所述第二位線BB和第一襯底端NW，施加OV電壓至所述第一電源線Vdd和第二襯底端PW，施加控制電壓至所述字線WL，以預定步進電壓將所述第一位線BL和第二電源線Vss的電壓由所述存儲陣列的電源電壓掃描至OV電壓。所述控制電壓、存儲陣列的電源電壓和預定步進電壓參考實施例3中的描述，在此不作過多說明。
[0101]在將所述第一位線BL的電壓由所述存儲陣列的電源電壓掃描至OV電壓期間，測量所述第二上拉PMOS管PU2的漏極電流，即測量所述第二位線BB上的電流。獲得所述第二上拉PMOS管PU2在不同源柵電壓下的漏極電流後，可以得到所述第二上拉PMOS管PU2的漏極電流-源柵電壓的特性曲線，採用常電流係數法獲得所述第二上拉PMOS管PU2的閾值電壓。
[0102]綜上所述，本發明技術方案提供的測試MOS管閾值電壓的方法，是直接對存儲陣列中的MOS管進行測試，不需要在晶圓切割道上放置測試鍵，只需放置與所述字線WL、第一位線BL、第二位線BB、第一電源線Vdd、第二電源線Vss、第一襯底端NW和第二襯底端PW連接的焊盤，以及與儲存陣列的地址線連接的焊盤。當與所述地址線連接的焊盤有N個時，經過行解碼和列解碼可以選中2N個存儲單元進行測試，獲得6X2Nf MOS管的閾值電壓。因此，本發明技術方案提供的存儲陣列中的MOS管閾值電壓的測試方法，可以獲得存儲陣列中的大量MOS管的閾值電壓。
[0103]圖7是採用本發明技術方案提供的測試方法測試出的十個失效存儲單元的MOS管閾值電壓的數據表，所述十個失效存儲單元分別為存儲單元Celll、存儲單元Cell2、存儲單元Cell3、存儲單元Cell4、存儲單元Cell5、存儲單元Cell6、存儲單元Cell7、存儲單元Cell8、存儲單元Cell9和存儲單元CelllO。參考圖7，數據表中用橢圓圖形圈出的數據為不合格的閾值電壓。
[0104]為驗證本發明提供的測試方法的準確性，採用測試準確性高的納米探針對失效的存儲單元Cell9進行測試，測試出的閾值電壓數據如圖8所示。經對比可以看出，採用本發明提供的測試方法得到的MOS管閾值電壓與採用納米探針測試得到的MOS管閾值電壓十分接近。
[0105]採用納米探針測試MOS的閾值電壓準確性高，但是納米探針的成本非常高，在測試前需要暴露出MOS管的電極，測試速度非常慢，並且會對晶片造成損壞。與採用納米探針測試MOS管閾值電壓相比，本發明在測試前不需要暴露出MOS管的電極，不會對晶片造成損壞，測試MOS管閾值電壓的速度快，測試成本低。
[0106]雖然本發明披露如上，但本發明並非限定於此。任何本領域技術人員，在不脫離本發明的精神和範圍內，均可作各種更動與修改，因此本發明的保護範圍應當以權利要求所限定的範圍為準。
【權利要求】
1.一種存儲陣列中的MOS管閾值電壓的測試方法，所述存儲陣列包括多個呈陣列排布的存儲單元，所述存儲單元包括第一傳輸NMOS管、第二傳輸NMOS管、第一下拉NMOS管、第二下拉NMOS管、第一上拉PMOS管和第二上拉PMOS管，其特徵在於，包括: 通過行解碼和列解碼在所述存儲陣列中選中一存儲單元； 對與選中的存儲單元連接的字線、第一位線、第二位線、第一電源線、第二電源線、第一襯底端和第二襯底端施加電壓，測量與所述選中的存儲單元連接的位線上的電流以獲得所述選中的存儲單元中的MOS管的閾值電壓。
2.根據權利要求1所述的存儲陣列中的MOS管閾值電壓的測試方法，其特徵在於，測試所述第一傳輸NMOS管的閾值電壓包括: 將所述第二下拉NMOS管的柵極初始化為低電平，將所述第一下拉NMOS管的柵極初始化為高電平； 初始化結束後，施加所述存儲陣列的電源電壓至所述第一電源線、第一襯底端、第一位線和第二位線，施加OV電壓至所述第二電源線和第二襯底端，以預定步進電壓將所述字線的電壓由OV電壓掃描至所述存儲陣列的電源電壓； 在所述將所述字線的電壓由OV電壓掃描至所述存儲陣列的電源電壓期間，測量所述第一位線上的電流。
3.根據權利要求1所述的存儲陣列中的MOS管閾值電壓的測試方法，其特徵在於，測試所述第二傳輸NMOS管的閾值電壓包括: 將所述第一下拉NMOS管的柵極初始化為低電平，將所述第二下拉NMOS管的柵極初始化為高電平； 初始化結束後，施加所述存儲陣列的電源電壓至所述第一電源線、第一襯底端、第一位線和第二位線，施加OV電壓至所述第二電源線和第二襯底端，以預定步進電壓將所述字線的電壓由OV電壓掃描至所述存儲陣列的電源電壓； 在所述將所述字線的電壓由OV電壓掃描至所述存儲陣列的電源電壓期間，測量所述第二位線上的電流。
4.根據權利要求1所述的存儲陣列中的MOS管閾值電壓的測試方法，其特徵在於，測試所述第一下拉NMOS管的閾值電壓包括: 施加所述存儲陣列的電源電壓至所述第二電源線和第一襯底端，施加OV電壓至所述第一位線和第二襯底端，施加控制電壓至所述字線，以預定步進電壓將所述第二位線和第一電源線的電壓由OV電壓掃描至所述存儲陣列的電源電壓，其中，所述控制電壓高於所述存儲陣列的電源電壓； 在所述將所述第二位線和第一電源線的電壓由OV電壓掃描至所述存儲陣列的電源電壓期間，測量所述第一位線上的電流。
5.根據權利要求1所述的存儲陣列中的MOS管閾值電壓的測試方法，其特徵在於，測試所述第二下拉NMOS管的閾值電壓包括: 施加所述存儲陣列的電源電壓至所述第二電源線和第一襯底端，施加OV電壓至所述第二位線和第二襯底端，施加控制電壓至所述字線，以預定步進電壓將所述第一位線和第一電源線的電壓由OV電壓掃描至所述存儲陣列的電源電壓，其中，所述控制電壓高於所述存儲陣列的電源電壓； 在所述將所述第一位線和第一電源線的電壓由OV電壓掃描至所述存儲陣列的電源電壓期間，測量所述第一位線上的電流。
6.根據權利要求1所述的存儲陣列中的MOS管閾值電壓的測試方法，其特徵在於，測試所述第一上拉PMOS管的閾值電壓包括: 施加所述存儲陣列的電源電壓至所述第一位線和第一襯底端，施加OV電壓至所述第一電源線和第二襯底端，施加控制電壓至所述字線，以預定步進電壓將所述第二位線和第二電源線的電壓由所述存儲陣列的電源電壓掃描至OV電壓，其中，所述控制電壓高於所述存儲陣列的電源電壓； 在所述將所述第二位線和第二電源線的電壓由所述存儲陣列的電源電壓掃描至OV電壓期間，測量所述第一位線上的電流。
7.根據權利要求1所述的存儲陣列中的MOS管閾值電壓的測試方法，其特徵在於，測試所述第二上拉PMOS管的閾值電壓包括: 施加所述存儲陣列的電源電壓至所述第二位線和第一襯底端，施加OV電壓至所述第一電源線和第二襯底端，施加控制電壓至所述字線，以預定步進電壓將所述第一位線和第二電源線的電壓由所述存儲陣列的電源電壓掃描至OV電壓，其中，所述控制電壓高於所述存儲陣列的電源電壓； 在所述將所述第一位線和第二電源線的電壓由所述存儲陣列的電源電壓掃描至OV電壓期間，測量所述第二位線上的電流。
8.根據權利要求2至7任一項所述的存儲陣列中的MOS管閾值電壓的測試方法，其特徵在於，所述預定步進電壓的電壓值為0.005V至0.1V。
9.根據權利要求2至7任一項所述的存儲陣列中的MOS管閾值電壓的測試方法，其特徵在於，所述存儲陣列的電源電壓的電壓值為0.5V至2.5V。
10.根據權利要求4至7任一項所述的存儲陣列中的MOS管閾值電壓的測試方法，其特徵在於，所述控制電壓的電壓值為IV至3V。
【文檔編號】G11C29/50GK104464824SQ201310425323
【公開日】2015年3月25日 申請日期:2013年9月17日 優先權日:2013年9月17日
【發明者】王穎倩, 李煜, 王媛 申請人:中芯國際集成電路製造(北京)有限公司, 中芯國際集成電路製造(上海)有限公司