半導體裝置及半導體裝置的製造方法
2023-04-30 07:17:41 2
專利名稱：半導體裝置及半導體裝置的製造方法
技術領域：
本發明涉及半導體裝置及半導體裝置的製造方法，特別涉及一種適用於形成設置有背柵電極的場效應電晶體的方法的製造方法。
背景技術：
由於形成在SOI基板上的場效應電晶體，具有元件容易分離、封閉鎖定(latch up)自如、源極/漏極接合電容小等特點，所以，其有用性備受矚目。特別是由於完全耗盡型SOI電晶體能夠實現低消耗功率且高速動作、容易進行低電壓驅動，所以，用於使SOI電晶體以完全耗盡模式動作的研究正在盛行。這裡，作為SOI基板例如如專利文獻1、2所公開那樣，使用SIMOX(Separation by Implanted Oxygen)基板或粘結基板等。
而且，在現有的半導體裝置中，例如如專利文獻3、4所公開那樣，為了實現場效應電晶體的高耐壓化，研究出一種在覆蓋場效應電晶體的絕緣膜上形成背柵電極，並使背柵電極與柵極或源極連接的方法。
並且，在非專利文獻1中公開了一種通過在塊狀(bulk)基板上形成SOI層，能夠以低成本形成SOI電晶體的方法。在該非專利文獻1所公開的方法中，在Si基板上成膜Si/SiGe層，通過利用Si和SiGe的選擇比的差異選擇性地僅除去SiGe層，從而在Si基板與Si層之間形成空洞部。而且，通過對露出到空洞部內的Si進行熱氧化，在Si基板與Si層之間嵌入SiO2，在Si基板與Si層之間形成BOX層。
這裡，為了與場效應電晶體的微細化對應，並且，兼顧場效應電晶體的高速化以及低消耗功率化，存在一種使SOI電晶體具有背柵構造或雙柵極構造的方法。
專利文獻1特開2002-299591號公報專利文獻2特開2000-124092號公報專利文獻3特開平9-45909號公報專利文獻4特開平9-205211號公報非專利文獻1T.Sakai et al.「Separation by Bonding Si Islands(SBSI)for LSI Application」，Second International GiGe Technology and DeviceMeeting，Meeting Abstract，pp.230-231，May(2004)。
但是，在現有的半導體集成電路中，如果伴隨著電晶體的微細化而使溝道長度變短，則亞閾值區域的漏極電流的上升特性會變差。因此，存在著下述問題，即，阻礙電晶體的低電壓動作，並且，截止時的漏電流增加，不僅動作時和待機時的消耗功率增大，而且，還成為電晶體破壞的主要原因。
而且，如果背柵電極配置在場效應電晶體下的整個面，則背柵電極與源極/漏極層的寄生電容增大，會導致阻礙SOI電晶體的高速化的問題。
發明內容
因此，本發明的目的在於，提供能夠使背柵電極的閾值控制性能提高，並且，可降低與源極/漏極層的寄生電容的半導體裝置以及半導體裝置的製造方法。
為了解決上述的課題，本發明一個實施方式所涉及的半導體裝置，其特徵在於，包括在半導體層下的一部分形成的第一絕緣體；以避開所述第一絕緣體的方式形成在所述半導體層下，且相對介電常數與所述第一絕緣體不同的第二絕緣體；形成在所述第一絕緣體和所述第二絕緣體下的背柵電極；形成在所述半導體層上的柵電極；和形成於所述半導體層，分別配置在所述柵電極的側方的源極/漏極層。
由此，不僅能夠在柵電極下配置背柵電極，還能夠通過高電介質材料結合背柵電極和溝道區域，並且，能夠通過低電介質材料結合背柵電極和源極/漏極層。因此，不僅可以增大背柵電極與溝道區域之間的耦合電容，還可以減少背柵電極與基板之間的寄生電容。結果，能夠不受柵電極或源極/漏極接點等的配置制約來配置背柵電極，並且，能夠提高基於背柵電極的閾值控制性能，由此，可以降低動作時或待機時的消耗功率，並且，可實現SOI電晶體的高速化。
而且，根據本發明的一個實施方式的半導體裝置，其特徵在於，還具有連接所述背柵電極和所述柵電極的布線層。
由此，能夠進行控制以使背柵電極和柵電極成為同電位，可以使溝道區域的深的部分的電勢可控性提高。因此，不僅可抑制晶片尺寸的增大，還可以減少截止時的漏電流，從而，能夠減少動作時或待機時的消耗功率，並且，可實現場效應電晶體的高耐壓化。
並且，根據本發明一個實施方式所涉及的半導體裝置，其特徵在於，包括配置在半導體基板上，通過外延生長而成膜的半導體層；局部嵌入在所述半導體基板和所述半導體層之間的第一嵌入絕緣體；以避開所述第一嵌入絕緣體的方式嵌入在所述半導體基板和所述半導體層之間，且相對介電常數與所述第一嵌入絕緣體不同的第二嵌入絕緣體；形成在所述半導體層上的柵電極；和形成於所述半導體層，分別配置在所述柵電極的側方的源極/漏極層。
由此，能夠提高背柵電極的配置自由度，可不受柵電極或源極/漏極接點等的配置制約，將背柵電極配置在引起電場集中的部分。因此，能夠提高場效應電晶體的設計自由度，並且，可實現場效應電晶體的高耐壓化。
而且，通過在半導體層的背面側配置背柵電極，能夠通過背柵電極屏蔽(shield)漏極電位。因此，即使在從SOI的Si薄膜的表面施加漏極電位的情況下，也能夠防止對漏極的補償層(offset layer)或高濃度雜質擴散層和嵌入氧化膜的界面施加高電壓。結果，能夠防止在漏極的補償層或高濃度雜質擴散層和嵌入氧化膜的界面局部產生強的電場，從而，可以實現SOI電晶體的高耐壓化。
並且，能夠通過背柵電極控制SOI電晶體的有源區域的電位，由此，可提高亞閾值區域的漏極電流的上升特性，並且，可以緩和漏極側的溝道端的電場。因此，不僅能夠實現電晶體的低電壓動作，還可以減少截止時的漏電流，從而，能夠減少動作時或待機時的消耗功率，並且，可以提高SOI電晶體的耐壓。
另外，能夠通過高電介質材料結合背柵電極和溝道區域，並且，可通過低電介質材料結合背柵電極和源極/漏極層。因此，不僅可以增大背柵電極與溝道區域之間的耦合電容，還能夠減少背柵電極與基板之間的寄生電容，從而，可提高基於背柵電極的閾值控制性能，能夠減少動作時或待機時的消耗功率，並且，可實現SOI電晶體的高速化。
而且，根據本發明一個實施方式的半導體裝置，其特徵在於，所述第一嵌入絕緣體配置在所述柵電極下，所述第二嵌入絕緣體配置在所述源極/漏極層下，與所述第二嵌入絕緣體相比所述第一嵌入絕緣體的相對介電常數大。
由此，不僅可增大背柵電極與溝道區域之間的耦合電容，還能夠減少背柵電極與基板之間的寄生電容，從而，能夠提高基於背柵電極的閾值控制性能，可降低動作時或待機時的消耗功率，並且，能夠實現SOI電晶體的高速化。
並且，根據本發明一個實施方式的半導體裝置，其特徵在於，包括配置在半導體基板上，通過外延生長而成膜的第一半導體層；配置在所述第一半導體層上，通過外延生長而成膜的第二半導體層；以分別經由所述第一和第二半導體層的側壁迂迴到所述第一和第二半導體層下的方式配置，在所述半導體基板上支承所述第一和第二半導體層的支承體；以避開所述支承體的方式，嵌入在所述半導體基板與所述第一半導體層之間的第一嵌入絕緣體；以避開所述支承體的方式，嵌入在所述第一半導體層與所述第二半導體層之間，且相對介電常數比所述支承體大的第二嵌入絕緣體；形成在所述第二半導體層上的柵電極；和形成於所述第二半導體層，分別配置在所述柵電極的側方的源極/漏極層。
由此，由於在第一和第二半導體層下形成嵌入絕緣體，所以，即使在利用組成不同的半導體層之間的蝕刻率的差異，除去了下層的半導體層的情況下，除了上層的半導體層的側壁之外，也能夠從上層的半導體層的下方支承上層的半導體層，並且，可以使分別嵌入在第一和第二半導體層下的嵌入絕緣體的相對介電常數在端部和中央部不同。因此，不僅能夠抑制形成有場效應電晶體的第一和第二半導體層的撓曲，還可以在第一和第二半導體層下分別形成嵌入絕緣體，由此，能夠提高第一和第二半導體層以及嵌入絕緣體的膜厚均勻性，並且，能夠通過高電介質材料結合背柵電極和溝道區域；通過低電介質材料結合背柵電極和源極/漏極層。結果，能夠不使用SOI基板，在半導體層上均勻地形成SOI電晶體，從而，可以實現SOI電晶體的廉價化，並且，能夠達到SOI電晶體的高性能化要求。
而且，根據本發明一個實施方式的半導體裝置的製造方法，其特徵在於，包括在半導體基板上成膜第一半導體層的工序；在所述第一半導體層上成膜蝕刻率比所述第一半導體層小的第二半導體層的工序；在所述第二半導體層上成膜具有和所述第一半導體層相同組成的第三半導體層的工序；在所述第三半導體層上成膜具有和所述第二半導體層相同組成的第四半導體層的工序；形成貫通所述第一至第四半導體層使所述半導體基板露出的第一槽的工序；經由所述第一槽在橫方向蝕刻所述第一和第三半導體層，以此將分別在所述第二和第四半導體層下配置的第一和第三半導體層的一部分除去的工序；形成支承體的工序，該支承體以經由所述第一槽迂迴到所述第二和第四半導體層下的方式配置，在所述半導體基板上支承所述第二和第四半導體層；形成第二槽的工序，該第二槽使形成有所述支承體的所述第一和第三半導體層的至少一部分，從所述第二和第四半導體層露出；經由所述第二槽選擇性地蝕刻第一和第三半導體層，以此形成分別除去了所述第一和第三半導體層的第一和第二空洞部的工序；以及形成嵌入絕緣層的工序，該嵌入絕緣層經由所述第二槽分別嵌入到所述第一和第二空洞部，且相對介電常數比所述支承體大。
由此，即使在第一和第三半導體層上分別層疊了第二和第四半導體層的情況下，也能夠經由第二槽使蝕刻液與第一和第三半導體層接觸，由此，能夠以殘留第二和第四半導體層的狀態，除去第一和第三半導體層，並且，能夠形成分別嵌入在第二和第四半導體層下的第一和第二空洞部內的嵌入絕緣層。而且，通過形成嵌入第一槽的支承體，即使在第二和第四半導體層下分別形成了第一和第二空洞部的情況下，除了第二和第四半導體層的側壁之外，也能夠從第二和第四半導體層的下面支承第二和第四半導體層，並且，可以使第二和第四半導體層下的端部與中央部的相對介電常數分別不同。
因此，不僅能夠減少第二和第四半導體層的缺陷產生，還可以在嵌入絕緣層上分別配置第二和第四半導體層的中央部，並且，能夠將第二和第四半導體層的端部分別配置在支承體上，由此，不僅可增大背柵電極與溝道區域之間的耦合電容，還可以減少背柵電極與源極/漏極層之間的寄生電容，並且，能夠不使用SOI基板，在第四半導體層中形成SOI電晶體。結果，不僅能夠抑制成本增長，還可以提高基於背柵電極的閾值控制性能，從而，能夠減少動作時或待機時的消耗功率，並且，可實現SOI電晶體的高速化。
並且，根據本發明一個實施方式所涉及的半導體裝置的製造方法，其特徵在於，所述半導體基板、所述第二和第四半導體層是Si，所述第一和第三半導體層是SiGe。
由此，不僅能夠取得半導體基板、第一到第四半導體層之間的柵格匹配，還可以與半導體基板、第二和第四半導體層相比增大第一和第三半導體層的蝕刻率。因此，能夠在第一和第三半導體層上分別形成結晶質量良好的第二和第四半導體層，由此，能夠不損壞第二和第四半導體層的質量地，實現第二和第四半導體層與半導體基板之間的絕緣。
而且，根據本發明一個實施方式所涉及的半導體裝置，其特徵在於，包括通過外延生長形成在半導體基板上的半導體層；以上下夾持在絕緣層中的方式，局部嵌入在所述半導體基板和所述半導體層之間的嵌入導電體層；和以在所述嵌入導電體層上配置溝道的方式形成於所述半導體層的場效應電晶體。
由此，能夠不使用SOI基板地形成SOI電晶體，並且，通過將嵌入導電體層局部地嵌入到半導體基板與半導體層之間，能夠以避開SOI電晶體的源極/漏極層下面的方式，在溝道下配置背柵電極。因此，不僅能夠抑制製造工序的繁雜化，還可以通過背柵電極控制SOI電晶體的有源區域的電位，由此，能夠提高亞閾值區域的漏極電流的上升特性，並且，即使在SOI電晶體下配置了背柵電極的情況下，也能夠抑制源極/漏極層的寄生電容的增大。結果，在抑制成本增加的基礎上，可以增大電晶體的導通電流，不僅能夠實現SOI電晶體的高速化，還能夠在實現低電壓動作的同時，減少截止時的漏電流，從而，能夠減少動作時或待機時的消耗功率。
並且，本發明一個實施方式所涉及的半導體裝置，其特徵在於，還包括支承體，其被配置成以經由所述半導體層的側壁從兩側夾入所述嵌入導電體層的方式迂迴到場效應電晶體的源極/漏極層下，在所述半導體基板上支承所述半導體層。
由此，即使在半導體層下形成有空洞部的情況下，除了半導體層的側壁之外，也能夠從半導體層的下方支承半導體層，並且，可以將嵌入導電體層局部地嵌入在半導體基板與半導體層之間。因此，不僅能夠抑制半導體層的撓曲，還能夠將嵌入導電體層嵌入在半導體層下，由此，能夠提高半導體層的膜厚均勻性，並且，能夠以避開SOI電晶體的源極/漏極層下方的方式，在溝道下配置嵌入導電體層。結果，能夠不使用SOI基板而在半導體層上均勻地形成SOI電晶體，並且，不僅能夠抑制源極/漏極層的寄生電容的增大，還可以通過背柵電極控制SOI電晶體的有源區域的電位，由此，在實現SOI電晶體廉價化的同時，能夠兼顧SOI電晶體的高性能化和低消耗功率化，並且，可以減少電晶體特性的偏差。
而且，根據本發明一個實施方式所涉及的半導體裝置，其特徵在於，所述絕緣層是熱氧化膜、氧氮化膜或High-K絕緣膜；所述嵌入導電體層是摻雜了雜質的多晶半導體、非晶半導體、金屬或合金。
由此，通過使用CVD等通用的半導體製造工藝，能夠在半導體基板與半導體層之間嵌入背柵電極，並且，可以實現背柵電極的低電阻化。而且，通過由熱氧化形成半導體層與導電體層之間的絕緣層，不僅能夠高精度地對半導體層和導電體層之間的絕緣膜進行膜厚控制，還能夠使半導體層和導電體層之間的絕緣膜實現薄膜化。因此，不僅能夠抑制製造工序的繁雜化，還可以在SOI電晶體下配置背柵電極，並且，能夠通過背柵電極以低電壓控制SOI電晶體的閾值電壓，從而，可實現SOI電晶體的低消耗功率化。
並且，根據本發明一個實施方式所涉及的半導體裝置，其特徵在於，所述嵌入導電體層具有比所述場效應電晶體的柵電極更向寬度方向延伸的延伸部，還具有經由所述延伸部與所述嵌入導電體層連接的背柵接觸電極。
由此，即使在與場效應電晶體的溝道區域對應，將嵌入導電體層配置在場效應電晶體下的情況下，也能夠不被柵電極阻礙而與嵌入導電體層取得接觸，由此，能夠從外部控制嵌入導電體層的電位。
而且，根據本發明一個實施方式所涉及的半導體裝置，其特徵在於，所述嵌入導電體層與所述場效應電晶體的柵電極，功函數相互不同。
由此，可以不受到柵電極或源極/漏極接點等的配置制約，通過嵌入導電體層控制場效應電晶體的有源區域的電位。因此，不僅可以抑制製造工藝的繁雜化，還可以提高亞閾值區域的漏電流的上升特性，並且，可以緩和漏極側的溝道端的電場。因此，不僅能夠實現電晶體的低電壓動作，還可以減少截止時的漏電流，從而，能夠減少動作時或待機時的消耗功率，並且，可以實現場效應電晶體的高耐壓化。
而且，通過將在場效應電晶體的表面側形成的柵電極、和配置在場效應電晶體下的嵌入導電體層的功函數設定為相互不同，從而即使在半導體層的主體區域為本徵狀態或以低濃度被摻雜成的情況下，也可以使場效應電晶體的閾值改變幾伏特左右。由於和閾值電壓的高低無關，半導體層的摻雜濃度低，所以，可使場效應電晶體的移動性提高，增大導通電流。而且，由於能夠降低半導體層的雜質濃度，所以，即使在使半導體層厚膜化的情況下，也能夠得到陡峭的亞閾值，由此，能夠使特性偏差降低，並且，能夠提高製造的成品率，因此，可實現成本降低。
並且，根據本發明一個實施方式的半導體裝置，其特徵在於，所述絕緣層與所述場效應電晶體的柵極絕緣膜，膜厚或者相對介電常數相互不同。
由此，不僅能夠在場效應電晶體下配置嵌入導電體層，還可以增大嵌入導電體層與溝道區域之間的耦合電容，或降低嵌入導電體層與源極/漏極層之間的寄生電容。因此，能夠不受柵電極或源極/漏極接點等的配置制約來配置嵌入導電體層，並且，可以提高基於嵌入導電體層的閾值控制性能，使動作時或待機時的消耗功率減少，並實現SOI電晶體的高速化。而且，如果以膜厚從1nm到20nm的薄的矽氧化膜或矽氮化膜，或者由Al、Zr、Hr等的氧化膜構成的High-K絕緣膜形成絕緣層，則能夠提高基於嵌入導電體層的閾值控制性能，並且，可得到良好的亞閾值。
而且，根據本發明一個實施方式的半導體裝置，其特徵在於，還具有電連接所述嵌入導電體層和所述柵電極的布線層。
由此，可以進行控制使得場效應電晶體的溝道區域的背側與柵電極同電位，能夠提高溝道區域電勢的可控性。因此，即使在半導體層薄膜化的情況下，也能夠得到陡峭的亞閾值，由此，不僅能夠減少截止時的漏電流，還可以減少特性偏差。
並且，根據本發明一個實施方式的半導體裝置，其特徵在於，還具有電連接所述場效應電晶體的源極層和所述嵌入導電體層的布線層。
由此，能夠使嵌入導電體層的電位穩定，並且，可提高場效應電晶體的耐壓，由此，可實現場效應電晶體的高耐壓化。
而且，根據本發明一個實施方式的半導體裝置，其特徵在於，還具有所述場效應電晶體的柵電極和源極層獨立地與所述嵌入導電體層電連接的布線層。
由此，通過對嵌入導電體層施加電壓，能夠動態控制場效應電晶體的閾值，可以在場效應電晶體的動作過程中使閾值變化。
並且，根據本發明一個實施方式的半導體裝置，其特徵在於，所述嵌入導電體層是具有N極性或P極性的多晶半導體、非晶半導體、矽化物或者金屬；所述場效應電晶體的柵電極是具有N極性或P極性的多晶半導體、非晶半導體、矽化物或功函數與所述嵌入導電體層不同的金屬柵極。
由此，通過組合嵌入導電體層和柵電極的雜質極性或濃度，不僅可將溝道的雜質濃度確保為低，還能夠調整場效應電晶體的閾值。因此，能夠與閾值的高低無關地提高場效應電晶體的移動性，增大導通電流，並且，即使在半導體層厚膜化的情況下，也能夠得到陡峭的亞閾值，由此，能夠降低特性偏差。
而且，根據本發明一個實施方式所涉及的半導體裝置的製造方法，其特徵在於，包括在半導體基板上形成第一半導體層的工序；在所述第一半導體層上形成蝕刻率比所述第一半導體層小的第二半導體層的工序；形成使所述半導體基板從所述第一和第二半導體層露出的第一露出部分的工序；經由所述第一露出部分在橫方向蝕刻所述第一半導體層，以此除去所述第二半導體層下的第一半導體層的一部分的工序；形成支承體的工序，其以經由所述第一露出部分迂迴到所述第二半導體層下的方式配置，在所述半導體基板上支承所述第二半導體層；形成使所述第一半導體層的一部分從所述第二半導體層露出的第二露出部分的工序；經由所述第二露出部分選擇性地蝕刻第一半導體層，以此在所述半導體基板與所述第二半導體層之間形成除去了所述第一半導體層的空洞部的工序；在所述空洞部的上下面形成絕緣膜的工序；以及以通過所述絕緣膜夾持上下的方式，形成嵌入在所述空洞部內的嵌入導電體層的工序。
由此，能夠以殘留第二半導體層的狀態除去第一半導體層，可在第二半導體層下形成空洞部，並且，通過由支承體覆蓋第二半導體層，即使在第二半導體層下形成有空洞部的情況下，也能夠通過支承體將第二半導體層支承在半導體基板上。而且，通過設置使第一半導體層的一部分露出的露出部分，即使在第一半導體層上堆積有第二半導體層的情況下，也能夠使蝕刻氣體或者蝕刻液與第一半導體層接觸，能夠以殘留第二半導體層的狀態除去第一半導體層，並且，能夠以由絕緣膜上下夾持的方式，形成嵌入在空洞部內的嵌入導電體層。進而，通過經由第一露出部分在橫方向蝕刻第一半導體層之後形成支承體，即使在第二半導體層下形成有空洞部的情況下，除了第二半導體層的側壁之外，也能夠從第二半導體層的下方支承第二半導體層，並且，能夠將嵌入導電體層局部地嵌入到半導體基板和第二半導體層之間。因此，不僅能夠降低第二半導體層的缺陷產生，還能夠在嵌入絕緣層上配置第二半導體層，由此，可不損壞第二半導體層的品質地實現第二半導體層與半導體基板之間的絕緣，並且，不僅可抑制製造工序的繁雜化，還能夠以避開SOI電晶體的源極/漏極層下面的方式，在溝道下配置嵌入導電體層。結果，可不使用SOI基板而在半導體層上均勻地形成SOI電晶體，並且，不僅能夠抑制源極/漏極層的寄生電容的增大，還可通過背柵電極控制SOI電晶體的有源區域的電位，由此，不僅能夠實現SOI電晶體的廉價化，還可兼顧SOI電晶體的高性能化和低消耗功率化，並且，能夠減少電晶體特性的偏差。
並且，根據本發明一個實施方式所涉及的半導體裝置的製造方法，其特徵在於，所述半導體基板和所述第二半導體層是Si；所述第一半導體層是SiGe。
由此，不僅能夠取得半導體基板、第二半導體層以及第一半導體層之間的柵格匹配，還可以與半導體基板及第二半導體層相比增大第一半導體層的蝕刻率。因此，能夠在第一半導體層上形成結晶質量良好的第二半導體層，由此，能夠在不損壞第二半導體層的質量的情況下，實現第二半導體層與半導體基板之間的絕緣。
並且，根據本發明一個實施方式所涉及的半導體裝置的製造方法，其特徵在於，通過化學氣相沉積法，形成嵌入在所述空洞部內的嵌入導電體層。
由此，通過採用通用的半導體製造工藝，不僅可確保半導體層的嵌入性，還可以在半導體基板與半導體層之間形成背柵電極，從而，不僅能夠抑制製造工序的繁雜化，還能夠在SOI電晶體下配置背柵電極。
而且，根據本發明一個實施方式所涉及的半導體裝置的製造方法，其特徵在於，包括形成嵌入在所述空洞部內的嵌入導電體層的工序；以嵌入所述空洞部內的方式，在所述半導體基板上的整個面堆積導電體層的工序；和通過使用各向同性蝕刻或各向異性蝕刻中的至少任意一種，以在所述第二半導體層下殘留所述嵌入導電體層的方式，選擇性除去所述半導體基板上的導電體層的工序。
由此，由於將嵌入導電體層嵌入到空洞部內，所以，即使在半導體基板上的整個面堆積了導電體層的情況下，也能夠以在空洞部內殘留嵌入導電體層的狀態，除去不需要的導電體層，從而，不僅能夠抑制製造工序的繁雜化，還可以在SOI電晶體下配置背柵電極。
並且，根據本發明一個實施方式所涉及的半導體裝置的製造方法，其特徵在於，包括形成嵌入在所述空洞部內的嵌入導電體層的工序；以嵌入所述空洞部內的方式，在所述半導體基板上的整個面堆積導電體層的工序；和通過回蝕刻所述導電體層的整個面，以在所述第二半導體層下殘留所述嵌入導電體層的方式，除去所述半導體基板上的導電體層的工序。
由此，由於將嵌入導電體層嵌入到空洞部內，所以，即使在半導體基板上的整個面堆積了導電體層的情況下，也能夠通過只回蝕刻(backetching)導電體的整個面，以在空洞部內殘留嵌入導電體層的狀態，除去不需要的導電體層，從而，不僅能夠抑制製造工序的繁雜化，還可以在SOI電晶體下配置背柵電極。
圖1是表示本發明第一實施方式所涉及的半導體裝置的製造方法的圖。
圖2是表示本發明第一實施方式所涉及的半導體裝置的製造方法的圖。
圖3是表示本發明第一實施方式所涉及的半導體裝置的製造方法的圖。
圖4是表示本發明第一實施方式所涉及的半導體裝置的製造方法的圖。
圖5是表示本發明第一實施方式所涉及的半導體裝置的製造方法的圖。
圖6是表示本發明第一實施方式所涉及的半導體裝置的製造方法的圖。
圖7是表示本發明第一實施方式所涉及的半導體裝置的製造方法的圖。
圖8是表示本發明第一實施方式所涉及的半導體裝置的製造方法的圖。
圖9是表示本發明第一實施方式所涉及的半導體裝置的製造方法的圖。
圖10是表示本發明第一實施方式所涉及的半導體裝置的製造方法的圖。
圖11是表示本發明第一實施方式所涉及的半導體裝置的製造方法的圖。
圖12是表示本發明第一實施方式所涉及的半導體裝置的製造方法的圖。
圖13是表示本發明第二實施方式所涉及的半導體裝置的製造方法的圖。
圖14是表示本發明第二實施方式所涉及的半導體裝置的製造方法的圖。
圖15是表示本發明第二實施方式所涉及的半導體裝置的製造方法的圖。
圖16是表示本發明第二實施方式所涉及的半導體裝置的製造方法的圖。
圖17是表示本發明第二實施方式所涉及的半導體裝置的製造方法的圖。
圖18是表示本發明第二實施方式所涉及的半導體裝置的製造方法的圖。
圖19是表示本發明第二實施方式所涉及的半導體裝置的製造方法的圖。
圖20是表示本發明第二實施方式所涉及的半導體裝置的製造方法的圖。
圖21是表示本發明第二實施方式所涉及的半導體裝置的製造方法的圖。
圖22是表示本發明第二實施方式所涉及的半導體裝置的製造方法的圖。
圖23是表示本發明第二實施方式所涉及的半導體裝置的製造方法的圖。
圖24是表示本發明第二實施方式所涉及的半導體裝置的製造方法的圖。
圖25是表示本發明第二實施方式所涉及的半導體裝置的製造方法的圖。
圖26是表示本發明第二實施方式所涉及的半導體裝置的製造方法的圖。
圖中1-半導體基板，2-第一半導體層，3-第二半導體層，4-基底氧化膜，5-防止氧化膜，6、8-槽，7-支承體，8b-階梯差，9-空洞部，10-絕緣膜，11-嵌入導電體層，R-抗蝕層圖案，Ra-開口部分，13-嵌入絕緣體，21-柵極絕緣膜，22-柵電極，23a、23b-LDD層，24a、24b-側壁，25a-源極層，25b-漏極層，26-層間絕緣膜，27a源極接觸電極，27b-漏極接觸電極，27c-柵極接觸電極，27d-背柵接觸電極，31-半導體基板，33、35-第二半導體層，51、52-第一半導體層，41-柵極絕緣膜，42-柵電極，43a-源極層，43b-漏極層，36、37、38-槽，44-層間絕緣層，39-嵌入絕緣層，45-嵌入絕緣體，45a、45b-背柵接觸電極，46a-源極接觸電極，46b-漏極接觸電極，53-基底氧化膜，54-防止氧化膜，56-支承體，57a、57b-空洞部，60a、60b-空隙，61-側壁。
具體實施例方式
下面，參照附圖，對本發明的實施方式所涉及的半導體裝置以及其製造方法進行說明。
(1)第一實施方式圖1(a)～圖12(a)是表示本發明第一實施方式所涉及的半導體裝置的製造方法的俯視圖，圖1(b)～圖12(b)是以圖1(a)～圖12(a)的A1-A1』～A12-A12』線分別切斷的剖視圖，圖1(c)～圖12(c)是以圖1(a)～圖12(a)的B 1-B1』～B12-B12』線分別切斷的剖視圖。
圖1中，在半導體基板31上順次層疊有半導體層51、33、52、35。另外，半導體層51、52可以使用蝕刻率比半導體基板31以及半導體層33、35大的材質，作為半導體基板31、半導體層33、35、51、52的材質，例如可以從Si、Ge、SiGe、GaAs、InP、GaP、GaN、SiC等中進行適當的選擇。特別是在半導體基板31為Si的情況下，優選使用SiGe作為半導體層51、52，使用Si作為半導體層33、35。由此，能夠取得半導體層51、52與半導體層33、35之間的柵格匹配，並且，可確保半導體層51、52與半導體層33、35之間的選擇比。而且，作為半導體層51、33、52、35，也可以使用單晶半導體層、多晶半導體層、非晶半導體層或多孔質半導體層。並且，替代半導體層51、52，也可以使用通過外延生長能夠成膜半導體層的γ-氧化鋁等的金屬氧化膜。另外，半導體層51、33、52、35的膜厚可以形成為例如1～100nm的程度。
然後，通過半導體層35的熱氧化，在半導體層35的表面形成基底氧化膜53。然後，採用CVD等方法，在基底氧化膜53上的整個面形成防止氧化膜54。另外，例如可以使用矽氮化膜作為防止氧化膜54。
接著，如圖2所示，通過採用光刻技術以及蝕刻技術，圖案形成防止氧化膜54、基底氧化膜53、半導體層35、52、33、51，從而沿著規定方向形成使半導體基板31露出的槽36。另外，在使半導體基板31露出的情況下，可以在半導體基板31的表面停止蝕刻，也可以過腐蝕半導體基板31，在半導體基板31上形成凹部。而且，可以便槽36的配置位置與半導體層33的元件分離區域的一部分對應。
進而，通過使用光刻技術以及蝕刻技術，圖案形成防止氧化膜54、基底氧化膜53、半導體層35、52，形成與槽36重疊配置的寬度比槽36寬的槽37。這裡，可以使槽37的配置位置與半導體層35的元件分離區域對應。
另外，替代使半導體層33的表面露出，可以在半導體層52的表面停止蝕刻，也可以對半導體層52進行過腐蝕，蝕刻至半導體層52的中途。這裡，通過在中途停止半導體層52的蝕刻，可以防止槽36內的半導體層33的表面露出。因此，在蝕刻除去半導體層51、52之際，能夠減少槽36內的半導體層33暴露於蝕刻液或蝕刻氣體的時間，從而可抑制槽36內的半導體層33的過腐蝕。
接著，如圖3所示，通過經由槽36、37在橫方向蝕刻半導體層51、52，除去分別配置在半導體層33、35下的半導體層51、52的一部分，形成從半導體層51、52分別露出半導體層33、35的端部上下面的空隙60a、60b。
接著，如圖4所示，通過CVD等方法，在半導體基板31上的整個面形成支承體56，支承體56嵌入在槽36、37內，在半導體基板31上支承半導體層33、35。這裡，通過形成使半導體層33、35的端部上下面從半導體層51、52分別露出的空隙60a、60b，可以分別經由半導體層33、35的側壁，以迂迴至半導體層33、35下的方式將支承體56嵌入在槽36、37內。另外，作為支承體56的材質，例如除了矽氧化膜之外也可以使用FSG(氟化矽酸鹽玻璃)膜等。而且，作為支承體56的材質，除了SOG(SpinOn Glass)膜之外，還可以使用PSG膜，BPSG膜、PAE(poly aryleneether)繫膜、HSQ(hydrogen silsesquioxane)繫膜、MSQ(methyl silsesquioxane)繫膜、PCB繫膜、CF繫膜、SiOC繫膜、SiOF繫膜等有機lowk膜、或者這些的多孔膜。
接著，如圖5所示，通過使用光刻技術以及蝕刻技術，圖案形成防止氧化膜54、基底氧化膜53、半導體層35、52、33、51，沿著與槽36正交的方向形成使半導體基板31露出的槽38。另外，在使半導體基板31露出的情況下，可以在半導體基板31的表面停止蝕刻，也可以對半導體基板31進行過腐蝕，在半導體基板31上形成凹部。並且，可以使槽38的配置位置與半導體層33、35的元件分離區域對應。
接著，如圖6所示，通過將由槽38使蝕刻氣體或者蝕刻液與半導體層51、52接觸，蝕刻除去半導體層51、52，在半導體基板31與半導體層33之間形成空洞部57a，並且，在半導體層33、35之間形成空洞部57b。
這裡，通過在槽36、37內設置支承體56，即使在半導體層51、52被除去的情況下，也能夠將半導體層33、35支承在半導體基板31上，並且，通過與槽36、37獨立地形成槽38，能夠使蝕刻氣體或者蝕刻液與分別配置在半導體層33、35下的半導體層51、52接觸。因此，能夠實現半導體層33、35與半導體基板31之間的絕緣，而不損壞半導體層33、35的結晶質量。
另外，在半導體基板31、半導體層33、35為Si，半導體層51、52為SiGe的情況下，優選採用氫氟酸和硝酸的混合液作為半導體層51、52的蝕刻液。由此，作為Si與SiGe的選擇比可以得到1∶100～1000程度，由此能夠抑制半導體基板31以及半導體層33、35的過腐蝕，並且，可除去半導體層51、52。而且，作為半導體層51、52的蝕刻液，也可以使用氫氟酸和硝酸與過氧化氫的水溶液、氨與過氧化氫的水溶液、或者氫氟酸和醋酸與過氧化氫的水溶液等。
而且，可以在蝕刻除去半導體層51、52之前，通過陽極氧化等方法使半導體層51、52多孔質化，也可以通過對半導體層51、52進行離子注入使半導體層51、52非結晶化。由此，能夠增大半導體層51、52的蝕刻率，抑制半導體層33、35的過腐蝕，並且，可擴大半導體層51、52的蝕刻面積。
接著，如圖7所示，通過CVD法或者SOG法等處理，形成嵌入在半導體基板31和半導體層33、35之間的空洞部57a、57b的嵌入絕緣層39。另外，作為嵌入絕緣層39的材質，優選使用相對介電常數比支承體56大的材料，例如除了矽氧化膜之外，也可以使用矽氮化膜等。而且，作為嵌入絕緣膜39，例如除了矽氧化膜之外，還可以使用HfO2、HfON、HfAlO、HfAlON、HfSiO、HfSiON、ZrO2、ZrON、ZrAlO、ZrAlON、ZrSiO、ZrSiON、Ta2O5、Y2O3、(Sr，Ba)TiO3、LaAlO3、SrBi2Ta2O9、Bi4Ti3O12、Pb(Zi，Ti)O3等電介質。
由此，除了半導體層33、35的側壁之外，還能夠從半導體層33、35的下面將半導體層33、35支承在半導體基板31上，並且，可以將相對介電常數相互不同的嵌入絕緣層39和支承體56配置在半導體層33、35下。因此，能夠抑制半導體層33、35的撓曲，並可在半導體層33、35下分別形成嵌入絕緣層39，由此，能夠提高半導體層33、35以及嵌入絕緣層39的膜厚均勻性，而且，即使在半導體層35中形成了場效應電晶體的情況下，也能夠將由半導體層33構成的背柵電極配置在半導體層35下，並能夠經由高電介質材料結合背柵電極和溝道區域、經由低電介質材料結合背柵電極和源極/漏極層。結果，能夠不受柵電極或源極/漏極接點等配置的制約，配置背柵電極，並且，能夠提高基於背柵電極的閾值控制性能，且可以減少源極、漏極的寄生電容。進而，能夠降低動作時或待機時的消耗功率，並且，可以實現SOI電晶體的高速化。
接著，如圖8所示，通過CVD處理或者SOG處理等方法，以嵌入到槽38內的方式在支承體56上堆積絕緣層45。另外，作為絕緣層45例如可以使用SiO2或Si3N4等。
接著，如圖9所示，通過使用CMP(化學機械研磨)等方法使絕緣層45以及支承體56薄膜化，並且除去防止氧化膜54和基底氧化膜53，使半導體層35的表面露出。
如果在圖8或圖9中選擇適當的加速能量，則通過離子注入，可以僅在半導體層33中導入摻雜劑。然後，通過退火處理，可以實現結晶性的恢復和摻雜劑的活性化。
接著，如圖10所示，通過進行半導體層35表面的熱氧化，在半導體層35的表面形成柵極絕緣膜41。然後，通過CVD等方法，在形成有柵極絕緣膜41的半導體層35上形成多晶矽層。然後，通過使用光刻技術以及蝕刻技術圖案形成多晶矽層，形成在半導體層35上配置的柵電極42。
接著，如圖11所示，通過將柵電極42作為掩模，在半導體層35內離子注入B、BF2、As、P等雜質，在半導體層35上形成以隔著柵電極42的方式配置的源極/漏極層43a、43b。
接著，如圖12所示，通過CVD等方法，在柵電極45上堆積層間絕緣層44。然後，在層間絕緣層44上形成嵌入層間絕緣層44以及支承體56、並與半導體層33連接的背柵接觸電極45a、45b。進而，在層間絕緣層44上形成嵌入到層間絕緣層44、並分別與源極層47a和漏極層47b連接的源極接觸電極46a以及漏極接觸電極46b。
另外，也可以經由背柵接觸電極45a、45b電連接柵電極45和半導體層33。由此，可以進行控制使得背柵電極和柵電極45成為同電位，提高溝道區域深的部分的電勢(potential)可控性。因此，可以抑制晶片尺寸的增大，並且可減少截止時的漏電流，由此，不僅能夠降低動作時或待機時的消耗功率，還可以實現場效應電晶體的高耐壓化。
(第二實施方式)圖13(a)～圖26(a)是表示本發明第二實施方式所涉及的半導體裝置的製造方法的俯視圖，圖13(b)～圖26(b)是以圖13(a)～圖26(a)的A13-A13』～A26-A26』線分別進行切斷的剖視圖，圖13(c)～圖26(c)是以圖13(a)～圖26(a)的B13-B13』～B26-B26』線分別切斷的剖視圖。
圖13中，在半導體基板1上通過外延生長形成有第一半導體層2，在第一半導體層2上通過外延生長形成有第二半導體層3。另外，第一半導體層2可以使用蝕刻率比半導體基板1和第二半導體層3大的材質，作為半導體基板1、第一半導體層2以及第二半導體層3的材質，例如可以使用從Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaN或者ZnSe等中選擇的組合。特別在半導體基板1是Si的情況下，優選使用SiGe作為第一半導體層2、使用Si作為第二半導體層3。由此，能夠取得第一半導體層2和第二半導體層3之間的柵格匹配，並且，可以確保第一半導體層2和第二半導體層3之間的選擇比。而且，作為第一半導體層2除了單晶半導體層之外，也可以使用多晶半導體層、非晶半導體層或者多孔質半導體層。並且，替代第一半導體層2，也可以使用通過外延生長能夠成膜單晶半導體層的γ-氧化鋁等的金屬氧化膜。另外，第一半導體層2和第二半導體層3的膜厚可以形成為例如1～200nm程度。
然後，通過第二半導體層3的熱氧化或CVD法，在第二半導體層3的表面形成保護該表面的基底氧化膜4。然後，通過CVD等方法，在基底氧化膜4上的整個面形成防止氧化膜5。另外，作為防止氧化膜5例如可以使用矽氮化膜，其除了作為防止氧化膜的功能之外，還可以作為基於CMP(化學機械研磨)的平坦化工藝的阻止層而發揮功能。
接著，如圖14所示，通過使用光刻技術和蝕刻技術，圖案形成防止氧化膜5、基底氧化膜4、第二半導體層3以及第一半導體層2，形成使半導體基板1的一部分露出的槽6。另外，在使半導體基板1的一部分露出的情況下，可以在半導體基板1的表面停止蝕刻，也可以過腐蝕半導體基板1，在半導體基板1上形成凹部。而且，可以使槽6的配置位置與第二半導體層3的元件分離區域的一部分對應。然後，通過經由槽6向橫方向蝕刻第一半導體層2，除去配置在第二半導體層3下的第一半導體層2的一部分，使第二半導體層3的端部的下面從第一半導體層2露出。另外，在橫方向蝕刻第一半導體層2的情況下，優選使除去了第一半導體層2的部分與圖25的源極層25a以及漏極層25b對應，使殘留有第一半導體層2的部分與圖25的溝道區域對應。
接著，如圖15所示，通過CVD等方法，在半導體基板1上的整個面形成支承體7，支承體7以經由第二半導體層3的側壁迂迴到第二半導體層3下的方式嵌入到槽6內，將第二半導體層3支承在半導體基板1上。另外，作為支承體7的材質，可以使用矽氧化膜或矽氮化膜等的絕緣體。此外，以覆蓋半導體基板1整體的方式形成的支承體7，需要抑制第二半導體層3的撓曲，並以保持平坦性的狀態支承第二半導體層3。因此，從確保其機械強度的角度出發，優選形成為元件分離最小尺寸以上的膜厚。例如在65nm一代的半導體集成電路中，優選100-200nm程度的膜厚。而且，作為支承體7的材質可以使用矽氧化膜等的絕緣體。然後，通過利用CMP或蝕刻等方法對支承體7進行薄膜化，在槽6內嵌入有支承體7的狀態下使防止氧化膜5的表面露出，這裡，通過設置防止氧化膜5，可以作為基於CMP的平坦化工藝的阻止層而發揮功能。
接著，如圖16所示，通過使用光刻技術和蝕刻技術，圖案形成防止氧化膜5、基底氧化膜4、第二半導體層3以及第一半導體層2，形成使第一半導體層2的一部分露出的槽8a和階梯差8b。這裡，可以使槽8a和階梯差8b的配置位置與第二半導體層3的元件分離區域的一部分對應。
另外，在使第一半導體層2的一部分露出的情況下，可以在第一半導體層2的表面停止蝕刻，也可以過腐蝕第一半導體層2，在第一半導體層2上形成凹部。或者，也可以使槽8a內和階梯差8b的第一半導體層2貫通，露出半導體基板1的表面。這裡，通過在中途停止第一半導體層2的蝕刻，可以防止槽8a內和階梯差8b的半導體基板1的表面露出。因此，在蝕刻除去第一半導體層2時，能夠減少槽8a內和階梯差8b的半導體基板1暴露於蝕刻液或者蝕刻氣體的時間，從而能夠抑制槽8a內和階梯差8b的半導體基板1的過腐蝕。
接著，如圖17所示，通過經由槽8a和階梯差8b，使蝕刻氣體或蝕刻液與第一半導體層2接觸，來蝕刻除去第一半導體層2，在半導體基板1與第二半導體層3之間形成空洞部9。
這裡，通過在槽6內設置支承體7，即使在第一半導體層2被除去的情況下，也能夠將第二半導體層3支承在半導體基板1上，並且，通過與槽6獨立設置槽8a，能夠使蝕刻氣體或蝕刻液與第二半導體層3下的第一半導體層2接觸。因此，能夠實現第二半導體層3和半導體基板1之間的絕緣，而不損壞第二半導體層3的質量。
另外，在半導體基板1和第二半導體層3為Si、第一半導體層2為SiGe的情況下，優選使用氫氟酸和硝酸的混合液(氫氟酸、硝酸和水的混合液)作為第一半導體層2的蝕刻液。由此，能夠抑制半導體基板1和第二半導體層3的過腐蝕，並且，可除去第一半導體層2。另外，作為第一半導體層2的蝕刻液，也可以使用氫氟酸和硝酸與過氧化氫的水溶液、氨與過氧化氫的水溶液、或者氫氟酸和醋酸與過氧化氫的水溶液等。
而且，可以在蝕刻除去第一半導體層2之前，通過陽極氧化等方法使第一半導體層2多孔質化，也可以通過對第一半導體層2進行離子注入使第一半導體層2非結晶化，作為半導體基板1也可以使用P型半導體基板。由此，能夠增大第一半導體層2的蝕刻率，並可擴大第一半導體層2的蝕刻面積。
接著，如圖18所示，通過進行半導體基板1和第二半導體層3的熱氧化，在半導體基板1和第二半導體層3之間的空洞部9內的上下面形成絕緣膜10。由此，可以對形成在第二半導體層3下的絕緣膜10進行高精度的膜厚控制，並且，能夠使絕緣膜10薄膜化。因此，可以經由絕緣膜10從SOI電晶體的背面側高效率地控制SOI電晶體的溝道的電勢，能夠以低電壓控制SOI電晶體的閾值電壓，從而，可實現SOI電晶體的低消耗功率。
另外，在圖18的方法中，對通過進行半導體基板1和第二半導體層3的熱氧化，在半導體基板1和第二半導體層3之間的空洞部9內的上下面形成絕緣膜10的方法進行了說明，但也可以通過ALD法、MOCVD法或者CVD法，在半導體基板1和第二半導體層3之間的空洞部9內的上下面形成絕緣膜10。由此，可防止第二半導體層3的膜減少，並且，能夠在半導體基板1和第二半導體層3之間的空洞部9內的上下面，成膜氧化膜以外的材料，由此，可以增大絕緣膜10的介電常數，從而可提高SOI電晶體的溝道電勢的可控性。
另外，作為絕緣膜10的材質，例如除了矽氧化膜之外，也可以使用矽氮化膜等。或者，作為絕緣膜10的材質，例如還可以使用HfO2、HfON、HfAlO、HfAlON、HfSiO、HfSiON、ZrO2、ZrON、ZrAlO、ZrAlON、ZrSiO、ZrSiON、Ta2O5、Y2O3、(Sr，Ba)TiO3、LaAlO3、SrBi2Ta2O9、Bi4Ti3O12、Pb(Zi，Ti)O3等電介質。
而且，通過在第二半導體層3上設置防止氧化膜5，可以防止第二半導體層3的表面被熱氧化，並且，能夠在第二半導體層3的背面側形成絕緣膜10，由此，能夠抑制第二半導體層3的膜減少。
並且，通過使槽6、8a的配置位置與第二半導體層3的元件分離區域對應，能夠進行第二半導體層3的橫方向以及縱方向的元件分離，並且，通過在槽6內嵌入支承體7，不需要在有源區域確保將第二半導體層3支承在半導體基板1上的支承體7的槽。因此，不僅抑制了工序的增加，還能夠形成SOI電晶體，並且，可抑制晶片尺寸的增大，由此，能夠實現SOI電晶體的成本降低。
接著，如圖19所示，通過利用ALD、MOCVD、CVD等方法在形成有絕緣膜10的空洞部9內嵌入導電膜，在形成有絕緣膜10的空洞部9內形成嵌入導電體層11。然後，通過採用CMP或回蝕刻(etch back)等方法使嵌入導電體層11薄膜化，以嵌入導電體層11嵌入在空洞部9內的狀態使防止氧化膜5的表面露出，這裡，通過設置防止氧化膜5，可以作為基於CMP的平坦化工藝的阻止層而發揮功能。另外，作為嵌入導電體層11，可以使用例如摻雜了B、As、P等雜質的多晶半導體或非晶半導體，也可以使用W、Mo、Al、Cu、Ti、Ta等的金屬，還可以使用TiN、TaN、矽化物、鍺化物(germanosilicide)等的合金。
由此，能夠通過使用通用的半導體製造工藝，使嵌入導電體層11作為背柵電極而發揮功能，並且，在確保嵌入導電體層11的嵌入性能的同時，能夠在第二半導體層3下形成嵌入導電體層11，由此，不僅抑制了製造工序的繁雜化，而且，可在SOI電晶體下配置背柵電極。
這裡，也可以將形成有場效應電晶體的半導體層3和作為背柵電極而發揮功能的嵌入導電體層11，設定成功函數或雜質的極性或濃度不同。由此，即使在半導體層3的主體區域為本徵(intrinsic)狀態或者以低濃度摻雜的情況下，也可以使閾值改變幾伏特左右，由此使場效應電晶體的移動性提高，可增大導通電流。而且，由於能夠降低半導體層3的雜質濃度，所以，即使在使半導體層3厚膜化的情況下，也能夠得到陡峭的亞閾值，由此能夠使特性偏差降低，並且，能夠提高製造的成品率，因此，可實現成本降低。
而且，通過經由槽6在橫方向蝕刻第一半導體層2之後形成支承體7，即使在第二半導體層3下形成了空洞部9的情況下，除了第二半導體層3的側壁之外，從第二半導體層3的下面也可以支承第二半導體層3，並且，可以在半導體基板1與第二半導體層3之間局部地嵌入嵌入導電體層11，由此，能夠以避開圖25的源極成25a以及漏極層25b下面的方式，在溝道下配置背柵電極。因此，不僅可以抑制製造工序的繁雜化，而且能夠通過背柵電極控制SOI電晶體的有源區域的電位，由此，可提高亞閾值區域的漏極(drain)電流的上升特性，並且，即使在配置了SOI電晶體下的背柵電極的情況下，也可以抑制源極層25a和漏極層25b的寄生電容增大。
接著，如圖20所示，通過使用溼蝕刻或者等離子蝕刻等的各向同性蝕刻或各向異性蝕刻，或者對二者進行適當組合來使用，並選擇性地蝕刻嵌入導電體層11，從而以在第二半導體層3下殘留嵌入導電體層11的方式，除去槽8a內和階梯差8b的嵌入導電體層11。
另外，也可以通過對嵌入導電體層11的整個面進行回蝕刻(backetching)，以在第二半導體層3下殘留嵌入導電體層11的方式，除去槽8a內和階梯差8b的嵌入導電體層11。由此，由於將嵌入導電體層11嵌入到空洞部9內，所以，即使在嵌入導電體層11堆積在半導體基板1上的整個面的情況下，通過僅背腐蝕嵌入導電體層11的整個面，可以在空洞部9內殘留嵌入導電體層11的狀態，除去不需要的導電體層，由此，不僅可抑制製造工序的繁雜化，而且能夠在SOI電晶體下配置背柵電極。
或者，也可以對在半導體基板1上的整個面堆積的嵌入導電體層11進行氧化處理，使槽8a內和階梯差8b的嵌入導電體層11絕緣氧化膜化。例如，在嵌入導電體層11採用了多晶矽的情況下，通過氧化處理，可以使槽8a內和階梯差8b的多晶矽變化成矽氧化膜。
接著，如圖21所示，通過使用光刻技術，在防止氧化膜5上形成抗蝕層圖案R，該抗蝕層圖案R形成有使嵌入導電體層11的端部上方露出的開口部分Ra。然後，通過將抗蝕層圖案R作為掩模，蝕刻防止氧化膜5、基底氧化膜4以及第二半導體層3，使嵌入導電體層11的端部上方的絕緣膜10露出。
接著，如圖22所示，以通過CVD等方法覆蓋防止氧化膜5上的整個面的方式，成膜嵌入在槽8a以及階梯差8b的嵌入絕緣體13。另外，作為嵌入絕緣體13，例如可以使用矽氧化膜或矽氮化膜等的絕緣體。
接著，如圖23所示，利用CMP或者蝕刻等方法對嵌入絕緣體13實施薄膜化，並且，將防止氧化膜5作為阻止層(stopper)，停止基於CMP的平坦化。接著，如圖24所示，通過除去基底氧化膜4和防止氧化膜5，使第二半導體層3的表面露出。
接著，如圖25所示，通過進行第二半導體層3的表面熱氧化，在第二半導體層3的表面形成柵極絕緣膜21。另外，柵極絕緣膜21也可以使用基於ALD法或CVD法的矽氮化膜、或Hf、Zr氧化膜等的High-K絕緣膜而形成，並設定成與絕緣膜10膜厚或相對介電常數不同。由此，能夠在場效應電晶體下配置嵌入導電體層11，並且，可以增大嵌入導電體層11與溝道區域之間的耦合電容，或減小嵌入導電體層11與源極層25a以及漏極層25b之間的寄生電容。因此，能夠不受到柵電極22或源極接觸電極27a、漏極接觸電極27b等的配置制約來配置嵌入導電體層11，並且，可以提高基於嵌入導電體層11的閾值控制性能，降低動作時或待機時的消耗功率，並實現SOI電晶體的高速化。而且，如果以膜厚為1nm～20nm的薄的矽氧化膜或矽氮化膜，或者由Al、Zr、Hr等氧化膜構成的High-K絕緣膜形成絕緣膜10，則基於嵌入導電體層11的閾值控制性能會提高，並且，能夠得到良好的亞閾值。
然後，通過CVD等方法，在形成有柵極絕緣膜21的第二半導體層3上形成多晶矽層。然後，通過採用光刻技術以及蝕刻技術圖案形成多晶矽層，在第二半導體層3上形成柵電極22。這裡，在第二半導體層3上形成柵電極22的情況下，可以以避開嵌入導電體層11的端部上方的方式配置柵電極22。而且，還可以將嵌入導電體層11和柵電極22設定成功函數相互不同。例如，作為嵌入導電體層11，可以使用具有N極性或P極性的多晶半導體、非晶半導體、矽化物或者金屬；作為柵電極21可以使用具有N極性或P極性的多晶半導體、非晶半導體、矽化物或者與嵌入導電體層11功函數不同的金屬柵極。由此，通過組合嵌入導電體層11和柵電極22的雜質極性或濃度，可以將溝道雜質濃度保持較低，並且，能夠調整場效應電晶體的閾值。因此，與閾值的高低無關，能夠使場效應電晶體的移動性提高、增大導通電流，並且，即使在對第二半導體層3實施了厚膜化的情況下，也能夠得到陡峭的亞閾值，由此可降低特性偏差。
接著，通過將柵電極22作為掩模，將As、P、B等雜質離子注入到第二半導體層3內，在第二半導體層3形成分別配置在柵電極24的兩側的由低濃度雜質導入層構成的LDD層23a、23b。然後，通過CVD等方法，在形成有LDD層23a、23b的第二半導體層3上形成絕緣層，然後，通過採用RIE等各向異性蝕刻對絕緣層進行蝕刻，在柵電極24的側壁形成側壁(side wall)24a、24b。然後，通過將柵電極22和側壁24a、24b作為掩模，將As、P、B等雜質離子注入到第二半導體層3內，在第二半導體層3形成分別配置在側壁24a、24b的側方的由高濃度雜質導入層構成的源極層25a和漏極層25b。
接著，如圖26所示，通過CVD等方法，在柵電極22上堆積層間絕緣層26。然後，在層間絕緣層26上形成背柵接觸電極27d，背柵接觸電極27d嵌入到層間絕緣層26和嵌入絕緣體13，與嵌入導電體層11連接。而且，在層間絕緣層26上形成嵌入到層間絕緣層26、並分別與漏極層25b以及柵電極22連接的源極接觸電極27a、漏極接觸電極27b以及柵極接觸電極27c。
由此，不僅可以減少第二半導體層3的缺陷產生，還能夠在第二半導體層3中形成SOI電晶體，並且，能夠以避開SOI電晶體的源極層25a以及漏極層25b下方的方式，將背柵電極配置在溝道下面。因此，不僅能夠抑制製造工序的繁雜化，還可以通過背柵電極控制SOI電晶體的有源區域的電位，因此，可以提高亞閾值區域的漏極電流的上升特性，並且，即使在SOI電晶體下面配置了背柵電極的情況下，也可以抑制源極層25a以及漏極層25b的寄生電容的增大。結果，在抑制了成本增加的基礎上，能夠增大電晶體的導通電流，由此，可實現SOI電晶體的高速化，並且，不僅能夠低電壓動作，還可以減少截止時的漏電流，從而，減少動作時或待機時的消耗功率。
並且，通過以避開嵌入導電體層11的端部上方的方式，配置柵電極22，即使在與場效應電晶體的溝道區域對應而將嵌入導電體層11配置在場效應電晶體下的情況下，也能夠不被柵電極22阻礙地與嵌入導電體層11取得接觸，由此，能夠從外部控制嵌入導電體層11的電位。
另外，也可以經由柵極接觸電極27c以及背柵接觸電極27d，電連接柵電極22和嵌入導電體層11。由此，可以進行控制以使背柵電極與柵電極22成為同電位，來提高溝道區域的電勢可控性，可以使得亞閾值區域的漏極(drain)電流上升變得急劇。因此，不僅能夠抑制晶片尺寸的增大，還可以減少截止時的漏電流，由此，能夠降低動作時或待機時的消耗功率，並且，可以實現場效應電晶體的高耐壓化。
或者，也可以經由源極接觸電極27a以及背柵接觸電極27d，電連接源極層25a和嵌入導電體層11，還可以使柵電極22和柵電極22單獨地控制嵌入導電體層11的電位。
而且，在上述的實施方式中，對於在形成絕緣膜10之際，為了防止第二半導體層3的表面熱氧化，而在第二半導體層3上形成了防止氧化膜5的方法進行了說明，但是，也可以不在第二半導體層3上形成防止氧化膜5而形成絕緣膜10。該情況下，在形成絕緣膜10時形成於第二半導體層3的表面的絕緣膜，也可以通過蝕刻或者研磨進行除去。
權利要求
1.一種半導體裝置，包括在半導體層下的一部分形成的第一絕緣體；以避開所述第一絕緣體的方式形成在所述半導體層下，且相對介電常數與所述第一絕緣體不同的第二絕緣體；形成在所述第一絕緣體和所述第二絕緣體下的背柵電極；形成在所述半導體層上的柵電極；和形成於所述半導體層，分別配置在所述柵電極的側方的源極/漏極層。
2.根據權利要求1所述的半導體裝置，其特徵在於，還具有連接所述背柵電極和所述柵電極的布線層。
3.一種半導體裝置，包括配置在半導體基板上，通過外延生長而成膜的半導體層；局部嵌入在所述半導體基板和所述半導體層之間的第一嵌入絕緣體；以避開所述第一嵌入絕緣體的方式嵌入在所述半導體基板和所述半導體層之間，且相對介電常數與所述第一嵌入絕緣體不同的第二嵌入絕緣體；形成在所述半導體層上的柵電極；和形成於所述半導體層，分別配置在所述柵電極的側方的源極/漏極層。
4.根據權利要求3所述的半導體裝置，其特徵在於，所述第一嵌入絕緣體配置在所述柵電極下，所述第二嵌入絕緣體配置在所述源極/漏極層下，與所述第二嵌入絕緣體相比所述第一嵌入絕緣體的相對介電常數大。
5.一種半導體裝置，包括配置在半導體基板上，通過外延生長而成膜的第一半導體層；配置在所述第一半導體層上，通過外延生長而成膜的第二半導體層；以分別經由所述第一和第二半導體層的側壁迂迴到所述第一和第二半導體層下的方式配置，在所述半導體基板上支承所述第一和第二半導體層的支承體；以避開所述支承體的方式，嵌入在所述半導體基板與所述第一半導體層之間的第一嵌入絕緣體；以避開所述支承體的方式，嵌入在所述第一半導體層與所述第二半導體層之間，且相對介電常數比所述支承體大的第二嵌入絕緣體；形成在所述第二半導體層上的柵電極；和形成於所述第二半導體層，分別配置在所述柵電極的側方的源極/漏極層。
6.一種半導體裝置的製造方法，包括在半導體基板上成膜第一半導體層的工序；在所述第一半導體層上成膜蝕刻率比所述第一半導體層小的第二半導體層的工序；在所述第二半導體層上成膜具有和所述第一半導體層相同組成的第三半導體層的工序；在所述第三半導體層上成膜具有和所述第二半導體層相同組成的第四半導體層的工序；形成貫通所述第一至第四半導體層使所述半導體基板露出的第一槽的工序；經由所述第一槽在橫方向蝕刻所述第一和第三半導體層，以此將分別在所述第二和第四半導體層下配置的第一和第三半導體層的一部分除去的工序；形成支承體的工序，該支承體以經由所述第一槽迂迴到所述第二和第四半導體層下的方式配置，在所述半導體基板上支承所述第二和第四半導體層；形成第二槽的工序，該第二槽使形成有所述支承體的所述第一和第三半導體層的至少一部分，從所述第二和第四半導體層露出；經由所述第二槽選擇性地蝕刻第一和第三半導體層，以此形成分別除去了所述第一和第三半導體層的第一和第二空洞部的工序；以及形成嵌入絕緣層的工序，該嵌入絕緣層經由所述第二槽分別嵌入到所述第一和第二空洞部，且相對介電常數比所述支承體大。
7.根據權利要求6所述的半導體裝置的製造方法，其特徵在於，所述半導體基板、所述第二和第四半導體層是Si，所述第一和第三半導體層是SiGe。
8.一種半導體裝置，包括通過外延生長形成在半導體基板上的半導體層；以上下夾持在絕緣層中的方式，局部嵌入在所述半導體基板和所述半導體層之間的嵌入導電體層；和以在所述嵌入導電體層上配置溝道的方式形成於所述半導體層的場效應電晶體。
9.根據權利要求8所述的半導體裝置，其特徵在於，還包括支承體，其被配置成以經由所述半導體層的側壁從兩側夾入所述嵌入導電體層的方式迂迴到場效應電晶體的源極/漏極層下，在所述半導體基板上支承所述半導體層。
10.根據權利要求8或9所述的半導體裝置，其特徵在於，所述絕緣層是熱氧化膜、氧氮化膜或High-K絕緣膜；所述嵌入導電體層是摻雜了雜質的多晶半導體、非晶半導體、金屬或合金。
11.根據權利要求8～10中任意一項所述的半導體裝置，其特徵在於，所述嵌入導電體層具有比所述場效應電晶體的柵電極更向寬度方向延伸的延伸部，還具有經由所述延伸部與所述嵌入導電體層連接的背柵接觸電極。
12.根據權利要求8～11中任意一項所述的半導體裝置，其特徵在於，所述嵌入導電體層與所述場效應電晶體的柵電極，功函數相互不同。
13.根據權利要求8～12中任意一項所述的半導體裝置，其特徵在於，所述絕緣層與所述場效應電晶體的柵極絕緣膜，膜厚或者相對介電常數相互不同。
14.根據權利要求8～13中任意一項所述的半導體裝置，其特徵在於，還具有電連接所述場效應電晶體的柵電極和所述嵌入導電體層的布線層。
15.根據權利要求8～13中任意一項所述的半導體裝置，其特徵在於，還具有電連接所述場效應電晶體的源極層和所述嵌入導電體層的布線層。
16.根據權利要求8～13中任意一項所述的半導體裝置，其特徵在於，還具有所述場效應電晶體的柵電極和源極層獨立地與所述嵌入導電體層電連接的布線層。
17.根據權利要求8～16中任意一項所述的半導體裝置，其特徵在於，所述嵌入導電體層是具有N極性或P極性的多晶半導體、非晶半導體、矽化物或者金屬；所述場效應電晶體的柵電極是具有N極性或P極性的多晶半導體、非晶半導體、矽化物或功函數與所述嵌入導電體層不同的金屬柵極。
18.一種半導體裝置的製造方法，包括在半導體基板上形成第一半導體層的工序；在所述第一半導體層上形成蝕刻率比所述第一半導體層小的第二半導體層的工序；形成使所述半導體基板從所述第一和第二半導體層露出的第一露出部分的工序；經由所述第一露出部分在橫方向蝕刻所述第一半導體層，以此除去所述第二半導體層下的第一半導體層的一部分的工序；形成支承體的工序，其以經由所述第一露出部分迂迴到所述第二半導體層下的方式配置，在所述半導體基板上支承所述第二半導體層；形成使所述第一半導體層的一部分從所述第二半導體層露出的第二露出部分的工序；經由所述第二露出部分選擇性地蝕刻第一半導體層，以此在所述半導體基板與所述第二半導體層之間形成除去了所述第一半導體層的空洞部的工序；在所述空洞部的上下面形成絕緣膜的工序；以及以通過所述絕緣膜夾持上下的方式，形成嵌入在所述空洞部內的嵌入導電體層的工序。
19.根據權利要求18所述的半導體裝置的製造方法，其特徵在於，所述半導體基板和所述第二半導體層是Si；所述第一半導體層是SiGe。
20.根據權利要求18或19所述的半導體裝置的製造方法，其特徵在於，通過化學氣相沉積法，形成嵌入在所述空洞部內的嵌入導電體層。
21.根據權利要求18～20中任意一項所述的半導體裝置的製造方法，其特徵在於，包括形成嵌入在所述空洞部內的嵌入導電體層的工序；以嵌入所述空洞部內的方式，在所述半導體基板上的整個面堆積導電體層的工序；和通過使用各向同性蝕刻或各向異性蝕刻中的至少任意一種，以在所述第二半導體層下殘留所述嵌入導電體層的方式，選擇性除去所述半導體基板上的導電體層的工序。
22.根據權利要求18～20中任意一項所述的半導體裝置的製造方法，其特徵在於，包括形成嵌入在所述空洞部內的嵌入導電體層的工序；以嵌入所述空洞部內的方式，在所述半導體基板上的整個面堆積導電體層的工序；和通過回蝕刻所述導電體層的整個面，以在所述第二半導體層下殘留所述嵌入導電體層的方式，除去所述半導體基板上的導電體層的工序。
全文摘要
在形成使半導體基板(31)露出的槽(36)後，除去分別配置在半導體層(33、35)下的半導體層(51、52)的一部分，形成使半導體層(33、35)的端部的上下面從半導體層(51、52)分別露出的空隙(60a、60b)，分別經由導體層(33、35)的側壁，以迂迴至半導體層(33、35)下面的方式將支承體(56)嵌入到槽(36、37)內，在半導體基板(31)和半導體層(33)之間形成空洞部(57a)，並在半導體層(33、35)之間形成空洞部(57b)之後，形成嵌入在空洞部(57a、57b)的嵌入絕緣層(39)。由此，能夠使基於背柵電極的閾值控制性能提高，並且，可降低與源極/漏極層的寄生電容。
文檔編號H01L29/51GK1976061SQ200610154378
公開日2007年6月6日 申請日期2006年9月26日 優先權日2005年10月3日
發明者加藤樹理 申請人:精工愛普生株式會社