製作半導體器件結構的線接觸孔的方法
2023-05-01 18:36:31
專利名稱：製作半導體器件結構的線接觸孔的方法
技術領域：
本發明涉及半導體製作工藝，特別涉及製作半導體器件結構的線接觸孔的方法。
背景技術：
在半導體集成電路製造過程中，接觸孔的形成是技術上重要的一環。接觸孔是連接前道電晶體單元和後道金屬配線的通道，既要連接電晶體的柵極，又要連接到源/漏極， 因此它的最小直徑(關鍵尺寸⑶)對於器件的性能影響非常重要。然而隨著半導體工藝的進步和微電子器件的微小化，單一晶片上的半導體器件的密度越來越大，相對地各器件之間的間隔也越來越小。這使得接觸孔的最小直徑越來越小， 其接觸孔刻蝕工藝的製作難度越來越高。現有技術中製作接觸孔的方法是，利用圖案化的光刻膠層刻蝕下方的掩膜層和層間介質層，進而形成接觸孔。而在45納米節點的工藝下，接觸孔刻蝕的直徑必須在55納米至40納米之間，若採用上述單層的掩膜層和層間介質層製備的接觸孔，其最小直徑常常不符合要求。相應地，業界通過增加掩膜層的厚度，進而製備符合要求的接觸孔的最小直徑，卻導致接觸孔的側壁傾斜度較大，即接觸孔的側壁截面類似於鈍角較大的梯形結構，使最後獲取的層間介質層的上開口較大，接觸孔刻蝕的間距(即兩鄰近接觸孔中心點間的距離)變得越來越小，導致相鄰接觸孔之間易形成短路，進而使具有接觸孔的器件失效。如下圖IA至圖ID所示的現有技術的方法製備半導體器件結構的線接觸孔的剖面圖。如圖IA所示，提供具有柵極結構102的前端器件層結構100，在前端器件層結構 100中，柵極結構102的兩側的襯底中分別形成有有源區如源區/漏區101。另外該襯底的表面依序形成有刻蝕停止層103，層間介質層104。參照圖IB所示，在層間介質層104的表面依序形成掩膜層105和光刻膠層。圖案化所述光刻膠層，使其暴露出線接觸孔的位置即第一開口 110，形成圖案化的光刻膠層 106。該掩膜層105為抗反射層(BARC層)。參照圖IC所示，以圖案化的光刻膠層106為掩膜，採用幹法刻蝕方式對第一開口 110下方的掩膜層105進行刻蝕，以打開掩膜層105，形成具有第二開口 111的掩膜層105』即圖案化的掩膜層105』，該第二開口 111的下方曝露出層間介質層104的表面。接著，參照圖ID所示，以圖案化的掩膜層105』，刻蝕所述層間介質層104，形成具有線接觸孔112的半導體器件結構。然而，在實際的工藝中，光刻膠層106和抗反射層105之間需要符合一定的比值關係，即抗反射層105和光刻膠層106不能夠無限制的增厚。若製備的線接觸孔的直徑符合工藝要求，則需要的光刻膠層相對較薄，而對於較薄的光刻膠層而言，抗反射層不能做的太厚，進而使得圖案化的掩膜層105』的底部直徑不能夠滿足實際的工藝要求。如導致第二開口 111的底部最小直徑相對較寬，若進一步對該第二開口 111下方的層間介質層進行刻蝕， 必然導致最後獲取的線接觸孔的直徑不符合工藝要求(如圖ID所示，CD較大)。另外，若增加光刻膠層106的厚度，還可能出現光刻膠層的倒塌現象。採用較寬的線接觸孔在後續的金屬線層互連工藝中，容易導致器件短路，使得器件失效。因此，需要一種改進的形成接觸孔的方法，以減小接觸孔的直徑。
發明內容
在發明內容部分中引入了一系列簡化形式的概念，這將在具體實施方式
部分中進一步詳細說明。本發明的發明內容部分並不意味著要試圖限定出所要求保護的技術方案的關鍵特徵和必要技術特徵，更不意味著試圖確定所要求保護的技術方案的保護範圍。為了解決上述的問題，本發明提出了一種製作半導體器件結構的線接觸孔的方法，該方法包括下列步驟提供前端器件層結構，該前端器件層結構包括具有柵極結構的襯底，和形成襯底中位於該柵極結構兩側的有源區，在所述襯底的表面依序形成有刻蝕停止層和層間介質層；在所述層間介質層的表面形成堆疊掩膜層，在所述堆疊掩膜層中對應於所述有源區的位置處刻蝕形成開口 ；在所述開口的側壁和底部形成聚合物層，使所述開口的底部直徑達到目標值；去除所述開口底部的所述聚合物層，以帶有所述開口的堆疊掩膜層為掩膜，刻蝕所述層間介質層，形成所述半導體器件結構的線接觸孔。根據本發明的一個方面，所述堆疊掩膜層的厚度為2000埃至3500埃。根據本發明的另一個方面，所述堆疊掩膜層包括抗反射層和ODL層，或者包括抗反射層和APF層。根據本發明的另一個方面，所述刻蝕所述堆疊掩膜層形成開口的刻蝕方式為豎直向下的幹法刻蝕方式。根據本發明的另一個方面，所述幹法刻蝕的刻蝕氣體包含氮氣和氫氣。根據本發明的另一個方面，所述氮氣和氫氣的體積比為1 1至2 1。根據本發明的另一個方面，所述去除所述開口底部的所述聚合物層的刻蝕方式是豎直向下的幹法刻蝕方式。根據本發明的另一個方面，所述幹法刻蝕的刻蝕氣體為包含C0、0)2或SA和A的刻蝕氣體。根據本發明的另一個方面，所述CO、CO2或SA和A的體積比為1 6至1 10。根據本發明的另一個方面，所述目標值為40nm至50nm。本發明通過改進刻蝕掩膜層的方法，使得形成於層間介質層上方的第二開口的底部直徑能夠較好的符合實際的工藝的接觸孔的直徑的需求。首先，本發明通過增加位於抗反射層和層間介質層之間的ODL層以增厚掩膜層，由此可以有效地降低抗反射層上方的光刻膠層的厚度，進而可以刻蝕掩膜層使其形成的第二開口的底部直徑很小。另外本發明形成第二開口的步驟中使用不包含氧氣的刻蝕氣體，能夠有效地在第二開口的側壁上形成聚合物層，以使第二開口的底部直徑更小，進而採用具有第二開口的掩膜層製備後續的接觸孔，可以獲得符合工藝要求的接觸孔的半導體器件結構，由此避免了現有技術中提及的器件結構中接觸孔短路的問題，有效地提高了製備半導體器件結構的良品率。
本發明的下列附圖在此作為本發明的一部分用於理解本發明。附圖中示出了本發明的實施例及其描述，用來解釋本發明的原理。在附圖中，
圖IA至圖ID為使用現有技術的方法製備具有線接觸孔的半導體器件結構的剖面圖；圖2A至圖2E是根據本發明的方法的一個實施例製備具有線接觸孔的半導體器件結構的示意圖；圖3為採用本發明的方法的一個實施例製備的具有線接觸孔的半導體器件的SEM 示意圖；圖4為通過本發明的方法製備具有線接觸孔的半導體器件結構的步驟流程圖。
具體實施例方式在下文的描述中，給出了大量具體的細節以便提供對本發明更為徹底的理解。然而，對於本領域技術人員來說顯而易見的是，本發明可以無需一個或多個這些細節而得以實施。在其他的例子中，為了避免與本發明發生混淆，對於本領域公知的一些技術特徵未進行描述。為了徹底了解本發明，將在下列的描述中提出詳細的步驟。顯然，本發明的施行並不限定於半導體領域的技術人員所熟習的特殊細節。本發明的較佳實施例詳細描述如下， 然而除了這些詳細描述外，本發明還可以具有其他實施方式。圖2A至圖2E是根據本發明的方法的一個實施例製備具有線接觸孔的半導體器件結構的示意圖。如圖2A所示，提供具有柵極結構202的前端器件層結構200。在前端器件層結構 200中，柵極結構202兩側的襯底上分別形成有有源區，如源極/漏極201。所述襯底的表面依序形成有刻蝕停止層203和層間介質層204。如圖2B所示，在所述層間介質層204的表面形成堆疊掩膜層205，且在該堆疊掩膜層205的表面形成光刻膠層。接著，圖案化光刻膠層形成圖案化的光刻膠層206，所述圖案化的光刻膠層206具有對應於所述有源區201的第一開口 210，該第一開口 210的下方暴露出所述堆疊掩膜層205的表面。其中，光刻膠層的厚度為1500埃至3000埃，且第一開口 210的直徑為55nm至40nm之間，優選地光刻膠層的厚度依據實際工藝中線接觸孔的直徑寬度進行設定，其能夠設定滿足45納米節點以下的工藝要求即可。例如，在45納米節點工藝下，最小直徑值的範圍可為45nm左右。在本實施例中，所述堆疊掩膜層205的可以包括抗反射層(BARC層)和ODL層，或者抗反射層(DARC層)和APF層。所述堆疊掩膜層205 的厚度約為2000埃至3500埃，其中所述抗反射層(BARC層或DARC層)的厚度為500埃至 1000埃。該ODL層/APF層的厚度可為1500埃至3000埃，並且抗反射層(BARC層或DARC 層)位於堆疊掩膜層205的最上方直接接觸光刻膠層。如圖2C所示，採用所述圖案化的光刻膠層206為掩膜，刻蝕所述堆疊掩膜層205 形成第二開口 211，所述第二開口 211的側壁和底部形成聚合物層207，且使所述第二開口 211的底部直徑達到目標值。優選地，本實施例中刻蝕所述堆疊掩膜層205形成第二開口 211的刻蝕方式為豎直向下的幹法刻蝕方式，其刻蝕氣體為包含氮氣和氫氣的刻蝕氣體。所述氮氣和氫氣的體積比為1 1至2 1。相應地，所述形成第二開口的過程中的刻蝕氣體的壓力在IOmT至 30mT,電源功率偏壓50至200W。本實施例中主要是通過控制電源功率可以控制刻蝕速率，即電源偏壓使電場方向垂直於襯底方向。在本實施例中，第二開口的上部直徑為50nm左右，其下部直徑(即目標值)大約為40nm至50nm。如圖2D所示，去除所述第二開口 211中的底部的所述聚合物層207』，形成圖案化的堆疊掩膜層205』。其中，去除所述聚合物層207』的刻蝕方式是豎直向下的幹法刻蝕方式，其刻蝕氣體為包含co、(X)2或SA和A組成的刻蝕氣體，以及所述co、o)2或SA和仏的體積比為1 6至1 10。相應地，配合該過程的電源功率偏壓為300W至500W。當然，圖案化的堆疊掩膜層205』中的底部直徑(如圖中第三開口 212的底部直徑)等同於該第二開口 211的下部直徑，大約為40nm至50nm。該圖2D所示得刻蝕步驟主要是用於去除第二開口 211底部的聚合物層。如圖2E所示，以所述圖案化的堆疊掩膜層205』為掩膜，刻蝕所述層間介質層204， 形成所述半導體器件結構的線接觸孔213。由上述方法形成的線接觸孔的半導體器件結構能夠有效降低發生短路的機率。另外，採用上述方法製備的線接觸孔213的直徑在實際工藝的誤差範圍之內。如圖3所示，圖3為採用本發明的方法的一個實施例製備的具有線接觸孔的半導體器件的SEM示意圖；可以從圖中很明顯的看出線接觸孔是上下一致的，且該線接觸孔的直徑相對很小，符合實際的工藝要求。參照圖4所示，圖4為通過本發明的方法製備具有線接觸孔的半導體器件結構的步驟流程圖，具體步驟包括步驟401 提供前端器件層結構，該前端器件層結構包括具有柵極結構的襯底，和形成襯底中位於該柵極結構兩側的有源區，在所述襯底的表面依序形成有刻蝕停止層和層間介質層；步驟402 在所述層間介質層的表面形成堆疊掩膜層，在所述堆疊掩膜層中對應於所述有源區的位置處刻蝕形成開口；步驟403 在所述開口的側壁和底部形成聚合物層，使所述開口的底部直徑達到目標值；步驟404 去除所述開口底部的所述聚合物層，步驟405 以帶有所述開口的堆疊掩膜層為掩膜，刻蝕所述層間介質層，形成所述半導體器件結構的線接觸孔。根據如上所述的實施例製作的具有線接觸孔的半導體器件結構可應用於多種集成電路(IC)中。根據本發明的IC例如是存儲器電路，如隨機存取存儲器(RAM)、動態 RAM(DRAM)、同步DRAM (SDRAM)、靜態RAM(SRAM)、或只讀存儲器(ROM)、射頻電路等等。根據本發明的IC還可以是邏輯器件，如可編程邏輯陣列(PLA)、專用集成電路(ASIC)、合併式 DRAM邏輯集成電路(掩埋式DRAM)或任意其他電路器件。根據本發明的IC晶片可用於例如用戶電子產品，如個人計算機、可攜式計算機、遊戲機、蜂窩式電話、個人數字助理、攝像機、數位相機、手機等各種電子產品中，尤其是射頻產品中。本發明已經通過上述實施例進行了說明，但應當理解的是，上述實施例只是用於舉例和說明的目的，而非意在將本發明限制於所描述的實施例範圍內。此外本領域技術人員可以理解的是，本發明並不局限於上述實施例，根據本發明的教導還可以做出更多種的變型和修改，這些變型和修改均落在本發明所要求保護的範圍以內。本發明的保護範圍由附屬的權利要求書及其等效範圍所界定。
權利要求
1.一種製作半導體器件結構的線接觸孔的方法，其特徵在於提供前端器件層結構，該前端器件層結構包括具有柵極結構的襯底，和形成襯底中位於該柵極結構兩側的有源區，在所述襯底的表面依序形成有刻蝕停止層和層間介質層；在所述層間介質層的表面形成堆疊掩膜層，在所述堆疊掩膜層中對應於所述有源區的位置處刻蝕形成開口；在所述開口的側壁和底部形成聚合物層，使所述開口的底部直徑達到目標值； 去除所述開口底部的所述聚合物層；以帶有所述開口的堆疊掩膜層為掩膜，刻蝕所述層間介質層，形成所述半導體器件結構的線接觸孔。
2.如權利要求1所述的方法，其特徵在於，所述堆疊掩膜層的厚度為2000埃至3500埃。
3.如權利要求1所述的方法，其特徵在於，所述堆疊掩膜層包括抗反射層和ODL層，或者包括抗反射層和APF層。
4.如權利要求1所述的方法，其特徵在於，所述刻蝕所述堆疊掩膜層形成開口的刻蝕方式為豎直向下的幹法刻蝕方式。
5.如權利要求4所述的方法，其特徵在於，所述幹法刻蝕的刻蝕氣體包含氮氣和氫氣。
6.如權利要求5所述的方法，其特徵在於，所述氮氣和氫氣的體積比為1 1至2 1。
7.如權利要求1所述的方法，其特徵在於，所述去除所述開口底部的所述聚合物層的刻蝕方式是豎直向下的幹法刻蝕方式。
8.如權利要求7所述的方法，其特徵在於，所述幹法刻蝕的刻蝕氣體為包含CO、CO2或 SO2和&的刻蝕氣體。
9.如權利要求8所述的方法，其特徵在於，所述CO、0)2或502和02的體積比為1 6 至 1 10。
10.如權利要求1所述的方法，其特徵在於，所述目標值為40nm至50nm。
全文摘要
本發明提出了一種製作半導體器件結構的線接觸孔的方法，該方法包括下列步驟提供前端器件層結構，該前端器件層結構包括具有柵極結構的襯底，和形成襯底中位於該柵極結構兩側的有源區，在所述襯底的表面依序形成有刻蝕停止層和層間介質層；在所述層間介質層的表面形成堆疊掩膜層，在所述堆疊掩膜層中對應於所述有源區的位置處刻蝕形成開口；在所述開口的側壁和底部形成聚合物層，使所述開口的底部直徑達到目標值；去除所述開口底部的所述聚合物層，以帶有所述開口的堆疊掩膜層為掩膜，刻蝕所述層間介質層，形成所述半導體器件結構的線接觸孔。本發明的方法避免了現有器件結構中接觸孔短路的問題，有效地提高了製備半導體器件結構的良品率。
文檔編號H01L21/768GK102403266SQ20101028814
公開日2012年4月4日 申請日期2010年9月17日 優先權日2010年9月17日
發明者韓秋華, 黃敬勇 申請人:中芯國際集成電路製造(上海)有限公司