可靠的表面安裝整體功率模塊的製作方法

2023-04-25 11:37:21 1

可靠的表面安裝整體功率模塊的製作方法
【專利摘要】本發明涉及可靠的表面安裝整體功率模塊，公開了一種產生改進的熱-機械可靠性和更牢靠的二級封裝互連的表面安裝封裝結構。該表面安裝封裝結構包括子模塊，該子模塊具有介電層、附連到介電層的半導體裝置、電聯接至半導體裝置的一級金屬互連、以及電聯接至一級互連且在與半導體裝置相反的一側形成於介電層上的二級I/O連接，其中二級I/O連接構造成將子模塊連接到外部電路。子模塊的半導體裝置附連到多層襯底結構的第一表面，其中介電材料定位在介電層與多層襯底結構之間，以填充表面安裝結構中的間隙並向其提供另外的結構完整性。
【專利說明】可靠的表面安裝整體功率模塊
【技術領域】
[0001]本發明的實施例總體上涉及用於封裝半導體裝置的結構和方法，並且更特定地涉及產生改進的熱-機械可靠性和更牢靠的二級封裝互連的表面安裝封裝結構。
【背景技術】
[0002]表面安裝技術是一種用於構成其中表面安裝構件或封裝直接安裝到印刷電路板(PCB)的表面上的電子電路或其它類似的外部電路的方法。在行業內，表面安裝技術已替代將帶有引線的構件裝配在電路板中的孔內的通孔技術構成方法。
[0003]一種普通類型的表面安裝的構件是功率半導體裝置，其是被用作功率電子電路中的開關或整流器的半導體裝置，例如像開關模式電源。大部分功率半導體裝置僅僅在變換模式下(即，它們接通或斷開)使用，且因此對此進行優化。許多功率半導體裝置用於高電壓功率應用中，並且被設計成傳送大量電流且支持大電壓。在使用中，高電壓功率半導體裝置藉助於功率覆蓋(power overlay, POL)封裝和互連繫統表面安裝至外部電路，其中POL封裝還提供去除由該裝置產生的熱並保護裝置與外部環境隔離的途徑。
[0004]標準的POL封裝製造工藝典型地始於經由粘合劑將一個或多個功率半導體裝置放置到介電層上。然後將金屬互連(例如銅互連)電鍍到介電層上以形成到功率半導體裝置的直接金屬連接，以便形成POL子模塊。金屬互連可呈低輪廓(例如厚度小於200微米)、平坦互連結構的形式，其供以形成往來於功率半導體裝置的輸入/輸出(I/O)系統。然後使用用於電和熱連接的焊接互連將POL子模塊焊接到陶瓷襯底(帶DBC的氧化鋁、帶AMB Cu的AlN等)。然後使用毛細流動(毛細底部填充)、無流動底部填充或注射模製(模塑料，molding compound)使用介電有機材料來填充在POL介電層與陶瓷襯底之間的半導體周圍的間隙，以形成POL封裝。
[0005]在現有的表面安裝的POL封裝中，封裝的長期可靠性受到由於構成材料的不同熱膨脹係數(CTE)產生的熱-機械應力限制。更具體而言，POL封裝的介電有機材料/底部填料和陶瓷襯底的不同CTE引起底部填料和陶瓷襯底中的熱和彎曲應力。底部填料和陶瓷襯底中的這些熱和彎曲應力繼而引起封裝的翹曲。當封裝的翹曲發生時，封裝的二級互連的可靠性受影響。
[0006]因此，將期望提供一種表面安裝封裝，其具有減小封裝翹曲和熱應力的基於應力平衡的設計策略，使得熱循環中的封裝可靠性可提高。還期望這種封裝設計策略改進二級互連的可靠性。

【發明內容】

[0007]本發明的實施例通過提供一種表面安裝封裝結構來克服前述缺點，該表面安裝封裝結構產生改進的熱-機械可靠性和更牢靠的二級封裝互連。
[0008]根據本發明的一個方面，一種表面安裝結構包括具有介電層和附連到該介電層的至少一個半導體裝置的子模塊，其中至少一個半導體裝置中的每一個包括由半導體材料組成的襯底。該子模塊還包括:電聯接到至少一個半導體裝置的一級金屬互連結構，其延伸通過穿過介電層形成的通孔，以便連接到至少一個半導體裝置；以及二級輸入/輸出(I/o)連接，其電聯接至一級金屬互連結構且在與至少一個半導體裝置相反的一側形成於介電層上，該二級I/o連接構造成將子模塊連接到外部電路。該表面安裝結構還包括具有第一表面和第二表面的多層襯底結構，其中子模塊的至少一個半導體裝置附連到多層襯底的第一表面。該表面安裝結構還包括一種或多種介電材料，其定位在介電層與多層襯底結構的第一表面之間且至少部分地圍繞子模塊的至少一個半導體裝置，該一種或多種介電材料構造成填充表面安裝結構中的間隙且向其提供另外的結構完整性。
[0009]根據本發明的另一方面，一種製造表面安裝封裝和互連結構的方法包括構成子模塊的步驟，該子模塊包括至少一個半導體裝置和繞其形成的封裝結構，其中構成子模塊的步驟還包括:將至少一個半導體裝置附連到介電層；在介電層上方形成一級金屬互連結構，其延伸通過介電層中的通孔以電連接到至少一個半導體裝置；以及在與至少一個半導體裝置相反的一側在介電層上形成二級輸入/輸出(I/o)連接，其中二級I/O連接構造成將子模塊連接到外部電路。該方法還包括形成襯底結構的步驟，該襯底結構包括中央襯底層以及位於中央襯底層的相反側上的第一和第二金屬層，使得第一和第二金屬層分別形成襯底結構的第一表面和第二表面。該方法還包括以下步驟:將子模塊附連到襯底結構的第一表面且在介電層與襯底結構的第一表面之間提供介電填充材料，該介電填充材料至少部分地密封子模塊的至少一個半導體裝置。
[0010]根據本發明的又一方面，一種功率覆蓋(POL)封裝結構包括POL子模塊，其具有:介電層；附連到介電層的多個半導體裝置；一級互連結構，其電聯接至多個半導體裝置且延伸通過穿過介電層形成的通孔，以便連接到多個半導體裝置；以及二級互連結構，用以將POL子模塊電聯接至外部電路結構，其中二級互連結構包括在介電層和一級互連結構上方形成且構造成建立到外部電路結構的互連的多個焊接凸塊(bump)。該POL封裝結構還包括具有第一表面和第二表面的多層襯底結構，其中POL子模塊的多個半導體裝置附連到多層襯底結構的第一表面上。POL封裝結構的多層襯底結構還包括形成多層襯底結構的第一表面的第一直接覆銅(direct bond copper,DBC)層、形成多層襯底結構的第二表面的第二DBC層以及被夾置在第一與第二 DBC層之間的陶瓷層。POL封裝結構還包括定位在介電層與多層襯底結構的第一表面之間且至少部分地圍繞子模塊的多個半導體裝置的密封劑。
[0011]本發明公開了一種表面安裝結構，其包括:子模塊；具有第一表面和第二表面的多層襯底結構，其中子模塊的至少一個半導體裝置附連到多層襯底的第一表面；以及一種或多種介電材料，其定位在介電層與多層襯底結構的第一表面之間且至少部分地圍繞子模塊的至少一個半導體裝置，一種或多種介電材料構造成填充表面安裝結構中的間隙且向其提供另外的結構完整性。子模塊包括:介電層；附連到介電層的至少一個半導體裝置，至少一個半導體裝置中的每一個包括由半導體材料組成的襯底；電聯接至至少一個半導體裝置的一級金屬互連結構，金屬互連結構延伸通過穿過介電層形成的通孔，以便連接到至少一個半導體裝置；以及二級輸入/輸出(I/o)連接，其電聯接至一級金屬互連結構且在與至少一個半導體裝置相反的一側形成於介電層上，二級I/o連接構造成將子模塊連接到外部電路。
[0012]優選地，多層襯底結構包括:陶瓷絕緣層；第一金屬層，其定位在絕緣層的一側上，以形成多層襯底結構的第一表面；以及第二金屬層，其定位在絕緣層的另一側上，以形成多層襯底結構的第二表面。
[0013]優選地，第一和第二金屬層包括第一和第二直接覆銅(DBC)層。
[0014]優選地，第一 DBC層包括圖案形成的DBC層，並且第二 DBC層包括圖案形成或未圖案形成的DBC層。
[0015]優選地,第二 DBC層的體積大於第一 DBC層的體積。
[0016]優選地,第二 DBC層的體積在第一 DBC層的體積的I倍和2.5倍之間。
[0017]優選地，基於一種或多種介電材料的厚度和材料性質、至少一個半導體裝置的密度、厚度和間距以及陶瓷絕緣層的厚度和材料性質中的至少一個，控制第二 DBC層的厚度或面積和對應的體積。
[0018]優選地，一種或多種介電材料和陶瓷絕緣層的材料性質包括彈性模量、熱膨脹係數(CTE)以及斷裂應力和韌度中的至少一個。
[0019]優選地，第二 DBC層與第一 DBC層之間的體積比提供了應力平衡的表面安裝封裝和減小其中的翹曲和熱應力的互連結構。
[0020]優選地,一種或多種介電材料包括定位在介電層與多層襯底結構的第一表面之間的底部填充材料、密封劑、矽膠或模塑料。
[0021]優選地，一種或多種介電材料包括:定位在介電層與多層襯底結構的第一表面之間的陶瓷或介電片，陶瓷或介電片具有形成於其中的切口，以接納至少一個半導體裝置；和介電填充材料，其定位在陶瓷或介電片與多層襯底結構的第一表面之間，以便填充陶瓷或介電片與多層襯底結構之間的間隙。
[0022]優選地，二級I/O連接包括盤柵陣列(LGA)焊接凸塊和球柵陣列(BGA)焊接凸塊中的一個。
[0023]優選地，表面安裝結構還包括定位在多層襯底結構與子模塊之間以將子模塊固定至多層襯底結構的焊接材料、導電粘合劑或燒結金屬接頭中的一個。
[0024]優選地，子模塊包括功率覆蓋(POL)子模塊。
[0025]優選地，至少一個半導體裝置包括附連到介電層的多個半導體裝置。
[0026]通過結合附圖提供的本發明的優選實施例的以下詳細描述，這些和其它的優點和特徵將更易於理解。
【專利附圖】

【附圖說明】
[0027]附圖示出目前設想到的用於執行本發明的實施例。
[0028]在附圖中:
圖1是根據本發明的實施例的功率覆蓋(POL)結構的示意性截面側視圖；
圖2至圖11是根據本發明的實施例在製造/組建過程的各個階段期間的POL結構的示意性截面側視圖；
圖12是根據本發明的另一實施例的POL結構的示意性截面側視圖。
[0029]附圖標記:
10表面安裝封裝和互連結構
12半導體裝置 14POL子模塊
16二級輸入-輸出(I/O)連接
17焊接凸塊
18多層襯底結構 20氧化招
22直接覆銅層
24直接覆銅層
26介電材料
30介電層
32框架結構
34粘合劑層
36多個通孔
37銅墊片
38一級互連
39頂面
40焊接掩模層 42焊接材料
44厚度
46覆蓋面積
50POL結構
52陶瓷或介電片
54切口
56聚合物底部填充材料或模塑料
58間隙。
【具體實施方式】
[0030]本發明的實施例提供了一種具有改進的熱-機械可靠性的表面安裝封裝，以及形成這種表面安裝封裝的方法。
[0031]參照圖1，示出了根據本發明的實施例的表面安裝封裝和互連結構10。在圖1中所示的實施例中，表面安裝封裝結構10呈功率覆蓋(POL)結構的形式，但是認識到，其它表面安裝封裝結構被認為在本發明的範圍內。POL結構10在其中包括一個或多個半導體裝置12，根據各種實施例，半導體裝置12可呈晶片(die)、二極體或其它功率電子裝置的形式。如圖1中所示，三個半導體裝置12設於POL結構10中，然而認識到，更多或更少數量的半導體裝置12可包括在POL結構10中。半導體裝置12封裝在POL子模塊14內，POL子模塊14形成到功率半導體裝置12的直接金屬連接，其中連接呈例如低輪廓、平坦一級互連結構的形式。
[0032]二級輸入-輸出(I/O)連接16設在POL子模塊14上，以實現POL結構10到外部電路例如印刷電路板(PCB)(未示出)的表面安裝。根據示例性實施例，二級I/O連接16由構造成附連/固連到PCB上以將POL結構10電聯接至PCB的盤柵陣列(LGA)焊接凸塊17形成，但是也可使用其它合適的二級焊接互連，例如球柵陣列(BGA)焊接凸塊。LGA焊接凸塊17提供抵抗高應力條件下失效的高度可靠的互連結構。
[0033]如圖1中所示，POL結構10還包括POL子模塊14附連到其上的多層襯底結構18。根據示例性實施例，襯底結構18由瓷板(例如氧化鋁)20組成，該瓷板20帶有通過高溫接合工藝結合到其兩側的一層直接覆銅(DBC) 22、24，其中頂部DBC層22形成結構18的「第一表面」，而底部DBC層24形成結構18的「第二表面」。對於接合工藝，可基於例如板20由氧化鋁或氮化鋁和氮化矽組成而採用不同的硬焊和直接結合技術。襯底結構18的頂部DBC層22或「晶片側DBC層」然後在燒結後蝕刻，以基於半導體裝置12的數量/布置來按需要圖案形成(pattern)該層。在襯底結構18的背面上的底部DBC層24或「非晶片側DBC層」完全或部分地暴露以提供從POL結構10出來的高效傳熱。雖然在上文和下文中稱作「DBC」層，但是應認識到，鋁可代替銅用作金屬層，且因此這一實施例被認為在本發明的範圍內。因此，在下文中術語「DBC層」的使用意圖涵蓋包括結合至瓷板(例如氧化鋁)20兩側的任何合適金屬材料22、24(諸如銅或鋁)片的襯底結構18。如圖1中所示，在POL結構10上還設置介電材料26(即「介電填充材料」)以填充POL結構10中的間隙，以便向POL結構10提供另外的結構完整性。根據圖1中所示的POL結構10的實施例，介電材料26呈聚合物底部填料(例如毛細底部填料或無流動底部填料)、密封劑、矽膠或模塑料的形式。備選地且如下文將參照圖12更詳細論述的，應該認識到，介電材料26可由陶瓷或介電片和另外的介電填充材料(底部填料、模塑料、矽膠或密封劑)的組合形成。
[0034]圖1的POL結構10因此形成為使得二級封裝I/O連接16設置在一級互連側上，以用於到PCB或其它外部電路的二級互連。POL結構10的具體構造產生改進的熱-機械可靠性和更牢靠的二級封裝I/O連接16，以及優良的電和熱性能。
[0035]現參照圖2至圖11，根據本發明的實施例，提供了用於製造圖1的POL結構10的技術的工序的詳細視圖。如首先在圖2至圖9中所示，提供了用於組建POL子模塊14的工序。參照圖2，POL子模塊14的組建過程始於將介電層30或「撓性層」放置且附連到框架結構32上。介電層30呈疊層或膜的形式，並且放置在框架結構32上，以在POL子模塊14的組建過程期間提供穩定性。根據本發明的實施例，介電層30可由多種介電材料中的一種形成，例如Kapton?、Ultem?、聚四氟乙烯(PTFE)、Up ilex?、聚碸材料(例如Ude I?、Rade I?)或另一聚合物膜(如液晶聚合物(LCP)或聚醯亞胺材料)。
[0036]如圖3中所示，在將介電層30固定到框架結構32後，粘合劑層34沉積到介電層30上。然後穿過粘合劑層34和介電層30形成多個通孔36，如圖4中所示。根據本發明的實施例，通孔36可經由雷射消融或雷射鑽孔工藝、等離子體蝕刻、光界定或機械鑽孔工藝而形成。在下一技術步驟中，一個或多個半導體裝置12(例如三個半導體裝置)經由粘合劑層34固定到介電層30，如圖5中所示。為了將半導體裝置12固定到介電層30，將半導體裝置12放置在粘合劑層34上且然後使粘合劑34固化，以將半導體裝置12固定到介電層30上。根據本發明的一個實施例且如圖5中所示，半導體裝置12可具有不同厚度/高度。為了增加半導體裝置12的厚度/高度，可將銅墊片37焊接至一個或多個半導體裝置12，以便增加其厚度/高度，使得所有半導體裝置12的厚度/高度相等且使半導體裝置12的背面「平坦化」。
[0037]雖然穿過粘合劑層34和介電疊層30形成通孔36在圖4中示出為在半導體裝置12放置到粘合劑層34上之前執行，但是認識到，半導體裝置12的放置可發生在通孔形成之前。即，取決於由通孔尺寸施加的約束，半導體裝置12可首先放置於粘合劑層34和介電層30上，通孔36隨後在與形成於半導體裝置12上的多個金屬電路和/或連接墊(未示出)對應的位置處形成。而且，可根據需要採用預鑽通孔和後鑽通孔的組合。
[0038]現參照圖6和圖7，在將半導體裝置12固定於介電層30上且形成通孔36後，清潔通孔36 (諸如通過反應離子蝕刻(RIE)除塵工藝)且隨後使其金屬化而形成一級互連38。一級金屬互連38典型地通過濺射和電鍍應用的組合來形成，但是認識到，也可使用金屬沉積的其它無電方法。例如，鈦粘附層和銅籽晶層可首先經由濺射工藝來施加，然後是將銅的厚度增加到期望水平的電鍍工藝。隨後將所施加的金屬材料圖案形成為具有期望形狀的金屬互連38 (即一級互連)且其充當穿過介電層30和粘合劑層30形成的豎直饋通。金屬互連38從半導體裝置12的電路和/或連接墊(未示出)延伸出，通過通孔/開口 36且出來橫跨介電層30的頂面39。
[0039]如圖8中所示，焊接掩模層40施加於圖案形成的金屬互連38上方，以提供用於其銅墊片的保護塗層。除焊接外，認識到該層40可由焊料以外的一些金屬材料(諸如Ni或Ni/Au)組成。如圖8中進一步所示，二級I/O互連16在介電層30的頂部上施加至焊接掩模層40。在一個實施例中，I/O互連16形成為LGA或BGA焊接凸塊17，其焊接到焊接掩模40，以實現POL結構10到外部電路的表面安裝。焊接凸塊17提供抵抗高應力條件下失效的高度可靠的二級互連結構。
[0040]在完成POL子模塊14的組建時，POL子模塊14被分割且從框架結構32移除，如圖9中所示。因此提供完成的POL子模塊14，其包括半導體裝置12、充當金屬豎直饋通的一級金屬互連38和用於將POL子模塊14表面安裝到外部電路(諸如PCB)的二級I/O互連16。POL子模塊14處置為構件或多晶片模塊。
[0041]現參照圖10，製造POL結構10的技術繼續將襯底結構18形成為結合到POL子模塊14上。襯底結構18由瓷板(例如氧化鋁)20組成，該瓷板20帶有通過高溫接合工藝結合到其兩側的晶片側DBC層22和非晶片側DBC層24。如圖10中所示，襯底結構18的晶片側DCB層22例如經由蝕刻工藝而被圖案形成，以與POL子模塊14的半導體裝置12的數量/布置相關聯。根據示例性實施例，在襯底結構18的背面上的非晶片側DBC層24作為連續層未圖案形成，以便提供襯底結構18的更大彎曲強度。另外，非晶片側DBC層24的整個表面可用於熱連接(即散熱器附連)。
[0042]如圖11中所示，製造POL結構10的技術繼續將POL子模塊14附連到襯底結構18上。根據本發明的一個實施例，經由焊接材料42將POL子模塊14附連到襯底結構18，以便將POL子模塊14和襯底結構18固定在一起。即，每個半導體裝置12被焊接到晶片側DBC層22。然而認識到，還可使用導電粘合劑或燒結銀來代替焊接材料，以將POL子模塊14和襯底結構18固定在一起。然後在POL結構10上提供聚合物底部填料、密封劑或模塑料26 (例如環氧樹脂或其它有機填充材料)，其填充POL結構10中的間隙，如圖11中所示，以便約束介電層30並向POL結構10提供另外的電絕緣和結構完整性。
[0043]如圖10和圖11中所示，根據本發明的示例性實施例，選擇性地執行襯底結構18的形成，以便優化POL結構10的熱性能。即，認識到，在襯底結構18中的陶瓷襯底20 (其通常具有低CTE)與底部填料26和銅墊/連接22、24、38 (其通常具有高CTE)的熱膨脹係數(CTE)之間存在失配，並且該CTE失配可引起POL結構10中的不平衡熱應力，且由此在陶瓷/絕緣襯底20、底部填充材料26和/或二級I/O互連16 (即BGA/LGA焊接凸塊17)中導致模塊翹曲、彎曲應力和開裂。可通過襯底結構18的選擇性形成來減小POL結構10中不平衡的熱應力和由此導致的翹曲、彎曲應力和開裂。在形成襯底結構18時，選擇性地控制非晶片側DBC層24的厚度(標為44)和覆蓋面積(標為46)，以便優化POL結構10的熱性能。更具體而言，選擇/控制非晶片側DBC層24的體積與晶片側DBC層22的體積之比，使得底部填料26和陶瓷襯底20中的熱/彎曲應力同時減小到可接受的水平以內。通過向襯底背側(即非晶片側)上的層24提供另外的DBC體積，非晶片側上的DBC層24的熱膨脹可抵消陶瓷襯底20的晶片側上的底部填料/密封劑26膨脹，使得熱/彎曲應力減小。
[0044]在確定非晶片側DBC 24與晶片側DBC 22的適合的體積比/體積不平衡以及DBC層24的對應厚度44和覆蓋面積46時，考慮以下因素:(I)底部填料26的體積及其已知的材料性質，包括底部填充材料的彈性模量、熱膨脹係數(CTE)以及斷裂應力和韌度；(2)POL子模塊14內的晶片12密度、厚度和間距；以及(3)陶瓷襯底20的厚度和材料性質，包括陶瓷襯底的彈性模量和CTE。一般而言，較硬的底部填充材料26需要DBC層22、24之間較大的DBC體積不平衡，以減小模塊翹曲和彎曲應力，而柔順的底部填充材料需要較小的體積不平衡。
[0045]根據本發明的示例性實施例，對於電子元件封裝用的典型有機底部填充材料26，非晶片側DBC 24和晶片側DBC 22的DBC體積比/體積不平衡將大於I且小於2.5。即，期望DBC體積比/體積不平衡在該範圍內，因為平衡的陶瓷襯底(即DBC比率約為I)將在熱循環期間呈現高的不平衡熱應力以及歸因於陶瓷20(3-9ppm/C)與典型的有機底部填料26 (9-50ppm/C)之間的高CTE失配的較大封裝曲率(翹曲)。通過將非晶片側DBC 24與晶片側DBC 22的DBC體積比增大到I和2.5之間，提供了應力平衡，其減小了 POL封裝曲率且實現更牢靠的二級模塊互連16。關於上文列舉的I到2.5的範圍，認識到，如果底部填料26的CTE很低，則非晶片側DBC 24和晶片側DBC 22的DBC體積比/體積不平衡可小於1，使得CTE失配減小。
[0046]現參照圖12，根據本發明的另一實施例示出POL結構50，其中使用單獨的介電元件以在由晶片12佔據的區域中填充介電層30與襯底結構18之間的POL結構50中的間隙。如圖12中所示，陶瓷或介電片52鄰近介電層30定位在介電層30與多層襯底結構18之間。陶瓷/介電片52包括形成於其中的切口 54，以將晶片12接納在其中。聚合物底部填充材料或模塑料56然後定位在陶瓷/介電片52與多層襯底結構18之間，以便填充陶瓷/介電片52與多層襯底結構18的瓷板/氧化鋁20之間的間隙58。與完全使用僅僅介電填充材料56相反，採用陶瓷/介電片52來填充在介電層30與襯底結構18之間的POL結構50中的體積的一部分有益地使POL結構50更不易吸收水分，且可進一步減小POL結構50中的熱-機械應力，以便減少開裂、層離等。
[0047]關於POL結構50，認識到，在確定非晶片側DBC 24與晶片側DBC 22的適合的體積比/體積不平衡以及DBC層24的對應厚度44和覆蓋面積46時，考慮陶瓷/介電片52和底部填充材料56中的每一個的體積和已知的熱-機械材料性質。陶瓷/介電片52和底部填充材料56中的每一個的彈性模量、熱膨脹係數(CTE)以及斷裂應力和韌度可彼此不同，且因此在確定體積比/體積不平衡時考慮每個單獨元件的這些材料性質。[0048]有益地，本發明的實施例因此提供了具有二級封裝I/O』16的POL封裝和互連結構10，該二級封裝I/O』16設置在POL子模塊14的撓性側(即介電層30的頂部)上以用於到外部電路的二級互連，並且整個非晶片側DBC層24可用於熱連接。POL結構10併入了減小封裝翹曲和熱應力的基於應力平衡的設計策略，使得熱循環中的封裝可靠性可提高。非晶片側DBC層24的熱膨脹抵消了在陶瓷襯底20的晶片側上的底部填料/密封劑膨脹，得到的應力平衡減小了封裝曲率且實現了更牢靠的二級模塊互連16。非晶片側DBC層24可形成為提供用於特定封裝設計(裝置尺寸、密度等)的最佳DBC體積比/體積不平衡，其中非晶片側DBC層24的體積確定基於二級裝配的封裝曲率要求，以及介電材料和絕緣材料的彎曲強度和韌度。
[0049]因此，根據的本發明一個實施例，表面安裝結構包括具有介電層和附連到該介電層的至少一個半導體裝置的子模塊，其中至少一個半導體裝置中的每一個包括由半導體材料組成的襯底。該子模塊還包括:電聯接到至少一個半導體裝置的一級金屬互連結構，其延伸通過穿過介電層形成的通孔，以便連接到至少一個半導體裝置；以及，電聯接到一級金屬互連結構且在與至少一個半導體裝置相反的一側形成於介電層上的二級輸入/輸出(I/o)連接，該二級I/o連接構造成將子模塊連接到外部電路。該表面安裝結構還包括具有第一表面和第二表面的多層襯底，其中子模塊的至少一個半導體裝置附連到多層襯底的第一表面。表面安裝結構還包括定位在介電層與多層襯底結構的第一表面之間且至少部分地圍繞子模塊的至少一個半導體裝置的一種或多種介電材料，該一種或多種介電材料構造成填充表面安裝結構中的間隙且向其提供另外的結構完整性。
[0050]根據本發明的另一實施例，一種製造表面安裝封裝和互連結構的方法包括構成子模塊的步驟，該子模塊包括至少一個半導體裝置和繞其形成的封裝結構，其中構成子模塊的步驟還包括:將至少一個半導體裝置附連到介電層；在介電層上方形成一級金屬互連結構，其延伸通過介電層中的通孔以電連接到至少一個半導體裝置；以及在與至少一個半導體裝置相反的一側在介電層上形成二級輸入/輸出(I/o)連接，其中二級I/O連接構造成將子模塊連接到外部電路。該方法還包括形成襯底結構的步驟，該襯底結構包括中央襯底層以及位於中央襯底層的相反側上的第一和第二金屬層，使得第一和第二金屬層分別形成襯底結構的第一表面和第二表面。該方法還包括以下步驟:將子模塊附連到襯底結構的第一表面且在介電層與襯底結構的第一表面之間提供介電填充材料，該介電填充材料至少部分地密封子模塊的至少一個半導體裝置。
[0051]根據本發明的又一實施例，一種功率覆蓋(POL)封裝結構包括POL子模塊，該POL子模塊具有:介電層；附連到介電層的多個半導體裝置；一級互連結構，其電聯接至多個半導體裝置且延伸通過穿過介電層形成的通孔，以便連接到多個半導體裝置；以及二級互連結構，用以將POL子模塊電聯接至外部電路結構，其中二級互連結構包括在介電層和一級互連結構上方形成且構造成建立到外部電路結構的互連的多個焊接凸塊。POL封裝結構還包括具有第一表面和第二表面的多層襯底結構，其中POL子模塊的多個半導體裝置附連到多層襯底結構的第一表面。POL封裝結構的多層襯底結構還包括形成多層襯底結構的第一表面的第一直接覆銅(DBC)層、形成多層襯底結構的第二表面的第二 DBC層以及夾置在第一和第二 DBC層之間的陶瓷層。POL封裝結構還包括定位在介電層與多層襯底結構的第一表面之間且至少部分地圍繞子模塊的多個半導體裝置的密封劑。[0052]雖然僅僅結合有限數量的實施例詳細地描述了本發明，但應當容易理解，本發明並不限於此類公開的實施例。而是，可修改本發明以併入之前未描述但與本發明的精神和範圍相稱的任意數量的變型、更改、替代或等效布置。此外，雖然描述了本發明的各種實施例，但應理解，本發明的方面可僅僅包括所述實施例中的一些。因此，本發明不應視為由前文的描述限制，而是僅由所附權利要求的範圍限制。
【權利要求】
1.一種表面安裝結構，包括: 子模塊，所述子模塊包括:
介電層；
附連到所述介電層的至少一個半導體裝置，所述至少一個半導體裝置中的每一個包括由半導體材料組成的襯底；
電聯接至所述至少一個半導體裝置的一級金屬互連結構，所述金屬互連結構延伸通過穿過所述介電層形成的通孔，以便連接到所述至少一個半導體裝置；以及
二級輸入/輸出(I/O)連接，其電聯接至所述一級金屬互連結構且在與所述至少一個半導體裝置相反的一側形成於所述介電層上，所述二級I/o連接構造成將所述子模塊連接到外部電路； 具有第一表面和第二表面的多層襯底結構，其中所述子模塊的所述至少一個半導體裝置附連到所述多層襯底的所述第一表面；以及 一種或多種介電材料，其定位在所述介電層與所述多層襯底結構的所述第一表面之間且至少部分地圍繞所述子模塊的所述至少一個半導體裝置，所述一種或多種介電材料構造成填充所述表面安裝結構中的間隙且向其提供另外的結構完整性。
2.根據權利要求1所述的表面安裝結構，其特徵在於，所述多層襯底結構包括: 陶瓷絕緣層； 第一金屬層，其定位在所述絕緣層的一側上，以形成所述多層襯底結構的所述第一表面；以及 第二金屬層，其定位在所述絕緣層的另一側上，以形成所述多層襯底結構的所述第二表面。
3.根據權利要求2所述的表面安裝結構，其特徵在於，所述第一和第二金屬層包括第一和第二直接覆銅(DBC)層。
4.根據權利要求3所述的表面安裝結構，其特徵在於，所述第一DBC層包括圖案形成的DBC層，並且所述第二 DBC層包括圖案形成或未圖案形成的DBC層。
5.根據權利要求3所述的表面安裝結構，其特徵在於，所述第二DBC層的體積大於所述第一 DBC層的體積。
6.根據權利要求5所述的表面安裝結構，其特徵在於，所述第二DBC層的體積在所述第一 DBC層的體積的I倍和2.5倍之間。
7.根據權利要求5所述的表面安裝結構,其特徵在於,基於所述一種或多種介電材料的厚度和材料性質、所述至少一個半導體裝置的密度、厚度和間距以及所述陶瓷絕緣層的厚度和材料性質中的至少一個，控制所述第二 DBC層的厚度或面積和對應的體積。
8.根據權利要求7所述的表面安裝結構，其特徵在於，所述一種或多種介電材料和所述陶瓷絕緣層的材料性質包括彈性模量、熱膨脹係數(CTE)以及斷裂應力和韌度中的至少一個。
9.根據權利要求5所述的表面安裝結構，其特徵在於，所述第二DBC層與所述第一DBC層之間的體積比提供了應力平衡的表面安裝封裝和減小其中的翹曲和熱應力的互連結構。
10.根據權利要求1所述的表面安裝結構，其特徵在於，所述一種或多種介電材料包括定位在所述介電層與所述多層襯底結構的所述第一表面之間的底部填充材料、密封劑、矽膠或模塑料 。
【文檔編號】H01L21/56GK103579137SQ201310324485
【公開日】2014年2月12日 申請日期:2013年7月30日 優先權日:2012年7月30日
【發明者】A.V.高達, P.A.麥康奈李, S.S.喬罕 申請人:通用電氣公司