利用正向偏置的二極體編程方法

2023-04-27 16:54:26

專利名稱：利用正向偏置的二極體編程方法
利用正向偏置的二極體編程方法
相關申請 本申請要求於2007年6月25日提交的序列號為11/819， 077的美國申請的優先權，其通過引用整體併入本文。
背景技術：
本發明涉及一種非易失性存儲器陣列。 非易失性存儲器陣列在即便停止對該器件的供電時仍舊保持其數據。在一次性可編程陣列中，每個存儲單元形成於初始未編程狀態，並且可以轉換為編程狀態。這種變化是永久性的，並且這種單元是不可擦除的。在其他類型的存儲器中，存儲單元是可擦除的，並且可重寫很多次。 單元也可以在每個單元可以實現的數據狀態數量方面變化。數據狀態可以通過改變單元的一些可檢測特性進行存儲，諸如在給定的施加電壓下或者單元內電晶體的閾值電壓下流過單元的電流。 一種數據狀態是該單元的一個不同數值，如數據'0'或數據'1'。
實現可擦除或多狀態單元的一些解決方案是複雜的。浮柵和S0N0S存儲單元例如通過存儲電荷來工作，其中不存在存儲電荷、存在存儲電荷或者存儲電荷量改變電晶體閾值電壓。這些存儲單元是三端器件，要以實現現代集成電路中的競爭力所要求的很小的尺寸製造和運行是相對困難的。 其他存儲單元通過改變類似硫族化合物的外來材料的電阻率來工作。硫族化合物難以操作並且會在大多數半導體生產設備中呈現挑戰性。

發明內容
第一實施例提供一種操作非易失性存儲器單元的方法，其包括提供所述非易失性
存儲器單元，所述非易失性存儲器單元包括以第一電阻率、未編程狀態製造的二極體，以及
向二極體施加正向偏置以將二極體變換到第二電阻率、編程狀態，所述正向偏置的量級大
於編程該二極體所需的最小電壓，其中所述第二電阻率狀態低於第一電阻率狀態。 本發明的另一方面提供一種操作非易失性存儲單元的方法，所述方法包括提供非
易失性存儲單元，所述非易失性存儲器單元包括以第一電阻率、未編程狀態製造的二極體；
以及向二極體施加多個正向偏置脈衝，以將二極體變換到第二電阻率、編程狀態，其中所述
第二電阻率狀態低於第一電阻率狀態。 文中描述的本發明每個方面和每個實施例均可單獨使用或者與其他方面和實施例結合使用。 將參照附圖描述優選的方面和實施例。


圖1是圖示說明需要在存儲器陣列的存儲單元之間電隔離的電路圖。
圖2是根據本發明的優選實施例形成的多狀態或可重寫存儲單元的透視圖。
圖3是包括多個圖2中的存儲單元的存儲器級的局部透視圖。 圖4是顯示本發明的存儲單元的讀取電流隨著穿過二極體的反向偏置電壓的增
加而變化的圖形。 圖5是顯示存儲單元從V狀態變換到P狀態、從P狀態變換到R狀態以及從R狀態變換到S狀態的概率曲線圖。 圖6是顯示存儲單元從V狀態變換到P狀態、從P狀態變換到S狀態以及從S狀態變換到R狀態的概率曲線圖。 圖7是顯示存儲單元從V狀態變換到R狀態、從R狀態變換到S狀態以及從S狀態變換到P狀態的概率曲線圖。 圖8是本發明的實施例中可能使用的垂直定向的p-i-n 二極體的透視圖。 圖9是顯示存儲單元從V狀態變換到P狀態、從P狀態變換到M狀態的概率曲線圖。 圖10是根據本發明的一個優選實施例形成的多狀態或可重寫存儲單元的透視圖。 圖11是顯示存儲單元從V狀態變換到P狀態、從P狀態變換到R狀態以及從R狀
態變換到S狀態，之後在S狀態和R狀態之間重複的概率曲線圖。 圖12是顯示將S單元正向偏置的偏置方案的電路圖。 圖13是顯示將S單元反向偏置的偏置方案的電路圖。 圖14圖示說明反覆的讀取_校驗_寫入循環以使單元數據變為狀態。 圖15a-15c是圖示說明根據本發明的一個實施例形成存儲器級的形成過程中的
各階段的橫截面圖。 圖16是圖示說明可在本發明的可替代實施例中使用的二極體和電阻開關元件的橫截面圖。 圖17是圖5所示的多種二極體狀態下流過二極體的電流與施加的電壓的關係圖。
具體實施例方式
眾所周知施加電脈衝可以修整由摻雜多晶矽或多晶矽形成的電阻器的電阻，在穩定的電阻狀態之間調整該電阻。這種可修整的電阻器已經在集成電路中用作多種元件。
然而，將可修整的多晶矽電阻器用於在非易失性存儲單元中存儲數據狀態並非是常規的。製造多晶矽電阻器的存儲器陣列呈現出各種困難。如果電阻器在大交叉點陣列中用作存儲單元，則在向選擇的單元施加電壓時，整個陣列中半選定的(half-selected)和未選定的單元發生不期望的滲漏(leakage)。例如，參看圖1，假設在位線B和字線A之間施加電壓以設置、重設或感測選擇的單元S。電流預期地流過選擇的單元S。然而，一些滲漏電流可能在交叉的(alternate)路徑上流過，例如在位線B和字線A之間流過未選擇的單元Ul、 U2和U3。可能存在很多這種交叉的路徑。 可通過將每個存儲單元形成為包括二極體在內的兩端器件來大幅減少滲漏電流。二極體具有非線性i-v特性，允許很小的電流在導通電壓以下流過，允許明顯較高的電流在導通電壓以上流過。總體上，二極體也用作使電流更容易地在一個方向而非另一個方向上流過的單向閥。因此，只要選擇了確保只有選定的單元在導通電壓以上承受正向電流的
4偏置方案，則沿著非預期路徑(如圖1的U1-U2-U3潛行(sneak)路徑)的滲漏電流可以大大減少。 Herner等人於2004年9月29日提交的名稱為"NonvolatileMemory Cell Withouta Dielectric Antifuse Having High_andLow_Impedance States，，的美國專利申請10/955， 549描述了一種單片三維存儲器陣列，其中存儲單元的數據狀態以半導體結二極體的多晶半導體材料的電阻率狀態存儲，該專利申請通過引用併入本文。這種存儲單元是具有兩種數據狀態的一次性可編程單元。二極體在高電阻狀態下形成；施加編程電壓將二極體永久變換為低電阻率狀態。因此，以下各實施例中描述的反熔絲是可選的並且可以省略。
在本發明的實施例中，通過施加適當的電脈衝，由摻雜的半導體材料形成的存儲器元件，例如專利申請10/955， 549中的半導體二極體，可實現三、四或更多穩定的電阻率狀態。在本發明的其它實施例中，半導體材料可以從最初的高電阻率狀態變換為低電阻率狀態；之後，施加適當電脈衝，可回到高電阻率狀態。這些實施例可以單獨使用或者結合使用來形成具有兩種或更多種數據狀態並且是一次性可編程或可重寫的存儲單元。
應當注意到，在存儲單元中的導體之間包括二極體允許其在高密度交叉點存儲器陣列中形成。在本發明的優選實施例中，多晶、無定形或微晶半導體存儲元件可以形成為與一個二極體串聯，或更優選地形成為二極體本身。 在討論中，從高電阻率狀態到低電阻率狀態的轉換將稱為設定轉換，受設定電流、設定或編程電壓或設定或編程脈衝的影響；而從低電阻率狀態到高電阻率狀態的反向轉換將被稱為復位轉換，受將二極體置於未編程狀態的復位電流、復位電壓或復位脈衝的影響。
在優選一次性編程實施例中，多晶半導體二極體與介電破裂反熔絲配合，但在其他實施例中，反熔絲可以省略。 圖2圖示了根據本發明的優選實施例形成的存儲單元。底部導體12由導電材料形成，例如鎢，並在第一方向延伸。勢壘(barrier)和粘附層可包含在導體12中。多晶半導體二極體2具有底部重摻雜n型區域4 ;不打算摻雜的本徵區6 ;和頂部重摻雜區8，但是該二極體的方向可以反向。這種二極體，無論其方向如何，將稱為p-i-n二極體。介電斷裂反熔絲14包括在一些實施例中。頂部導體16可以與底部導體12同樣的方式形成以及以相同的材料形成，頂部導體16在不同於第一方向的第二方向延伸。多晶半導體二極體2垂直置於底部導體12和頂部導體16之間。多晶半導體二極體2在高電阻率狀態中形成。該存儲單元可形成於合適的襯底之上，例如在單晶矽片之上。圖3顯示了在交叉點陣列中形成的這種器件存儲器級的一部分，其中二極體2置於底部導體12和頂部導體16之間(此視圖中省略了反熔絲14)。多個存儲器級可以在襯底上方堆疊，以形成高密度單片三維存儲器陣列。 在討論中，將不打算摻雜的半導體材料區描述為本徵區。然而，本領域技術人員將理解本徵區事實上可以包括低濃度的p型或n型摻雜劑。摻雜可以從相鄰區擴散到本徵區，
或者可能在沉積過程中由於來自較早沉積的汙染存在於沉積室中。應當進一步理解，沉積的本徵半導體材料(如矽)可包括導致其行為好像略有N摻雜情況的缺陷。使用術語"本徵"來描述矽、鍺、矽鍺合金或其他半導體材料並不意味著該區域不包含任何摻雜劑，也不意味著這樣的區是完全電中性的。 摻雜的多晶或微晶摻雜半導體材料例如矽的電阻率可以在穩定狀態之間通過施
5加適當的電脈衝得以改變。據發現，在優選的實施例中，設定轉換使用正向偏置的二極體來執行是有利的，而復位轉換是最易於實現的，並且使用反向偏置的二極體控制。然而，在一些情況下，設定轉換可以使用反向偏置的二極體實現，而復位轉換使用正向偏置的二極體實現。 半導體開關行為是複雜的。對於二極體來說，設定和復位轉換都使用正向偏置的二極體實現。通常，使用正向偏置的二極體施加的足以將構成二極體的多晶半導體材料從給定的電阻率狀態變換到高電阻率狀態的復位脈衝的振幅將低於對應的設定脈衝(其將相同的多晶矽半導體材料從相同的電阻率狀態變換到低電阻率狀態)，並且其脈衝寬度將比對應的設定脈衝寬。 在反向偏置下的變換顯示出不同的行為。假設類似圖2所示的多晶矽p-i-n二極體在反向偏置下承受相對大的變換脈衝。在施加變換脈衝後，施加較小的讀取脈衝，例如2v，並且測量在該讀取電壓下流過二極體的電流，該電流稱為讀取電流。隨著反向偏置下的變換脈衝的電壓在接下來的脈衝中增加，接下來的兩伏特電壓下的讀取電流變化如圖4所示。可以看到，最初隨著變換脈衝的反向電壓和電流的增加，讀取電流在每個變換脈衝之後施加讀取電壓時增加；即半導體材料(在此情形下，為矽)處在朝向低電阻率的設定方向。一旦變換脈衝達到特定反向偏置電壓，圖4中的點K，此示例中約為-14.6伏，當實現復位並且矽的電阻率增加時讀取電流突然開始下降。當開始施加反向偏置變換脈衝時，設定走勢反向以及二極體的矽開始復位時的開關電壓根據例如構成二極體的矽的電阻率狀態而變化。之後，可以看到，通過選擇適當的電壓，可以使用反向偏置的二極體實現構成二極體的半導體材料的設定或復位。 二極體最初開始於高讀取電流狀態(稱為編程狀態)。優選在出售產品之前在製造二極體的工廠通過高正向偏置電壓脈衝將二極體置於編程狀態，其中功率不是考慮的因素。 一旦產品出售，二極體隨後通過反向偏置編程脈衝進入復位狀態。編程的讀取電流和
復位狀態的讀取電流之間的差別構成了存儲單元的"窗口"。該窗口儘可能大以利於製造的可靠性。本發明人意識到編程二極體的讀取電流可以通過以下兩種方法的任意一種來增加。 在一種方法中，向二極體施加量級大於編程二極體所需最小電壓的正向偏置。例如，如果編程二極體所需的最小電壓是4V，則向二極體施加5V或更大的編程正向偏置，諸如約8V到約12V，例如IOV。正向偏置將二極體從相對高的電阻率、未編程狀態變換到相對低的電阻率、編程狀態。如果需要，可以施加的不損害二極體的最大電壓可以用作編程電壓。由於二極體在產品出售之前在工廠被編程，因此功率和編程時間不予考慮。
在另一方法中，使用一個以上的編程脈衝。也就是說，向二極體施加多個正向偏置脈衝以將二極體從高電阻率、未編程狀態變換到低電阻率、編程狀態。而且，由於二極體在產品出售之前在工廠編程，因此功率和編程時間不予考慮。如果需要，這兩種方法可以一起使用，並且可以使用量級大於編程所需的最小電壓的多個正向偏置編程脈衝來編程二極體。 本發明的存儲單元的不同數據狀態對應於構成二極體的多晶或微晶半導體材料的電阻率狀態，這通過檢測施加讀取電壓時流過存儲單元(頂部導體16和底部導體12之間)的電流進行區分。優選地，在任何一個不同數據狀態和任何不同數據狀態之間流過的電流至少相差2個因數(factor)以易於檢測到兩種狀態之間的差別。 存儲單元可用作一次性可編程單元或可重寫存儲單元，並且可具有兩個、三個、四
個或更多不同的數據狀態。該單元可以以任何順序以及在正向或反向偏置下從其數據狀態
的任意一種數據狀態轉換到其數據狀態的任意其它數據狀態。 提供了優選實施例的幾個示例。然而，應當理解，這些示例並非為了限制。對於本領域技術人員來說，編程包括二極體和多晶或微晶半導體材料的兩端器件的其它方法屬於本發明的範圍是顯而易見的。 一次性可編程多層單元 在本發明的優選實施例中，由多晶半導體材料和介電斷裂反熔絲形成的二極體串行排列置於頂部和底部導體之間。在具有三種或四種不同數據狀態的優選實施例中，兩端器件用作一次性可編程多層單元。 優選存儲單元如圖2所示。二極體2優選由多晶或微晶半導體材料例如矽、鍺、矽和/或鍺的合金形成，二極體2最優選為多晶矽。在此示例中，底部重摻雜區4是n型而頂部重摻雜區8是p型，但二極體的極性可以反向。存儲單元包括頂部導體的一部分、底部導體的一部分和置於上述導體之間的二極體。 形成時，二極體2的多晶矽處於高電阻狀態，而介電斷裂反熔絲14完整的。圖5是顯示各種狀態下存儲單元的電流的概率曲線圖。參看圖5，當在頂部導體16和底部導體12之間施加讀取電壓例如2v (使用正向偏置的二極體2)時，在頂部導體16和底部導體12之間流過的讀取電流(Iread)優選在納安範圍內，例如小於約5納安。圖5中圖形上的區域V對應存儲單元的第一數據狀態。對於陣列中的一些存儲單元，該單元將不會經受設定或復位脈衝，並且這種狀態將作為存儲單元的數據狀態而被讀取。該第一數據狀態將被稱為V狀態。 在頂部導體16和底部導體12之間施加第一電脈衝，優選使用正向偏置的二極體2。該脈衝的量級大於編程二極體所需的最小電壓。例如，如果編程二極體所需的最小電壓為4V，則編程正向偏置為5V或更高，諸如在約8伏和約12伏之間，例如約10伏。電流例如在約80與約200微安之間。脈衝寬度優選在約100與500毫微秒之間。第一電脈衝使介電斷裂反熔絲14斷裂，並將二極體2的半導體材料從第一電阻率狀態變換為第二電阻率狀態，第二狀態的電阻率低於第一狀態的電阻率。該第二數據狀態將稱為P狀態，並且圖5a中將這一變換標記為"V — P"。在讀取電壓為2伏時頂部導體16和底部導體12之間流過的電流約為IO微安或更多。形成二極體2的半導體材料的電阻率減少到約1/1000至約1/2000。在其它實施例中，電阻率的變化比較小，但是在任一數據狀態和任一其它數據狀態之間的電阻率變化將至少為2倍，優選至少為3倍或5倍，並且更為通常地為100倍或更多倍。陣列中的一些存儲單元將在該數據狀態下讀取，並且不會經受額外的設定或復位脈衝。該第二數據狀態將稱為P狀態。
例如，2V時的讀取電流會在編程脈衝後從未編程狀態下1x10—8A增長到至少1x10—5A。該表示出了增長編程電壓導致較高的讀取電流。該表的最後一欄顯示了
編程 編程的魏電流附示準差。脈衝電壓 讀取電流@+2￥
7+6.4V l.lxl(T5A 6.1xl(T6A
+7.4V 1.7xl0-5 A 7.2xl0-6 A
+8.4V 1.8xl(r5 A 5.4xl0-6 A 應當注意，顯示在上表中的讀取電流是針對圖2所示的具有互連的單元。如果將互連排除在外，則讀取電流甚至更高。對於8.4V的編程電壓，沒有互連的單元的讀取電流在讀取電壓至少為+1. 5V，例如1. 5到2V時至少為3. 5x10—5A。可以預計，編程電壓的進一步增長將提供進一步增長的讀取電流。例如，編程電壓從8.4V增長到IOV預計將產生讀取電流約70%的增長，從而沒有互連的單元的讀取電流在2V的讀取電壓下約為6x10—5A。如上所述，可向二極體施加多個編程脈衝，如2至10個脈衝，例如3-5個脈衝。
在頂部導體16和底部導體12之間施加第二電脈衝，優選使用反向偏置的二極體2。該脈衝例如在約_8v和約-14v之間，優選約在約-10v與約-12v之間，優選為約-llv。電流在例如約80到約200微安之間。脈衝寬度為例如約100納秒到約10微秒之間；優選在約100納秒到約1微秒之間，最優選在約200至800納秒之間。該第二電脈衝將二極體2的半導體材料從第二電阻率狀態(編程)變換到第三電阻率狀態(未編程)，第三電阻率狀態的電阻率高於第二電阻率狀態的電阻率。2v讀取電壓下於頂部導體16和底部導體12之間流動的電流在約10至約500納安之間，優選在約100至500納安之間。該陣列中的一些存儲單元將在此數據狀態下被讀取，而不會經受額外設定或復位脈衝。該第三數據狀態將稱為R狀態，圖5中將該變換標記為"P — R"。 為了實現第四種數據狀態，優選使用正向偏置二極體2在頂部導體16和底部導體12之間施加第三電脈衝。該脈衝例如在約8v到約12v之間，例如約10v，電流在約5到約20微安之間。該第三電脈衝將二極體2的半導體材料從第三電阻率狀態(未編程)變換到第四電阻率狀態(編程)，第四電阻率狀態的電阻率低於第三電阻率狀態的電阻率，並且優選地高於第二電阻率狀態的電阻率。讀取電壓為2v時在頂部導體16和底部導體12之間流動的電流在約1. 5到約4. 5微安之間。該陣列中的一些存儲單元將在該數據狀態下被讀取，這將稱為S狀態，並且圖5將這種變換標記為"R — S"。 圖17是圖5所示的各二極體狀態下讀取電流和讀取電壓的關係圖。二極體最初以低讀取電流狀態V(稱為未編程或"未用"狀態)開始。二極體在高的正向偏置脈衝的作用下進入編程狀態P，優選在出售產品之前在製造二極體的工廠，其中功率並非考慮的因素。一旦產品出售，二極體隨後在反向偏置編程脈衝的作用下進入復位狀態R。編程和復位狀態P與R的讀取電流之間的差別構成了存儲單元的"窗口"，如圖17所示。大的編程電壓和/或多個編程脈衝允許該窗口儘可能大以利於製造的可靠性。 在讀取電壓(例如2v)下任何兩種相鄰數據狀態之間的電流優選相差2倍。例如，數據狀態R下任意單元的讀取電流優選為數據狀態V下任意單元的讀取電流的至少2倍，數據狀態S下任意單元的讀取電流優選為數據狀態R下任意單元的讀取電流的至少2倍，而數據狀態P下任意單元的讀取電流優選為數據狀態S下任意單元的讀取電流的至少2倍。例如，數據狀態R下的讀取電流可以是數據狀態V下的讀取電流的兩倍，數據狀態S下的讀取電流可以是數據狀態R下的讀取電流的兩倍，數據狀態P下的讀取電流可以是數據狀態S下的讀取電流的兩倍。如果該範圍限定得更小，則差別可能大得多；例如，如果最
8高電流V狀態單元的讀取電流為5納安，而最低電流R狀態單元的讀取電流為100納安，則 電流間至少相差20倍。通過選擇其他限制，可以確保相鄰存儲器狀態之間的讀取電流至少 相差3倍。 如後面的描述，可以應用反覆的讀取_校驗_寫入過程以確保在設定或復位脈衝 之後存儲單元處於限定的數據狀態之一而不是這些狀態之間。 目前為止，已經討論了一種數據狀態下的最高電流與下一個最高的相鄰數據狀態 下的最低電流之間的差。在相鄰數據狀態中的大多數單元中的讀取電流差將仍舊是較大 的；例如，在V狀態中的存儲單元的讀取電流可以為1納安，R狀態中的單元的讀取電流可 為100納安，S狀態中的單元的讀取電流可為2微安(2000納安)，P狀態中的單元的讀取 電流可為20微安。每個相鄰狀態中的這些電流相差10倍或更多倍。 已經描述了具有四種不同數據狀態的存儲單元。為了有助於區分不同數據狀態， 優選選擇三種數據狀態而不是四種。例如，三狀態存儲單元可以形成於數據狀態V中，設定 為數據狀態P，之後復位至數據狀態R。該單元將沒有第四數據狀態S。在此情形下，相鄰數 據狀態間的差別，例如R和P數據狀態之間的差別會明顯較大。 上述存儲單元的一次性的可編程存儲器陣列可以如上所述被編程，其中每個單元 被編程為三種不同數據狀態之一(在一個實施例中)或四種不同數據狀態之一(在替代實 施例中)。這些只是示例；顯然，將有三種或四種以上的不同電阻率狀態以及對應的數據狀 態。 然而，在一次性可編程存儲單元的存儲器陣列中，這些單元可能以各種方式進行 編程。例如，參看圖6，圖2的存儲單元可以形成於第一狀態V狀態。第一電脈衝，優選在正 向偏置下，使反熔絲14斷裂並將二極體的多晶矽從第一電阻率狀態變換到電阻率低於第 一電阻率狀態電阻率的第二電阻率狀態，同時將存儲單元置於P狀態下，在此示例中P狀態 為電阻率最低的狀態。第二電脈衝，優選在反向偏置下，將二極體的多晶矽從第二電阻率狀 態變換到電阻率比第二電阻率狀態電阻率高的第三電阻率狀態，同時將存儲單元置於S狀 態。第三電脈衝，優選也在反向偏置下，將二極體的多晶矽從電阻率比第二電阻率狀態電阻 率高的第三電阻率狀態變換到第四電阻率狀態，同時將存儲單元置於R狀態。對於任意給 定的存儲單元，數據狀態V狀態、R狀態、S狀態和P狀態的任一狀態可以作為存儲單元的數 據狀態被讀取。圖6標記了每種變換。顯示了四種不同的狀態；如所期望的可以有三種或 四種以上的狀態。 在其他實施例中，每個連續的電脈衝可將二極體的半導體材料變換到連續更低的 電阻率狀態。如圖7所示，例如，存儲單元可以從最初的V狀態進入R狀態，從R狀態至S 狀態，從S狀態至P狀態，其中對於每種狀態，讀取電流至少是之前狀態的讀取電流的兩倍， 每個讀取電流對應不同的數據狀態。該方案在單元中不包括反熔絲時可能是最有利的。在 此示例中，可以在正向或反向偏置下施加脈衝。在替代的實施例中，可能有3種數據狀態或 者四種以上的數據狀態。 在一個實施例中，存儲單元包括圖8所示的多晶矽或微晶二極體，包括底部重摻 雜p型區4、中間本徵或輕摻雜區6和頂部重摻雜n型區8。正如之前的實施例，該二極體2 可以與介電斷裂反熔絲串行排列，二者置於頂部和底部導體之間。底部重摻雜P型區4可 以是原位摻雜，即通過在多晶矽沉積的過程中使提供P型摻雜劑諸如硼的氣體流過實現摻雜，從而摻雜微粒在薄膜形成時併入到薄膜中。 參看圖9，可以發現該存儲單元形成於V狀態，其中在2v的讀取電壓下頂部導體 16和底部導體12之間的電流小於約80納安。第一電脈衝，優選在正向偏置下施加，例如， 約8v，使得介電斷裂反熔絲14斷裂，如果存在，並將二極體2的多晶矽從第一電阻率狀態變 換到電阻率低於第一第一電阻率的第二電阻率狀態，同時將存儲單元置於數據狀態P。在數 據狀態P下，頂部導體16和底部導體12之間的電流在讀取電壓下在約1微安到約4微安之 間。第二電脈衝，優選在反向偏置中施加，將二極體2的多晶矽從第二電阻率狀態變換到電 阻率低於第一電阻率狀態電阻率的第三電阻率狀態。第三電阻率狀態對應數據狀態M。在 數據狀態M中，頂部導體16和底部導體12之間的電流在讀取電壓下在約10微安以上。正 如之前的實施例，相鄰數據狀態中(狀態V的最高電流單元和狀態P的最低電流單元，或狀 態P的最高電流單元和狀態M的最低電流單元之間)任一單元之間的電流優選相差至少2 倍，優選相差3倍或更多倍。數據狀態V、 P或M的任一狀態可以作為存儲單元的數據狀態 被檢測。 圖4顯示了當半導體二極體經受反向偏置時，半導體材料通常最初經歷至低電阻
率的設定轉換，之後當電壓增加時，經歷至高電阻率的復位轉換。對於該特定二極體，使用
頂部重摻雜n型區8，以及優選使用由原位摻雜p型摻雜劑形成的底部重摻雜區4，從設定
轉換到復位轉換的變換不會像二極體的其他實施例那樣突然或急劇地發生。這意味著反向
偏置下的設定轉換易於使用這樣的二極體進行控制。可重寫存儲單元 在另一組實施例中，存儲單元用作可重寫存儲單元，其可以在兩種或三種數據狀
態之間重複變換。 圖10顯示了可用作可重寫存儲單元的存儲單元。除了不包括介電斷裂反熔絲外， 該存儲單元與圖2所示存儲單元相同。大多數可重寫實施例在存儲單元中不包括反熔絲， 但是如果需要的話可以包含一個。 參看圖11，在第一優選實施例中，存儲單元形成於高電阻率狀態V中，2v時的電流 約為5納安或更小。對於大多數可重寫實施例中，最初V狀態不用作存儲單元的數據狀態。 優選使用正向偏置的二極體在頂部導體16和底部導體12之間施加第一電脈衝。例如，該 脈衝優選在約8到約12V之間，優選為約10v。該第一電脈衝將二極體2的半導體材料從第 一電阻率狀態變換為電阻率低於第一電阻率狀態電阻率的第二電阻率狀態P。在優選實施 例中，P狀態也不會用作存儲單元的數據狀態。在其他實施例中，P狀態將用作存儲單元的 一數據狀態。 優選使用反向偏置的二極體2在頂部導體16和底部導體12之間施加第二電脈 衝。例如，該脈衝在_8到約_14v之間，優選在約-9到約_13v之間，更優選為-10或-llv。 所需的電壓將隨本徵區的厚度而變化。該第二電脈衝將二極體2的半導體材料從第二電阻 率狀態變換至電阻率高於第二電阻率狀態電阻率的第三電阻率狀態R。在優選實施例中，R 狀態對應存儲單元的一數據狀態。 優選在正向偏置下在頂部導體16和底部導體12之間施加第三電脈衝。例如，該 脈衝在約5. 5到約9v之間，優選為約6. 5v，電流在約10到約200微安之間，優選在約50到 100微安之間。該第三電脈衝將二極體2的半導體材料從第三電阻率狀態R變換為電阻率 低於第三電阻率狀態電阻率的第四電阻率狀態S。在優選實施例中，S狀態對應存儲單元的一數據狀態。 在此可重寫、兩狀態的實施例中，R狀態和S狀態作為數據狀態被感測、讀取。存 儲單元可以重複地在這兩種狀態之間變換。例如，第四電脈衝，優選使用反向偏置的二極體 2，將該二極體的半導體材料從第四電阻率狀態S變換為電阻率於第三電阻率狀態R電阻率 基本相同的第五電阻率狀態R。第五電脈衝，優選使用正向偏置的二極體2，將二極體的半 導體材料從第五電阻率狀態R變換為電阻率於第四電阻率狀態S電阻率基本相同的第六電 阻率狀態S，等等。將存儲單元返回到最初V狀態和第二P狀態可能是比較困難的；因此這 些狀態不可用作可重寫存儲單元中的數據狀態。對於將單元從最初V狀態變換到P狀態 的第一電脈衝和將單元從P狀態變換到R狀態的第二電脈衝來說，在存儲器陣列到達終端 用戶之前執行變換可能是優選的，例如在出售之前在工廠或測試工廠或者由發行者執行變 換。在其他實施例中，在存儲器陣列到達終端用戶之前執行變換可能僅僅對將單元從最初 V狀態變換至P狀態的第一電脈衝是優選的。 如從圖11中看到的，在提供的示例中，在頂部導體16和底部導體12間讀取電壓 例如2v電壓下，一種數據狀態下的任意單元和相鄰數據狀態下的任意單元之間的電流流 量相差至少3倍，此情形下為R數據狀態(在約10到約500納安之間)和S數據狀態(在 約1. 5到約4. 5微安之間)之間的電流流量差。根據為每個數據狀態選擇的範圍，該電流 流量可以相差2、3、5倍或更多倍。 在替代的實施例中，可重寫存儲單元之間可以在三種或更多種數據狀態之間以任 何順序變換。設定或復位轉換可使用正向偏置或反向偏置的二極體執行。
在所述一次性的可編程和可重寫實施例中，請注意，數據狀態對應形成二極體的 多晶或微晶半導體材料的電阻率狀態。該數據狀態不對應電阻率變換的金屬氧化物或氮化 物的電阻率狀態，Herner等人於2006年3月31日提交的名稱為"Nonvolatile Memory Cell Comprising aDiode and a Resistance-Switching Material，，的美國專禾U申請11/395， 995 對此作了描述，該專利申請由本發明的受讓人所有並且通過引用併入本文。反向偏置設定 和復位 在根據目前描述的實施例形成以及編程的存儲單元陣列中，與正向偏置步驟相 比，在單元經受反向偏置大電壓的任意步驟都降低了漏電流。 參看圖12，假設將在正向偏置下向選擇的單元S施加10v。(要使用的實際電壓 將取決於許多因素，包括單元的構建、摻雜水平、本徵區的高度等；10v只是一個示例。)在 10v下設定位線B0，設定字線WO接地。為了確保半選擇的單元F(其與選定的單元S共享 位線BO)仍舊低於二極體的導通電壓，字線W1設定為低於位線BO的電壓，但是相對接近於 位線BO的電壓；例如字線Wl可以設定為9. 3v，以便向F單元施加0. 7v(只顯示了 F單元， 但是可能有幾百、幾千甚至更多。)同樣，為確保半選定單元H(其與選定的單元S共享字線 WO)仍低於二極體的導通電壓，位線B1設定為高於但是足夠接近於字線WO的電壓；例如位 線可設定為O. 7v，從而向單元H施加0. 7v(同樣，可能有成千上萬個單元H。)與選定單元 S既不共享字線WO也不共享位線BO的未選定單元U經受-8. 6v。由於可能有上百萬未選 定單元U，因此會導致陣列內明顯的漏電流。 圖13顯示了有利的偏置方案，以向存儲單元兩端施加大的反向偏置，例如作為復 位脈衝。位線BO被設定為_5v，而字線WO被設定為5v，從而-10v施加到選定單元S ;該二
11Wl和位線Bl設定為接地使半選定的單元F和H在反向偏置下經 受-5v，-5v不低得足以引起這些單元的無心的設定或復位。反向偏置下的設定或復位通常 看起來在二極體發生反向擊穿時的電壓處或該電壓附近發生，該電壓一般高於_5v。
使用該方案，未選定單元U兩端不會有電壓，從而導致不會有反向漏電流。結果， 可以顯著增加帶寬。 圖13中的偏置方案僅僅是一個示例；顯然可以使用很多其他方案。例如位線BO 可以設為Ov，字線WO可以設為-lOv，位線Bl和字線Wl均可設為_5v。穿過選定單元S的 電壓、半選定單元H和F的電壓、未選中單元U的電壓和圖13的方案中的電壓將是相同的。 在另一示例中，位線BO設為接地，字線WO設為10v，位線Bl和字線Wl每個均設為5v。反 復設定和復位 到目前為止，該討論已經描繪了施加適當電脈衝將二極體的半導體材料從一個電 阻率狀態變換到不同的電阻率狀態，從而使存儲單元在兩種不同的數據狀態之間變換。在 實踐中，這些設定和復位步驟可以是迭代的過程。 如前所述，讀取過程中相鄰數據狀態中的電流流量優選相差至少2倍；在很多實 施例中，為每個數據狀態建立相差3、5、10倍或更多倍的電流範圍是優選的。
參看圖14，如上所述，數據狀態V可以限定為2v讀取電壓下5納安或更小的讀取 電流，數據狀態R可以限定為讀取電流在約10納安到約500納安之間，數據狀態S可以限 定為讀取電流在約1. 5到約4. 5微安之間，而數據狀態P可以限定為讀取電流在約10微安 以上。本領域技術人員將理解這些只是示例。在另一實施例中，例如，數據狀態V可以限定 在較小的範圍，讀取電壓為2v下的讀取電流為約5納安或更小。實際讀取電流將會隨著單 元的特徵、陣列的構建、選定的讀取電壓以及很多其他因素而變化。 假設一次性編程的存儲單元處於數據狀態P。向存儲單元施加反向偏置下的電脈 衝，以將單元變換為數據狀態S。然而，在一些實例中，在施加電脈衝後，讀取電流可能不在 預期的範圍內；也就是說，二極體的半導體材料的電阻率狀態高於或低於預期的電阻率狀 態。例如，假設在施加電脈衝後，存儲單元的讀取電流在圖形上的點位於S狀態和P狀態電 流範圍之間的Q點。 為了將存儲單元轉換到預期的數據狀態而施加電脈衝後，可以讀取存儲單元以確 定是否達到了預期的數據狀態。如果未達到預期的數據狀態，則施加額外的脈衝。例如，當 感測到電流Q時，施加額外的復位脈衝以提高半導體材料的電阻率，同時將讀取電流降低 到對應於S數據狀態的範圍內。如前所述，可以以正向或反向偏置施加該設定脈衝。該附 加的一個脈衝或多個脈衝的振幅(電壓或電流)比原始脈衝振幅高，脈衝寬度比原始脈衝 寬度長或短。在額外的設定脈衝之後，再次讀取單元，之後適當施加設定或復位脈衝直到讀 取電流在預期的範圍內。 圖14顯示了在施加反向偏置電壓期間(即，在施加復位電壓期間)從狀態P向狀 態S轉換中達到狀態Q。但是，可以在施加正向偏置期間(即，在施加設定電壓期間)達到 狀態Q。例如，可以在施加最初編程電壓期間二極體達到中間狀態Q，其中二極體從狀態V 向狀態P轉換。在這種情形下，如上所述，向二極體施加多個正向偏置編程脈衝以從最初未 編程狀態V達到編程狀態P。 在兩端器件中，諸如包括上述二極體的存儲單元，讀取將特別有利於驗證設定或
12復位以及在必要的時候進行調整。向二極體施加大的反向偏置可能損害二極體；因此當使 用反向偏置二極體執行設定或復位時，使反向偏置電壓最小是有利的。製造考慮
Herner等人於2006年6月8日提交的名稱為"Nonvolatile MemoryCell Operating by Increasing Order in Polycrystalline SemiconductorMaterial，，的美 國專利申請11/148， 530 ;和Herner等人於2004年9月29日提交的名稱為"Memory Cell Comprising a Semiconductor Junction DiodeCrystallized Adjacent to a Suicide，，的 美國專利申請10/954， 510均由本發明的受讓人所有，並通過引用併入本文，二者描述了臨 近適當矽化物的多晶矽的結晶影響多晶矽的屬性。某些金屬矽化物如鈷矽化物和鈦矽化物 的晶格結構非常接近於矽的晶格結構。當無定形或微晶矽結晶與這些矽化物之一接觸結晶 時，矽化物的晶格為矽的結晶過程提供了一個模板。由此產生的多晶矽將高度有序且具有 相對低的缺陷。這種高品質多晶矽在摻雜了增強導電性的摻雜劑時與形成時相比具有相對 高的導電性。 相反，當無定形或微晶矽材料不與包含矽化物以具有良好晶格匹配的矽接觸而 結晶時，例如只與諸如二氧化矽和氮化鈦等材料接觸而具有有效的晶格匹配時，由此產生 的多晶矽將有更多的缺陷以及摻雜的結晶的多晶矽，這時的導電性與形成時相比將大大減 弱。 在本發明的各方面，形成二極體的半導體材料在兩種或更多種電阻率狀態之間變 換，改變了給定讀取電壓下流經二極體的電流，不同的電流(和電阻率狀態)對應於不同 的數據狀態。可以發現，由尚未鄰近於提供結晶模板的矽化物或類似材料結晶的高缺陷矽 (或其他適當半導體材料諸如鍺或矽鍺合金)形成的二極體呈現出最有利的開關行為。
不希望通過任何特定理論來確定，可以認為在觀察到的電阻率變化的背後一個可 能的機制是設定脈衝高於閾值振幅會引起摻雜劑微粒移出他們不活躍的晶界進入到結晶 體內，在結晶體內它們將提高半導體材料的導電性並降低半導體材料的電阻。然而，可能是 其他機制，例如增多晶材料有序度的提高和下降也在起作用或者僅僅是增多晶材料有序度 的提高和下降的作用。 已經發現，很低缺陷的鄰近適當矽化物結晶的矽的電阻率狀態不能與具有較高級 缺陷的半導體材料一樣易於變換。可能是缺陷或者大量晶限的存在允許較早變換。在優選 實施例中，形成二極體的多晶或微晶材料不鄰近於一種材料晶化，它具有與該材料的小晶 格失配。小晶格失配是，例如，約百分之三或更少的晶格失配。 證據已經表明，變換行為可以圍繞本徵區中的變化。在電阻器和p-n二極體中也 觀察到變換行為，並且不限於P-i-n 二極體，但是可以認為p-i-n 二極體的使用可能特別有 利。目前描述的實施例包括p-i-n二極體。但是，在其他實施例中，二極體可以是具有很少 本徵區或不具有本徵區的p-n 二極體。 將通過描述根據本發明的優選實施例的製造來提供詳細的示例。Herner等人 於2002年12月19日提交的名稱為"An Improved Method forMakingHigh Density Nonvolatile Memory"的美國專利申請10/320,470中描述的製造細節以及專利申請 '549中的信息對於形成這些實施例的二極體都將是很有益的，由於該專利申請被放棄， 所以通過引用併入本文。也可以從Herner等人於2004年12月17日提交的名稱為 "NonvolatileMemory Cell Comprising a Reduced Height Vertical Diode，，的美國專利申請11/015， 824獲得有用的信息，該專利申請轉讓給本申請的受讓人，並且通過引用併入 本文。為了避免誤解本發明，並沒有包括這些申請的所有細節，但是應當理解沒有打算排除 這些申請的任何信息。示例 將詳細描述單個存儲器級的製造。可以在該單個存儲器級下堆疊附加的存儲器 級，即每個單片電路形成於在其之下的一個單片電路之上。在此實施例中，多晶半導體二極 管將用作可變換的存儲器元件。 參看圖15a，存儲器的形成開始於襯底100。該襯底100可以是本領域公知的任何
有半導體特性的襯底，如單晶矽、類似於矽-鍺或矽-鍺-碳的iv-iv化合物、iii-v化合
物、II-VI1化合物、這種襯底上的外延層，或任何其他半導體材料。該襯底可包括製造於其 中的集成電路。 絕緣層102在襯底100上形成。該絕緣層102可以是氧化矽、氮化矽、高介電薄膜、 Si-C-O-H薄膜或任何其他合適的絕緣材料 第一導體200形成於襯底和絕緣體之上。粘附層104可包括在絕緣層102和導電 層106之間，以有助於將導電層106粘附到絕緣層102。如果所覆的導電層是鎢，則氮化鈦 是優選的粘附層104。 要沉積的下一層是導電層106。導電層106可包括本領域公知的任意導電材料，諸 如鎢或其他材料，包括鉭、鈦、銅、鈷或其合金。 —旦已經沉積即將形成導電軌的所有層，這些層將利用適當的掩模和蝕刻工藝被
圖案化以及蝕刻以形成基本平行的、基本共面的導體200，如圖15a中的橫截面圖所示。在
一個實施例中，沉積光刻膠，並利用光刻和蝕刻過的層將光刻膠圖案化，之後，利用標準工
藝技術去除光刻膠。導體200的形成可以利用鑲嵌(Damascene)方法來代替。 接下來，在導電軌200之上以及導電軌200之間沉積介電材料108。介電材料108
可以是任何公知的電絕緣材料，諸如氧化矽、氮化矽或氮氧化矽。在優選的實施例中，二氧
化矽用作介電材料108。 最後，去除導電軌200頂部多餘的介電材料108，暴露出利用介電材料108分離 的導電軌200的頂部，並留下基本平的表面109。由此產生的結構如圖15a所示。可以通 過本領域任何公知的工藝來完成這種電介質過量填充的去除以形成平的表面109，公知 的工藝如化學機械拋光(CMP)或回蝕。Raghuram等人於2004年6月30日提交的名稱為 "Nonselective Unpatterned Etchback to Expose Buried Patterned Features''的美國 專利申請10/883417描述了利於使用的回蝕技術，該專利申請通過引用併入本文。在這一 階段，已經在襯底100上方以第一高度形成了多個基本平行的第一導體。
接下來，參看圖15b，將在完成的導電軌200上方形成垂直柱(pillar)。(為了節 省空間，圖15b中未顯示襯底100 ;假設其存在。)在將導電軌平坦化之後，優選將阻擋層 110沉積為第一層。任何合適的材料可用於阻隔層，包括氮化鎢、氮化鉭、氮化鈦或這些材料 的組合。在優選實施例中，氮化鈦用作阻擋層。當阻擋層為氮化鈦時，可以與上述沉積粘附 層相同的方式沉積阻擋層。 沉積將圖案化到柱中的下一個半導體材料。半導體材料可以是矽、鍺、矽鍺合金或 其他合適的半導體或半導體合金。為了簡便起見，該說明書將半導體材料稱為矽，但是，應 當理解熟練的專業人員可選擇這些其它適當材料的任一種來代替矽。
在優選實施例中，柱包括半導體結二極體。此處術語結二極體用於代表具有非歐 姆傳導屬性的半導體器件，其具有兩端電極，並由一端電極為P型另一端電極為n型的半導 體材料製成。示例包括將P型半導體材料與n型半導體材料接觸的p-n 二極體和n-p 二極 管如齊納二極體以及p-i-n二極體，在p-i-n二極體中本徵(未摻雜)半導體材料介於p 型半導體材料和n型半導體材料之間。 可以利用本領域公知的任何沉積和摻雜方法形成底部重摻雜區112。可以沉積矽， 之後摻雜，但優選在沉積矽的過程中通過使提供n型摻雜劑顆粒的供體氣體流過的方式進 行原位摻雜。重摻雜區112的厚度優選在約100至800埃之間。 可以通過本領域任何公知的方法形成本徵層114。層114可以是矽、鍺或鍺或矽的 任何合金，並且其厚度在約1100至3300埃之間，優選約2000埃。 參見圖15b，剛剛沉積的半導體層114和112將與下面的阻擋層110—起被圖案化 和蝕刻以形成柱300。柱300應當與下面的導體200具有約相同的斜度和約相同的寬度，從 而在導體200的頂部形成每個柱300。可以容忍一些未對準。 可以利用任何適當的掩模和蝕刻工藝形成柱300。例如，可以將光刻膠沉積、利用 標準的光刻技術將其圖案化、以及蝕刻，之後去除光刻膠。可替代地，某種其他材料例如二 氧化矽的硬掩模可以形成於半導體層堆疊的頂部上，底部抗反射塗層(BARC)在頂部，然後 進行圖案化和蝕刻。與此類似，介電抗反射塗層(DARC)可用作硬掩模。
在陳於2003年12月5日提交的名稱為"Photomask Features withlnterior Nonprinting Window Using Alternating Phase Shifting，，的美國申請10/728436中或者 陳於2004年4月1日提交的名稱為"Photomask Featureswith Chromeless Nonprinting Phase Shifting Window"的美國申請10/815312中描述了光刻技術；二者由本發明的受讓 人擁有，並且通過引用併入本文，所述光刻技術可有利地用於執行在根據本發明形成存儲 器陣列過程中所使用的任何光刻步驟。 介電材料108沉積在半導體柱300之上以及之間，同時填充它們之間的間隙。介 電材料108可以是任何公知的電絕緣材料，諸如氧化矽、氮化矽或氮氧化矽。在優選的實施 例中，二氧化矽用作絕緣材料。 接下來，去除柱300頂部的介電材料，同時暴露出介電材料108分離的柱300的頂 部並留下基本平的表面。可以通過本領域任何公知的工藝來完成這種電介質過量填充的去 除，例如CMP或回蝕。在CMP或回蝕後，執行離子注入，形成重摻雜p型頂部區116。 p型摻 雜劑優選為硼或BCl3。這一注入步驟完成二極體lll的形成。由此產生的結構如圖15b所 示。在剛剛形成的二極體中，底部重摻雜區112是n型，而頂部重摻雜區116是p型；顯然， 可以將極性反向。 參看圖15c，接下來在每個重摻雜區116的頂部形成可選介電斷裂反熔絲層118。 反熔絲118優選為通過在快速熱退火中例如在大約600度氧化下層矽而形成的二氧化矽 層。反熔絲118的厚度可以是約20埃。另外，反熔絲118可以被沉積。如果需要，反熔絲 118可以被忽略。 頂部導體400可以通過與底部導體200的形成相同的方式形成，例如通過沉積優 選為氮化鈦的粘附層120和優選為鎢的導電層122的方式。之後，利用任何適當的掩模和蝕 刻技術將導電層122和粘附層120圖案化並蝕刻，以形成基本平行的、基本共面的導體400，
15如從左到右延伸穿過整個頁面的圖15c所示。在優選實施例中，沉積光刻膠、利用光刻和蝕 刻過的層將其圖案化，之後利用標準的工藝技術去除光刻膠。 接下來，在導電軌400上方以及之間沉積介電材料(未顯示)。介電材料可以是任 何已知的電絕緣材料，如氧化矽、氮化矽或氮氧化矽。在優選實施例中，氧化矽用作該介電 材料。 已經描述了第一存儲器級的形成。額外的存儲器級可以形成在該第一存儲器級上 方，以形成單片三維存儲器陣列。在一些實施例中，多個存儲器級之間可以共享導體；也就 是說頂部導體400將用作下一個存儲器級的底部導體。在其他實施例中，層間電介質(未 顯示)形成在圖15c的第一存儲器級上方，其表面被平坦化，並且第二存儲器級的構建開始 於該平坦化的層間電介質，沒有共享的導體。 單片三維存儲器陣列是指多個存儲器級形成在單個襯底如晶片上方而沒有中間 襯底的陣列。形成一個存儲器級的這些層在現有級或多級的這些層上方沉積或直接生長。 相反，堆疊式存儲器已通過在分離的襯底上形成存儲器級以及在彼此的頂部粘附存儲器 級來構建，如Leedy等人在名稱為"Three dimensional structure memory"的美國專利 5， 915， 167中的描述。可以在鍵合之前將這些襯底變薄或者將其從存儲器級中去除，但是 由於存儲器級最初形成於分離的襯底上方，因此這些存儲器並非真正的單片三維存儲器陣 列。 在襯底上方形成的單片三維存儲器陣列包括在襯底上方以第一高度形成的至少 第一存儲器級和以不同於第一高度的第二高度形成的第二存儲器級。在這種多級陣列中可 以在襯底上方形成三、四、八或需要的任何數目的存儲器級。 形成其中利用鑲嵌構造構建方法形成導體的相似陣列的可替代方法在Radigan 等人於2006年5月31日提交的名稱為"Conductive HardMask to Protect Patterned Features During Trench Etch"的美國專利申請11/444， 936中作了描述，該專利申請轉讓 給本發明的受讓人並且通過引用併入本文。可代替使用Radigan等人的方法以形成根據本 發明的陣列。可替代實施例 除了已經描述的上述內容外，將其數據狀態以多晶或微晶半導體材料的電阻率狀 態存儲的存儲單元的很多替代實施例是可行的，並且處於本發明的範圍內。還將提及一些 其他可能的實施例，但是本文列出的不可能也未意圖是詳盡的。 圖16顯示與二極體111相連形成的可變換存儲元件117。可變換存儲元件117由 半導體材料形成，其利用電脈衝在電阻率狀態之間變換，如上文所述。二極體優選為臨近矽 化物諸如矽化鈷被結晶，矽化物提供結晶模板，如上文所述，從而使得二極體的半導體材料 具有很低缺陷，並且呈現很少變換行為或不呈現變換行為。可變換存儲器元件117優選摻 雜且應當摻雜為與頂部重摻雜區116相同的導電類型。製造該器件的方法在'167號的美 國申請中進行了描述。 本文已經描述了詳細的製造方法，但是可以使用形成相同結構的任何其他方法， 同時得到的產物屬於本發明的範圍。 上文詳細的描述僅僅描述了本發明採取的諸多形式中的幾種。由於這個原因，詳 細的描述意在為了舉例，而不是為了限制。只有包括所有等價形式的所附權利要求，意圖限 定本發明的範圍。
權利要求
一種操作非易失性存儲單元的方法，包括提供所述非易失性存儲單元，所述非易失性存儲單元包括以第一電阻率、未編程狀態製造的二極體；以及向所述二極體施加具有比編程所述二極體所需的最小電壓更大量級的正向偏置，以將所述二極體變換到第二電阻率、編程狀態，其中所述第二電阻率狀態比第一電阻率狀態低。
2. 根據權利要求1所述的方法，其中施加所述正向偏置的步驟包括施加至少5伏的正 向偏置。
3. 根據權利要求2所述的方法，其中施加所述正向偏置的步驟包括施加約8伏到約12 伏的正向偏置。
4. 根據權利要求1所述的方法，進一步包括感測所述二極體的電阻率狀態做為所述存 儲單元的數據狀態。
5. 根據權利要求4所述的方法，其中感測步驟包括感測至少+1. 5伏的讀取電壓下的至 少3. 5x10—5安的讀取電流。
6. 根據權利要求1所述的方法，進一步包括向所述二極體施加反向偏置以將所述二極 管變換到第三電阻率、未編程狀態，其中所述第三電阻率狀態高於所述第二電阻率狀態；以 及向所述二極體施加正向偏置以將所述二極體變換到第四電阻率、編程狀態，其中所述 第四電阻率狀態低於所述第三電阻率狀態。
7. 根據權利要求6所述的方法，其中施加所述正向偏置的步驟包括在製造所述存儲單 元的工廠施加所述正向偏置；並且在所述存儲單元離開製造所述存儲單元的工廠之後，所述存儲單元的用戶執行施加所 述反向偏置的步驟。
8. 根據權利要求1所述的方法，其中所述非易失性存儲單元主要由所述二極體和電接 觸所述二極體的第一導電電極和第二導電電極構成。
9. 根據權利要求1所述的方法，其中所述非易失性存儲單元主要由第一導電電極和第二導電電極、所述二極體和反熔絲構成；所述二極體和所述反熔絲在所述第一導電電極和所述第二導電電極之間串連；並且 施加所述正向偏置的步驟包括在所述第一導電電極和所述第二導電電極之間施加至 少8伏的正向偏置以形成突破所述反熔絲的介電層的導電鏈路。
10. 根據權利要求1所述的方法，其中所述二極體包括多晶半導體p-i-n 二極體。
全文摘要
一種操作非易失性存儲單元的方法，其包括提供非易失性單元，所述非易失性單元包括以第一電阻率、未編程狀態製造的二極體，以及向所述二極體施加具有比編程所述二極體所需的最小電壓更大量級的正向偏置，以將所述二極體變換到第二電阻率、編程狀態，其中所述第二電阻率狀態比第一電阻率狀態低。
文檔編號G11C17/16GK101711412SQ200880022070
公開日2010年5月19日 申請日期2008年6月23日 優先權日2007年6月25日
發明者C·J·佩蒂, S·B·赫納, T·庫瑪 申請人:桑迪士克3D公司