信號調整電路、拉低電路以及推高電路的製作方法
2023-05-09 23:23:16
專利名稱：信號調整電路、拉低電路以及推高電路的製作方法
技術領域：
本發明是有關於一種集成電路的設計，特別是有關於一種信號調整電路(tie-off circuit)，用以於靜電放電(electrostaticdischarge，ESD)的過程中保護電路元件。
背景技術：
集成電路(IC)的MOS電晶體中的柵極氧化層很容易損壞。柵極氧化層可能會因為接觸到高於供應電壓幾伏特的電壓而被破壞。一般IC中的供應電壓為5.0或3.3伏特，甚至更低。源自自然環境中的靜電電壓很容易就達到幾千甚至幾萬伏特。即使電荷以及產生的電流非常的小，這樣的電壓仍舊具有毀滅性。基於此原因，在IC損壞之前將釋放靜電荷是非常重要的。
當人體接觸到IC的接合墊時，會產生靜電放電。同樣的，在乾燥的天氣走在地毯上並且觸碰接地金屬時，亦可強烈的感受到靜電。在獨立的IC中，靜電放電對至少一接合墊提供短暫的電力，而其他的接合墊仍電性浮接或是接地。當ESD對一任選的接合墊供應電力，且其他接合墊仍保持接地時，防護電路的運作會與IC正常運作時有所不同。發生靜電放電時，防護電路必須快速的導通，以引導靜電荷通往VSS電位或是接地點，使其在破壞IC的核心電路前消失。
ESD防護電路通常於核心電路避免其遭受ESD的破壞，其亦可用於受保護的核心電路中的反相器的MOS電晶體。典型的信號調整反相器包括一PMOS電晶體以及一NMOS電晶體，通常用於核心電路中以提供高電平或低電平信號。反相器中MOS電晶體的柵極氧化層很容易遭受靜電放電過程所產生的升高的電壓的破壞。此升高的電壓可能會對MOS電晶體的柵極氧化層造成劇烈的電性衝擊。例如，在靜電放電環境下，MOS電晶體的源極與柵極間的電壓差可能會很大，因此產生強大的源極-柵極電壓。此強大的源極-柵極電壓會對MOS電晶體的柵極氧化層造成劇烈的電性衝擊。MOS電晶體一旦充電至一定的電壓電平，其柵極氧化層就可能會遭到破壞。為了降低這樣的電性衝擊，必須縮小源極與柵極間的電壓差。
目前最合適的反相器設計為推高(tie-high)或拉低(tie-low)電路，這樣的設計可以降低反相器中MOS電晶體的源極-柵極電壓，因此可以避免MOS電晶體的柵極氧化層遭受靜電放電的破壞。
發明內容
為解決現有技術中的上述問題，本發明提供一信號調整電路(tie-off circuit)，其耦接於第一電位以及MOS裝置的柵極間，上述MOS裝置的源極是連接至第二電位。信號調整電路包括至少一電阻以及至少一二極體。電阻耦接於MOS裝置的柵極及第一電位間，避免MOS裝置的柵極在正常電路運作下產生電性浮接。二極體耦接於MOS裝置的柵極與第一電位間，且與電阻平行，用以於靜電放電的過程中降低MOS裝置的柵極氧化層間的壓差，因此可以避免靜電放電所產生的破壞。
本發明是這樣實現的本發明提供一種信號調整電路，該信號調整電路介於一第一電位以及一金屬氧化物半導體裝置的一柵極間，其源極是連接至一第二電位，上述信號調整電路包括至少一電阻，耦接於上述金屬氧化物半導體裝置的上述柵極及上述第一電位間，用以於正常電路運作下，防止上述金屬氧化物半導體裝置的上述柵極產生電性浮接；以及至少一二極體，耦接於上述金屬氧化物半導體裝置的上述柵極及上述第一電位間，並且並聯於上述電阻，其用以於靜電放電過程中，降低上述金屬氧化物半導體裝置中一柵極氧化層間的壓差，以防止上述金屬氧化物半導體裝置中上述柵極氧化層受到靜電放電的破壞。
本發明所述的信號調整電路，上述二極體的一陽極是耦接於上述金屬氧化物半導體裝置的上述柵極，且上述二極體的一陰極是耦接於上述第一電位，其具有高於第二電位的電壓。
本發明所述的信號調整電路，至少兩個二極體串聯耦接於上述金屬氧化物半導體裝置的上述柵極以及上述第一電位之間，上述串聯耦接二極體的一陽極連接至上述金屬氧化物半導體裝置的上述柵極，且上述串聯耦接二極體的一陰極連接至上述第一電位，在靜電放電過程中，於上述金屬氧化物半導體裝置的上述柵極的一電壓電平大於上述第一電位時，用以降低上述金屬氧化物半導體裝置的上述柵極氧化層間的壓差。
本發明所述的信號調整電路，至少兩個二極體串聯耦接於上述金屬氧化物半導體裝置的上述柵極以及上述第一電位之間，上述串聯耦接二極體的一陰極連接至上述金屬氧化物半導體裝置的上述柵極，且上述串聯耦接二極體的一陽極連接至上述第一電位，在靜電放電過程中，於上述金屬氧化物半導體裝置的上述柵極的一電壓電平小於上述第一電位時，用以降低上述金屬氧化物半導體裝置的上述柵極氧化層間的壓差。
本發明所述的信號調整電路，上述二極體的一陰極是耦接於上述金屬氧化物半導體裝置的上述柵極，且上述二極體的一陽極是耦接於上述第一電位，其具有高於第二電位的電壓。
本發明所述的信號調整電路，至少兩個二極體串聯耦接於上述金屬氧化物半導體裝置的上述柵極以及上述第一電位之間，上述串聯耦接二極體的一陰極連接至上述金屬氧化物半導體裝置的上述柵極，且上述串聯耦接二極體的一陽極連接至上述第一電位，在靜電放電過程中，於上述金屬氧化物半導體裝置的上述柵極的一電壓電平小於上述第一電位時，用以降低上述金屬氧化物半導體裝置的上述柵極氧化層間的壓差。
本發明所述的信號調整電路，至少兩個二極體串聯耦接於上述金屬氧化物半導體裝置的上述柵極以及上述第一電位之間，上述串聯耦接二極體的一陽極連接至上述金屬氧化物半導體裝置的上述柵極，且上述串聯耦接二極體的一陰極連接至上述第一電位，在靜電放電過程中，於上述金屬氧化物半導體裝置的上述柵極的一電壓電平大於上述第一電位時，用以降低上述金屬氧化物半導體裝置的上述柵極氧化層間的壓差。
本發明所述的信號調整電路，更包括反相器，所述反相器包括與上述金屬氧化物半導體裝置串聯連接的一互補式金屬氧化物半導體裝置，其具有一柵極耦接於上述電阻以及上述二極體。
本發明還提供一種拉低電路，該拉低電路包括一第一金屬氧化物半導體裝置，耦接於一第一電位；一第二金屬氧化物半導體裝置，串聯耦接於上述第一金屬氧化物半導體裝置及一第二電位之間，其具有高於第一電位的電壓；至少一電阻，耦接於上述第一金屬氧化物半導體裝置以及第二金屬氧化物半導體裝置的柵極與第一電位間，且上述電阻是用以防止上述第一金屬氧化物半導體裝置以及第二金屬氧化物半導體裝置的上述柵極在正常電路運作下產生電性浮接；以及一第一二極體串列，具有至少一二極體耦接於上述第一金屬氧化物半導體裝置以及第二金屬氧化物半導體裝置的上述柵極與上述第一電位之間，且並聯於上述電阻，其用以於靜電放電過程中，降低上述第一金屬氧化物半導體裝置中一柵極氧化層間的壓差，以防止上述第一金屬氧化物半導體裝置中的上述柵極氧化層受到靜電放電的破壞。
本發明所述的拉低電路，上述第一二極體串列的一陽極是耦接於上述第一金屬氧化物半導體裝置以及第二金屬氧化物半導體裝置的上述柵極，且上述第一二極體串列的一陰極是耦接於上述第一電位。
本發明所述的拉低電路，上述第一二極體串列具有大於兩個二極體串聯耦接於上述第一金屬氧化物半導體裝置以及第二金屬氧化物半導體裝置的上述柵極與上述第一電位之間，上述第一二極體串列的一陽極是連接至上述第一金屬氧化物半導體裝置以及第二金屬氧化物半導體裝置的上述柵極，且上述第一二極體串列的一陰極是連接至上述第一電位，在靜電放電過程中，於上述第一金屬氧化物半導體裝置及第二金屬氧化物半導體裝置的上述柵極的一電壓電平大於上述第一電位時，用以降低上述第一金屬氧化物半導體裝置及第二金屬氧化物半導體裝置的上述柵極氧化層間的壓差。
本發明所述的拉低電路，更包括一第二二極體串列串聯耦接於上述第一金屬氧化物半導體裝置及第二金屬氧化物半導體裝置的上述柵極與上述第一電位之間，且並聯於上述第一二極體串列，上述第二二極體串列的一陰極是連接至上述第一金屬氧化物半導體裝置及第二金屬氧化物半導體裝置的上述柵極，且上述第二二極體串列的一陽極是連接至上述第一電位，在靜電放電過程中，於上述第一金屬氧化物半導體裝置及第二金屬氧化物半導體裝置的上述柵極的一電壓電平小於上述第一電位時，用以降低上述第一金屬氧化物半導體裝置及第二金屬氧化物半導體裝置的上述柵極氧化層間的壓差。
本發明又提供一種推高電路，該推高電路包括一第一金屬氧化物半導體裝置，耦接於一第一電位；一第二金屬氧化物半導體裝置，串聯耦接於上述第一金屬氧化物半導體裝置及一第二電位之間，其具有高於上述第一電位的電壓；至少一電阻，耦接於上述第一金屬氧化物半導體裝置以及第二金屬氧化物半導體裝置的柵極與第一電位間，且上述電阻是用以防止上述第一以及第二金屬氧化物半導體裝置的上述柵極在正常電路運作下產生電性浮接；以及一第一二極體串列，具有至少一二極體耦接於上述第一金屬氧化物半導體裝置以及第二金屬氧化物半導體裝置的上述柵極與上述第一電位之間，且並聯於上述電阻，其用以於靜電放電過程中，降低上述第一金屬氧化物半導體裝置中一柵極氧化層間的壓差，以防止上述第二金屬氧化物半導體裝置中的上述柵極氧化層受到靜電放電的破壞。
本發明所述的推高電路，上述第一二極體串列的一陰極是耦接於上述第一金屬氧化物半導體裝置以及第二金屬氧化物半導體裝置的上述柵極，且上述第一二極體串列的一陽極是耦接於上述第一電位。
本發明所述的推高電路，上述第一二極體串列串聯耦接於上述第一金屬氧化物半導體裝置以及第二金屬氧化物半導體裝置的上述柵極與上述第一電位之間，上述第一二極體串列的一陰極是連接至上述第一金屬氧化物半導體裝置以及第二金屬氧化物半導體裝置的上述柵極，且上述第一二極體串列的一陽極是連接至上述第一電位，在靜電放電過程中，於上述第一金屬氧化物半導體裝置及第二金屬氧化物半導體裝置的上述柵極的一電壓電平小於上述第一電位時，用以降低上述第一金屬氧化物半導體裝置及第二金屬氧化物半導體裝置的上述柵極氧化層間的壓差。
本發明所述的推高電路，更包括一第二二極體串列串聯耦接於上述第一金屬氧化物半導體裝置及第二金屬氧化物半導體裝置的上述柵極與上述第一電位之間，且並聯於上述第一二極體串列，上述第二二極體串列的一陽極是連接至上述第一金屬氧化物半導體裝置及第二金屬氧化物半導體裝置的上述柵極，且上述第二二極體串列的一陰極是連接至上述第一電位，在靜電放電過程中，於上述第一金屬氧化物半導體裝置及第二金屬氧化物半導體裝置的上述柵極的一電壓電平大於上述第一電位時，用以降低上述第一金屬氧化物半導體裝置及第二金屬氧化物半導體裝置的上述柵極氧化層間的壓差。
本發明所述信號調整電路、拉低電路以及推高電路，可以降低反相器中MOS電晶體的源極-柵極電壓，因此可以避免MOS電晶體的柵極氧化層遭受靜電放電的破壞。
圖1是顯示一傳統拉低電路的電路圖，用以連接反相器的輸入節點至接地點；圖2A是顯示另一傳統拉低電路的電路圖，用以連接反相器的輸入節點至接地點；圖2B是顯示一傳統推高電路的電路圖，用以連接反相器的輸入節點至操作電壓；圖3A至圖3D是顯示本發明多個實施例，分別為四個推高或拉低電路的電路圖，用以保護反相器中MOS電晶體避免受到靜電放電的破壞。
具體實施例方式
為使本發明的上述目的、特徵和優點能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說明如下本發明揭露一種改善的信號調整電路，例如拉低或推高電路，用以連接反相器的輸入節點至一低電位或一高電位。反相器包括一PMOS電晶體串聯至一NMOS電晶體。信號調整電路可能包括二極體以及電阻，用以於過程中，調節反向器中MOS電晶體的柵極電壓，如此一來可減低靜電放電對柵極氧化層造成的電性衝擊。
圖1是顯示一電路圖100，其中傳統反相器102的輸入節點連接至接地點或VSS電位。反相器102包括一PMOS電晶體104以及一NMOS電晶體106。PMOS電晶體104的柵極以及NMOS電晶體106的柵極耦接於節點108。PMOS電晶體104的漏極與NMOS電晶體106的漏極耦接於節點110，於此實施例中，亦連接至反相器102的輸出線。節點108連接至VSS電位。如此一來會導通PMOS電晶體104並且使NMOS電晶體106不導通，使反相器102在正常電路運作下於節點110輸出一高電平信號。然而，在靜電放電的過程中此拉低電路可對PMOS電晶體104的柵極氧化層提供適當的防護。節點108耦接至VSS電位且PMOS電晶體104的源極連接至操作電壓(VDD電位)，PMOS電晶體104具有0伏特的柵極電壓(Vg)以及相當於VDD電位的源極電壓(Vs)，此實施例中，正常電路運作時的VDD電位為5伏特。PMOS電晶體104的柵極氧化層的設計是可承受5伏特的源極-柵極電壓(Vsg)，但對於靜電放電的過程中產生升高的VDD電位電壓，可能無法承受。發生靜電放電事件時，Vsg的電壓電平可能會較VDD的電位更高，並將PMOS電晶體104的氧化層電容充電。此較大的Vsg以及充電電容會使PMOS電晶體104的柵極氧化層受到強大的電性衝擊而造成電晶體毀損。
圖2A是顯示一傳統拉低電路(tie-low circuit)202的電路圖200，其耦接於反相器204的輸入節點210。反相器204包括一PMOS電晶體206以及一NMOS電晶體208。其中電晶體206、208串聯排列且其柵極耦接於節點210。PMOS電晶體206以及NMOS電晶體208的漏極耦接於節點211，本實施例中的節點211亦連接至反相器204的輸出線。拉低電路202是用以使節點210維持在VSS電位，包括一PMOS電晶體212以及一NMOS電晶體214。PMOS電晶體212的柵極及源極與NMOS電晶體214的柵極耦接於節點216。在正常電路運作下，PMOS電晶體會導通並且當作電阻使用，使節點216及NMOS電晶體214的柵極達到VDD電位。接著NMOS電晶體導通，使節點210拉低至VSS電位。反相器在電路正常運作下，會導通PMOS電晶體206且關閉NMOS電晶體208，因此節點211會輸出一高電平信號。
靜電放電過程中，連接至VDD電位的導線會充電至高電位。由於PMOS電晶體212耦接於作為VDD電位的內連線(interconnected line)，因PMOS電晶體212的阱區耦接於其源極，所以PMOS電晶體212隻能扮演電阻的角色。當對節點216供應電壓時，NMOS電晶體214永遠為導通狀態，所以通過NMOS電晶體214的節點210會被拉低至VSS電位。
由於傳統電路中源極電壓(Vs)和柵極電壓(Vg)之間的壓差仍舊很大，所以在靜電放電的過程中PMOS電晶體206很有可能會被破壞。PMOS電晶體206的Vsg為源極電壓減去柵極電壓，在靜電放電過程中，連接至VDD電位的導線的電位會升高，所以Vsg也會變的比正常運作下的電路更高。大的Vsg會將電晶體中柵極氧化層的電容充電，因此會對PMOS電晶體206的柵極氧化層產生劇烈的電性衝擊。此強大的電性衝擊可能會使PMOS電晶體206的柵極氧化層遭受破壞。
圖2B是顯示一耦接至反相器204的輸入節點210的傳統推高電路的電路圖218。反相器204包括一PMOS電晶體206以及一NMOS電晶體208。電晶體206與208串聯排列，且其柵極耦接於節點210。PMOS電晶體206以及NMOS電晶體208的漏極耦接於節點211，於此實施例中，節點211亦連接至反相器204的輸出線。推高電路220使節點210維持在VDD電位，推高電路220包括一PMOS電晶體222以及一NMOS電晶體224。NMOS電晶體224的柵極以及漏極和PMOS電晶體222的柵極耦接於節點226。正常電路運作下，NMOS電晶體224為導通且當作電阻使用，以使節點226的電位被拉低。導通PMOS電晶體222使節點210和VDD電位間產生一電流路徑。在正常電路運作下，PMOS電晶體206不導通且NMOS電晶體208為導通，使得反相器204於節點211輸出一低電平信號。
在靜電放電的過程中，連接至VDD電位的導線電壓可能達到更高電位。由於NMOS電晶體224的基底耦接至其源極，NMOS電晶體224隻能作為電阻使用且耦接至VSS電位的連接線。當節點226的電壓被拉低時，PMOS電晶體222為導通，且通過PMOS電晶體222的節點210的電位會被推高。
傳統電路於靜電放電過程中，由於介於Vs和Vg間的壓差仍舊很大，所以其NMOS電晶體208有可能會遭受破壞。例如，NMOS電晶體208的Vs為VSS電位，但其Vg為VDD電位線上的靜電放電電壓。當發生靜電放電事件時，NMOS電晶體208的Vs和Vg間會產生一大壓差Vsg。此大Vsg會將NMOS電晶體208的柵極氧化層的電容充電，並且對柵極氧化層造成劇烈的電性衝擊而遭受破壞。
圖3A是為本發明一實施例的拉低電路的電路圖300，此電路於靜電放電過程中會保護反相器中的MOS電晶體避免其遭受破壞。電路圖300包括一拉低電路302以及一反相器304。反相器304包括一PMOS電晶體306以及一NMOS電晶體308。電晶體306及308串聯排列，且其柵極耦接於節點310。PMOS電晶體306以及NMOS電晶體308的漏極耦接於節點311，於此實施例中，節點311亦連接至反相器304的輸出線。拉低電路302包括並聯的電阻312以及二極體314，用以使節點310維持在VSS電位。二極體314的陰極連接至VSS電位。電阻312是為了使節點310在正常電路運作下保持接地，並防止電晶體306或308的柵極產生電性浮接。二極體314是用來提高電晶體306以及308的Vg。更高的Vg可以減小Vsg以及靜電放電過程中於電晶體306、308的柵極氧化層所產生的電性衝擊，因此可降低靜電放電造成破壞的機率。電路正常的運作下，通過電阻312的節點310的電位會被拉低，PMOS電晶體306為導通且NMOS電晶體308為不導通，使得反相器304於節點311輸出高電平信號。
靜電放電過程中，連接至VDD電位的導線的電壓會達到高電位。耦接至VSS電位的內連線的二極體314，提供PMOS電晶體306以及NMOS電晶體308大體相同於二極體314的壓降(Vd)的Vg。這麼一來可以降低PMOS電晶體306的Vsg，亦可以減低產生於其柵極氧化層的電性衝擊，因此發生靜電放電事件時，可減低PMOS電晶體306被破壞的機率。
圖3B是顯示本發明另一實施例的拉低電路的電路圖316，用以避免反相器中MOS電晶體在靜電放電過程中遭受破壞。電路圖316和圖3A中的電路圖300是一樣的，除了用二極體串列取代電路圖300中的二極體，其中二極體串列包括大於一個二極體的串聯。拉低電路包括二極體串列322以及一電阻312。二極體串列322的陰極連接至VSS電位，陽極連接至MOS電晶體306及308的柵極。靜電放電的過程中，電路圖316和電路圖300的運作方法相同，除了由二極體串列322產生較高的MOS電晶體306及308的Vg。較高的柵極電壓可以降低PMOS電晶體306的Vsg，因此可以避免柵極氧化層受到過度的電性衝擊而被破壞。
圖3C是顯示本發明另一實施例的拉低電路的電路圖324，於發生靜電放電事件時，保護反相器中的MOS電晶體。電路圖324和電路圖316極為相似，除了多了額外的二極體串列326之外。不同於二極體串列322，二極體串列326的陰極連接至節點310而陽極連接至VSS電位。電阻312與二極體串列322、326的組合可以視為一拉低電路328。在靜電放電的過程中，當VS S電位大於PMOS電晶體306的Vg時，二極體串列326會保護PMOS電晶體306的柵極氧化層避免受到破壞，而當Vg大於VSS電位時，則用二極體串列322來保護PMOS電晶體306柵極氧化層。圖3A以及圖3B在VSS電位大於Vg的情況下，不能保護PMOS電晶體306。為了避免PMOS電晶體306暴露於上述情況，使用二極體串列326來降低Vg，如此一來可縮小PMOS電晶體306中Vs和Vg之間的壓差。在Vg大於VSS電位時，使用二極體串列322可增加PMOS電晶體306的Vg。這麼做可以降低PMOS電晶體306的Vsg，因此減少柵極氧化層的電容的電荷。在拉低電路中使用二極體串列322、326的組合，反相器304中的PMOS電晶體306以及NMOS電晶體308的柵極氧化層就可以避免在靜電放電的過程中被破壞。
圖3D是顯示本發明一實施例的推高電路的電路圖334，用以保護反相器中的MOS電晶體，避免於靜電放電過程中遭受破壞。電路圖334包括一推高電路336以及相同於圖3A中的反相器304。推高電路336使節點310維持在VDD電位，包括電阻338以及兩個二極體串列340、342。正常電路運作下，當通過電阻338的節點310被推高，NMOS電晶體會導通且PMOS電晶體為不導通，因此反相器會輸出低電平信號。
二極體串列342的陽極以及陰極分別連接至節點310以及VDD電位，在靜電放電的過程中，當NMOS電晶體308的Vg大於連接至VDD電位的導線時，保護NMOS的柵極氧化層免於受到破壞。當靜電放電引起NMOS電晶體308的Vs遠大於Vg時，其柵極氧化層會受到破壞。為了避免NMOS電晶體308暴露於上述情況，在推高電路中設置電晶體串列342以調整Vg，使NMOS電晶體308的Vs和Vg之間的壓差縮小。電晶體串列340的陽極與陰極分別連接至與VDD電位相連的導線以及節點310，當連接至VDD電位的導線電壓大於Vg時，可以用來降低NMOS電晶體308的Vg。如此一來可降低NMOS電晶體308的Vsg，亦可減少NMOS電晶體308中柵極氧化層的電容的電荷量。在推高電路中使用二極體串列340以及342可使反相器304中的PMOS電晶體306以及NMOS電晶體308的柵極氧化層在靜電放電的過程中免於受到破壞。
值得注意的是，二極體串列340及342的組合可以用一個二極體或是二極體串列來代替。修改過的推高電路的運作與顯示於圖3A以及圖3B中的拉低電路相似。
本發明提供許多推高或拉低電路的實施例。電路圖100、218以及300中擊穿電壓的效能的比較表如下
推高電路以及拉低電路包括並聯連接的至少一二極體與一電阻。至少一二極體用以調整電晶體的柵極電壓(Vg)。通過調整Vg，可以減少電晶體的柵極氧化層所受到的電性衝擊而保護電晶體。電路中的電阻用以防止於正常電路運作下所產生電晶體的電性浮接。
雖然本發明已通過較佳實施例說明如上，但該較佳實施例並非用以限定本發明。本領域的技術人員，在不脫離本發明的精神和範圍內，應有能力對該較佳實施例做出各種更改和補充，因此本發明的保護範圍以權利要求書的範圍為準。
附圖中符號的簡單說明如下100、200、218、300、316、324、334電路圖102、204、304反相器104、206、212、222、306PMOS
106、208、214、224、308NMOS108、110、210、211、216、226、310、311節點202、302、328拉低電路220、336推高電路312、338電阻314二極體322、326、340、342二極體串列
權利要求
1.一種信號調整電路，其特徵在於，該信號調整電路介於一第一電位以及一金屬氧化物半導體裝置的一柵極間，其源極是連接至一第二電位，上述信號調整電路包括至少一電阻，耦接於上述金屬氧化物半導體裝置的上述柵極及上述第一電位間，用以於正常電路運作下，防止上述金屬氧化物半導體裝置的上述柵極產生電性浮接；以及至少一二極體，耦接於上述金屬氧化物半導體裝置的上述柵極及上述第一電位間，並且並聯於上述電阻，其用以於靜電放電過程中，降低上述金屬氧化物半導體裝置中一柵極氧化層間的壓差，以防止上述金屬氧化物半導體裝置中上述柵極氧化層受到靜電放電的破壞。
2.根據權利要求1所述的信號調整電路，其特徵在於，上述二極體的一陽極是耦接於上述金屬氧化物半導體裝置的上述柵極，且上述二極體的一陰極是耦接於上述第一電位，其具有高於第二電位的電壓。
3.根據權利要求2所述的信號調整電路，其特徵在於，至少兩個二極體串聯耦接於上述金屬氧化物半導體裝置的上述柵極以及上述第一電位之間，上述串聯耦接二極體的一陽極連接至上述金屬氧化物半導體裝置的上述柵極，且上述串聯耦接二極體的一陰極連接至上述第一電位，在靜電放電過程中，於上述金屬氧化物半導體裝置的上述柵極的一電壓電平大於上述第一電位時，用以降低上述金屬氧化物半導體裝置的上述柵極氧化層間的壓差。
4.根據權利要求2所述的信號調整電路，其特徵在於，至少兩個二極體串聯耦接於上述金屬氧化物半導體裝置的上述柵極以及上述第一電位之間，上述串聯耦接二極體的一陰極連接至上述金屬氧化物半導體裝置的上述柵極，且上述串聯耦接二極體的一陽極連接至上述第一電位，在靜電放電過程中，於上述金屬氧化物半導體裝置的上述柵極的一電壓電平小於上述第一電位時，用以降低上述金屬氧化物半導體裝置的上述柵極氧化層間的壓差。
5.根據權利要求1所述的信號調整電路，其特徵在於，上述二極體的一陰極是耦接於上述金屬氧化物半導體裝置的上述柵極，且上述二極體的一陽極是耦接於上述第一電位，其具有高於第二電位的電壓。
6.根據權利要求5所述的信號調整電路，其特徵在於，至少兩個二極體串聯耦接於上述金屬氧化物半導體裝置的上述柵極以及上述第一電位之間，上述串聯耦接二極體的一陰極連接至上述金屬氧化物半導體裝置的上述柵極，且上述串聯耦接二極體的一陽極連接至上述第一電位，在靜電放電過程中，於上述金屬氧化物半導體裝置的上述柵極的一電壓電平小於上述第一電位時，用以降低上述金屬氧化物半導體裝置的上述柵極氧化層間的壓差。
7.根據權利要求5所述的信號調整電路，其特徵在於，至少兩個二極體串聯耦接於上述金屬氧化物半導體裝置的上述柵極以及上述第一電位之間，上述串聯耦接二極體的一陽極連接至上述金屬氧化物半導體裝置的上述柵極，且上述串聯耦接二極體的一陰極連接至上述第一電位，在靜電放電過程中，於上述金屬氧化物半導體裝置的上述柵極的一電壓電平大於上述第一電位時，用以降低上述金屬氧化物半導體裝置的上述柵極氧化層間的壓差。
8.根據權利要求1所述的信號調整電路，其特徵在於，更包括反相器，所述反相器包括與上述金屬氧化物半導體裝置串聯連接的一互補式金屬氧化物半導體裝置，其具有一柵極耦接於上述電阻以及上述二極體。
9.一種拉低電路，其特徵在於，該拉低電路包括一第一金屬氧化物半導體裝置，耦接於一第一電位；一第二金屬氧化物半導體裝置，串聯耦接於上述第一金屬氧化物半導體裝置及一第二電位之間，其具有高於第一電位的電壓；至少一電阻，耦接於上述第一金屬氧化物半導體裝置以及第二金屬氧化物半導體裝置的柵極與第一電位間，且上述電阻是用以防止上述第一金屬氧化物半導體裝置以及第二金屬氧化物半導體裝置的上述柵極在正常電路運作下產生電性浮接；以及一第一二極體串列，具有至少一二極體耦接於上述第一金屬氧化物半導體裝置以及第二金屬氧化物半導體裝置的上述柵極與上述第一電位之間，且並聯於上述電阻，其用以於靜電放電過程中，降低上述第一金屬氧化物半導體裝置中一柵極氧化層間的壓差，以防止上述第一金屬氧化物半導體裝置中的上述柵極氧化層受到靜電放電的破壞。
10.根據權利要求9所述的拉低電路，其特徵在於，上述第一二極體串列的一陽極是耦接於上述第一金屬氧化物半導體裝置以及第二金屬氧化物半導體裝置的上述柵極，且上述第一二極體串列的一陰極是耦接於上述第一電位。
11.根據權利要求9所述的拉低電路，其特徵在於，上述第一二極體串列具有大於兩個二極體串聯耦接於上述第一金屬氧化物半導體裝置以及第二金屬氧化物半導體裝置的上述柵極與上述第一電位之間，上述第一二極體串列的一陽極是連接至上述第一金屬氧化物半導體裝置以及第二金屬氧化物半導體裝置的上述柵極，且上述第一二極體串列的一陰極是連接至上述第一電位，在靜電放電過程中，於上述第一金屬氧化物半導體裝置及第二金屬氧化物半導體裝置的上述柵極的一電壓電平大於上述第一電位時，用以降低上述第一金屬氧化物半導體裝置及第二金屬氧化物半導體裝置的上述柵極氧化層間的壓差。
12.根據權利要求11所述的拉低電路，其特徵在於，更包括一第二二極體串列串聯耦接於上述第一金屬氧化物半導體裝置及第二金屬氧化物半導體裝置的上述柵極與上述第一電位之間，且並聯於上述第一二極體串列，上述第二二極體串列的一陰極是連接至上述第一金屬氧化物半導體裝置及第二金屬氧化物半導體裝置的上述柵極，且上述第二二極體串列的一陽極是連接至上述第一電位，在靜電放電過程中，於上述第一金屬氧化物半導體裝置及第二金屬氧化物半導體裝置的上述柵極的一電壓電平小於上述第一電位時，用以降低上述第一金屬氧化物半導體裝置及第二金屬氧化物半導體裝置的上述柵極氧化層間的壓差。
13.一種推高電路，其特徵在於，該推高電路包括一第一金屬氧化物半導體裝置，耦接於一第一電位；一第二金屬氧化物半導體裝置，串聯耦接於上述第一金屬氧化物半導體裝置及一第二電位之間，其具有高於上述第一電位的電壓；至少一電阻，耦接於上述第一金屬氧化物半導體裝置以及第二金屬氧化物半導體裝置的柵極與第一電位間，且上述電阻是用以防止上述第一以及第二金屬氧化物半導體裝置的上述柵極在正常電路運作下產生電性浮接；以及一第一二極體串列，具有至少一二極體耦接於上述第一金屬氧化物半導體裝置以及第二金屬氧化物半導體裝置的上述柵極與上述第一電位之間，且並聯於上述電阻，其用以於靜電放電過程中，降低上述第一金屬氧化物半導體裝置中一柵極氧化層間的壓差，以防止上述第二金屬氧化物半導體裝置中的上述柵極氧化層受到靜電放電的破壞。
14.根據權利要求13所述的推高電路，其特徵在於，上述第一二極體串列的一陰極是耦接於上述第一金屬氧化物半導體裝置以及第二金屬氧化物半導體裝置的上述柵極，且上述第一二極體串列的一陽極是耦接於上述第一電位。
15.根據權利要求13所述的推高電路，其特徵在於，上述第一二極體串列串聯耦接於上述第一金屬氧化物半導體裝置以及第二金屬氧化物半導體裝置的上述柵極與上述第一電位之間，上述第一二極體串列的一陰極是連接至上述第一金屬氧化物半導體裝置以及第二金屬氧化物半導體裝置的上述柵極，且上述第一二極體串列的一陽極是連接至上述第一電位，在靜電放電過程中，於上述第一金屬氧化物半導體裝置及第二金屬氧化物半導體裝置的上述柵極的一電壓電平小於上述第一電位時，用以降低上述第一金屬氧化物半導體裝置及第二金屬氧化物半導體裝置的上述柵極氧化層間的壓差。
16.根據權利要求15所述的推高電路，其特徵在於，更包括一第二二極體串列串聯耦接於上述第一金屬氧化物半導體裝置及第二金屬氧化物半導體裝置的上述柵極與上述第一電位之間，且並聯於上述第一二極體串列，上述第二二極體串列的一陽極是連接至上述第一金屬氧化物半導體裝置及第二金屬氧化物半導體裝置的上述柵極，且上述第二二極體串列的一陰極是連接至上述第一電位，在靜電放電過程中，於上述第一金屬氧化物半導體裝置及第二金屬氧化物半導體裝置的上述柵極的一電壓電平大於上述第一電位時，用以降低上述第一金屬氧化物半導體裝置及第二金屬氧化物半導體裝置的上述柵極氧化層間的壓差。
全文摘要
本發明提供一種信號調整電路、拉低電路以及推高電路，介於第一電位以及MOS裝置的柵極間，且其源極連接至第二電位，信號調整電路包括至少一電阻以及至少一二極體。電阻耦接於MOS裝置的柵極及第一電位間，用以於正常電路運作下，防止MOS裝置的柵極產生電性浮接；且二極體耦接於MOS裝置的柵極及第一電位間，並且串聯於電阻，其用以於靜電放電過程中，降低MOS裝置中柵極氧化層間的壓差，防止MOS裝置中柵極氧化層受到靜電放電的破壞。本發明可以降低反相器中MOS電晶體的源極－柵極電壓，因此可以避免MOS電晶體的柵極氧化層遭受靜電放電的破壞。
文檔編號H01L23/60GK1870436SQ20061008413
公開日2006年11月29日 申請日期2006年5月25日 優先權日2005年5月25日
發明者黃紹璋, 李建興 申請人:臺灣積體電路製造股份有限公司