用於記錄存儲器電路掩膜修正的電路的製作方法

2023-05-19 04:42:11

專利名稱：用於記錄存儲器電路掩膜修正的電路的製作方法
技術領域：
本發明是有關於一種記錄存儲器電路掩膜修正的電路，尤指一種利用掩膜記錄單元記錄存儲器電路內的所有掩膜修正的信息的電路。
背景技術：
在現有技術中，當存儲器電路的設計者需要記錄存儲器電路掩膜修正的信息時， 通常在存儲器電路的電路布局中置入一掩膜記錄單元，其包括一些欲記錄的掩膜層的電路布局。因此，當存儲器電路的掩膜修正時，掩膜記錄單元亦一併修正。如此，存儲器電路的設計者透過掩膜記錄單元便可獲得存儲器電路掩膜修正的信息。但是背景技術的掩膜記錄單元的電路布局並沒有對應於存儲器電路內的所有掩膜。因此，當存儲器電路修正時，如果掩膜記錄單元沒有涵蓋被修正的掩膜，則存儲器電路的設計者必須用其他方式記錄被修正的掩膜。所以，背景技術的掩膜記錄單元對於存儲器電路的設計者而言並非很好的選擇。

發明內容
本發明的一實施例提供一種用於記錄存儲器電路掩膜修正的電路。該電路包括一掩膜記錄模塊及一讀取單元。該掩膜記錄模塊包括多個掩膜記錄單元，每一掩膜記錄單元的電路布局對應於該存儲器電路的電路布局的所有掩膜；該讀取單元是耦接於該掩膜記錄模塊，用於根據一時序脈衝及一啟動信號，讀取該掩膜記錄模塊的對應於該存儲器電路的掩膜修正的一信息。該掩膜記錄單元具有一第一端，用於接收一第一電壓，一第二端，耦接於一地端，及一輸出端，耦接於該讀取單元。該掩膜記錄單元包括一主動區域(active area, AA)層；一第一多晶矽層；一第二多晶矽層；一第一第零金屬(MO)層；一第二第零金屬層；一第三第零金屬層；一第四第零金屬層；一第五第零金屬層；一第一第一金屬(Ml) 層；一第二第一金屬層；一第三第一金屬層；一第一第二金屬(Μ》層；一第二第二金屬層； 一第三第二金屬層；一第四第二金屬層；一第一最上層金屬(top metal, TM)層；一第二最上層金屬層；一第一接觸插栓(contact，CT)層，耦接於該第一多晶矽層與該第一第零金屬層之間；一第二接觸插栓層，耦接於該第一多晶矽層與該第二第零金屬層之間；一第三接觸插栓層，耦接於該主動區域層與該第二第零金屬層之間；一第四接觸插栓層，耦接於該主動區域層與該第三第零金屬層之間；一第五接觸插栓層，耦接於該主動區域層與該第四第零金屬層之間；一第六接觸插栓層，耦接於該第二多晶矽層與該第四第零金屬層之間； 一第七接觸插栓層，耦接於該第二多晶矽層與該第五第零金屬層之間；一第一第零通孔 (VIAO)層，耦接於該第一第一金屬層與該第一第零金屬層之間；一第二第零通孔層，耦接於該第二第一金屬層與該第三第零金屬層之間；一第三第零通孔層，耦接於該第三第一金屬層與該第五第零金屬層之間；一第一第一通孔(VIAl)層，耦接於該第二第二金屬層與該第一第一金屬層之間；一第二第一通孔層，耦接於該第三第一金屬層與該第三第二金屬層之間；一第一第二通孔(VIA》層，耦接於該第一第二金屬層與該第一最上層金屬層之間；一第二第二通孔層，耦接於該第二第二金屬層與該第一最上層金屬層之間；一第三第二通孔層，耦接於該第三第二金屬層與該第二最上層金屬層之間；及一第四第二通孔層，耦接於該第四第二金屬層與該第二最上層金屬層之間；其中該第四第二金屬層另耦接於該掩膜記錄單元的第二端，該第二第一金屬層另耦接於該掩膜記錄單元的輸出端，及該第一第二金屬層另耦接於該掩膜記錄單元的第一端。該主動區域層是一 N+電阻(N+resistor)。該多個掩膜記錄單元的電路布局皆相同。 本發明提供一種用於記錄存儲器電路掩膜修正的電路，該電路是利用一掩膜記錄模塊中的多個掩膜記錄單元記錄該存儲器電路掩膜修正的信息，其中每一掩膜記錄單元的電路布局是對應於該存儲器電路的電路布局的所有掩膜，且該掩膜記錄模塊中的多個掩膜記錄單元的電路布局皆相同。因此，在本發明中，不論該存儲器電路的電路布局中的哪一層掩膜被修正，都能被該掩膜記錄模塊所記錄。另外，因為該掩膜記錄模塊中的多個掩膜記錄單元的電路布局皆相同，所以可降低該存儲器電路的設計複雜度。


圖1是本發明的一實施例說明用於記錄存儲器電路掩膜修正的電路的示意圖。 圖2是說明掩膜記錄模塊中的掩膜記錄單元的電路布局剖面的示意圖。 圖3是說明掩膜記錄模塊的示意圖。
圖4是說明讀取單元根據時序脈衝及啟動信號，讀取掩膜記錄模塊的對應於存儲
器電路的掩膜修正的信息的示意圖。主要元件符號說明
100 電路 110讀取單元 10222 主動區域層 10226第二多晶矽層 10230第二第零金屬層 10234第四第零金屬層 10238第一第一金屬層 10242第三第一金屬層 10246第二第二金屬層 10250第四第二金屬層 10254第二最上層金屬層 10258第二接觸插栓層 10262第四接觸插栓層 10266第六接觸插栓層 10270第一第零通孔層 10274第三第零通孔層 10278第二第一通孔層 10282 第二第二通孔層 10286第四第二通孔層
102掩膜記錄模塊 1021-102m掩膜記錄單元 10224第一多晶矽層 10228第一第零金屬層 10232第三第零金屬層 10236第五第零金屬層 10240第二第一金屬層 10244第一第二金屬層 10248第三第二金屬層 10252第一最上層金屬層 10256第一接觸插栓層 10260第三接觸插栓層 10264第五接觸插栓層 10268第七接觸插栓層 10272第二第零通孔層 10276第一第一通孔層 10280第一第二通孔層 10284第三第二通孔層 CK時序脈衝
EN啟動信號PWR第一電壓GND地端OUT輸出端
具體實施例方式請參照圖1，圖1是本發明的一實施例說明用於記錄存儲器電路掩膜修正的電路 100的示意圖。電路100包括掩膜記錄模塊102和一讀取單元110。掩膜記錄模塊102包括多個掩膜記錄單元1021-102m，其中每一掩膜記錄單元的電路布局對應於存儲器電路的電路布局的所有掩膜，且多個掩膜記錄單元1021-102m的電路布局皆相同。讀取單元110 是耦接於掩膜記錄模塊102，用於根據一時序脈衝CK及一啟動信號EN，讀取掩膜記錄模塊 102的對應於存儲器電路的掩膜修正的一信息。請參照圖2，圖2是說明掩膜記錄模塊102中的掩膜記錄單元1021的電路布局剖面的示意圖。如圖2所示，掩膜記錄單元1021包括一主動區域(activearea，AA)層10222、 一第一多晶矽(Poly)層10224、一第二多晶矽層10226、一第一第零金屬(MO)層10228、一第二第零金屬層10230、一第三第零金屬層10232、一第四第零金屬層10234、一第五第零金屬層10236、一第一第一金屬(Ml)層10238、一第二第一金屬層10M0、一第三第一金屬層 10M2、一第一第二金屬(IC)層10M4、一第二第二金屬層10M6、一第三第二金屬層10M8、 一第四第二金屬層10250、一第一最上層金屬(top metal，TM)層10252、一第二最上層金屬層10254、一第一接觸插栓(contact，CT)層10256、一第二接觸插栓層10258、一第三接觸插栓層1(^60、一第四接觸插栓層1(^62、一第五接觸插栓層1(^64、一第六接觸插栓層1(^66、 一第七接觸插栓層1(^68、一第一第零通孔(VIAO)層10270、一第二第零通孔層10272、一第三第零通孔層10274、一第一第一通孔(VIAl)層10276、一第二第一通孔層10278、一第一第二通孔(VIA》層1(^80、一第二第二通孔層1(^82、一第三第二通孔層10284及一第四第二通孔層1(^86，其中第一接觸插栓層10256是耦接於第一多晶矽層102M與第一第零金屬層 102 之間；第二接觸插栓層10258是耦接於第一多晶矽層102 與第二第零金屬層10230 之間；第三接觸插栓層10260是耦接於主動區域層10222與第二第零金屬層10230之間；第四接觸插栓層10262是耦接於主動區域層10222與第三第零金屬層10232之間；第五接觸插栓層10264是耦接於主動區域層10222與第四第零金屬層10234之間；第六接觸插栓層 10266是耦接於第二多晶矽層102 與第四第零金屬層10234之間；第七接觸插栓層10268 是耦接於第二多晶矽層10226與第五第零金屬層10236之間；第一第零通孔層10270是耦接於第一第一金屬層10238與第一第零金屬層102 之間；第二第零通孔層10272是耦接於第二第一金屬層10240與第三第零金屬層10232之間；第三第零通孔層10274是耦接於第三第一金屬層10242與第五第零金屬層10236之間；第一第一通孔層10276是耦接於第二第二金屬層10246與第一第一金屬層10238之間；第二第一通孔層10278是耦接於第三第一金屬層10242與第三第二金屬層10248之間；第一第二通孔層10280是耦接於第一第二金屬層10244與第一最上層金屬層10252之間；第二第二通孔層10282是耦接於第二第二金屬層10246與第一最上層金屬層10252之間；第三第二通孔層10284是耦接於第三第二金屬層10248與第二最上層金屬層102M之間；第四第二通孔層10286是耦接於第四第二金屬層10250與第二最上層金屬層102M之間。另外，第四第二金屬層10250另耦接於掩膜記錄單元1021的第二端，第二第一金屬層10240另耦接於掩膜記錄單元1021的輸出端0UT1022，及第一第二金屬層10244另耦接於掩膜記錄單元1021的第一端。此外，主動區域層10222是一 N+電阻(N+resistor)。因為掩膜記錄模塊102中的每一掩膜記錄單元的電路布局皆相同，所以其餘掩膜記錄單元的電路布局不再贅述。圖3是說明掩膜記錄模塊102的示意圖。如圖3所示，圖3中的每一掩膜記錄單元是圖2的鳥瞰圖。根據存儲器電路的電路布局的所有掩膜將多個掩膜記錄單元1021-102m， 區分成多組Gl-Gn，其中每一組對應於存儲器電路內的一層掩膜且每一組的掩膜記錄單元的數目皆相同。例如，存儲器電路的電路布局的有10層掩膜，則可將掩膜記錄模塊102包括的30個掩膜記錄單元1021-1050區分成10組Gl-GlO且每一組有3個掩膜記錄單元。因為存儲器電路內的每一層掩膜對應3個掩膜記錄單元，所以對於存儲器電路內的每一層掩膜而言，可修正8次。如圖3所示，掩膜記錄單元1021、1022、1023是對應於存儲器電路內的主動區域層，及掩膜記錄單元10M、1025、1(^6是對應於存儲器電路內的接觸插栓層，其餘依此類推。但本發明並不受限於30個掩膜記錄單元和10層掩膜，且亦不受限於掩膜記錄單元1021、1022、1023對應於存儲器電路內的主動區域層以及掩膜記錄單元10對、1025、 10 是對應於存儲器電路內的接觸插栓層。另外，掩膜記錄模塊102中的每一掩膜記錄單元的電路布局是涵蓋存儲器電路的電路布局的所有掩膜，且掩膜記錄模塊102中的每一掩膜記錄單元的電路布局皆相同。例如，存儲器電路的電路布局有10層掩膜，則掩膜記錄單元1021-102m中的每一掩膜記錄單元的電路布局亦有10層掩膜。此外，掩膜記錄單元 1021-102m中的每一掩膜記錄單元皆具有一第一端，用於接收一第一電壓PWR，一第二端， 耦接於一地端GND，及一輸出端OUT，耦接於讀取單元110。如圖3所示，每一個掩膜記錄單元的輸出端的預設值是邏輯低電位「0」(亦即地端 GND)。因此，如圖3所示，記錄主動區域層掩膜修正的掩膜記錄單元1021的電路布局是在A 點被切斷，所以掩膜記錄單元1021的輸出端OUT可輸出邏輯低電位「0」的預設值。如果掩膜記錄單元1021的輸出端OUT是輸出邏輯高電位「1」 (亦即第一電壓PWR)，則掩膜記錄單元1021的電路布局會在B點被切斷。所以當讀取單元110讀出掩膜記錄單元1021、1022、 1023的輸出是0、0、1，則表示主動區域層的掩膜被修正一次；當讀取單元110讀出掩膜記錄單元1021、1022、1023的輸出是1、0、1，則表示主動區域層的掩膜被修正五次，其餘依此類推。另外，掩膜記錄模塊102中的其餘掩膜記錄單元的操作原理皆和掩膜記錄單元1021相同，在此不再贅述。請參照圖4，圖4是說明讀取單元110根據時序脈衝CK及啟動信號EN，讀取掩膜記錄模塊102的對應於存儲器電路的掩膜修正的信息的示意圖。如圖4所示，當啟動信號 EN啟動時，讀取單元110根據時序脈衝CK，依序輸出掩膜記錄模塊102的多個掩膜記錄單元所記錄的結果。存儲器電路的設計者即可根據讀取單元110輸出的結果，知道存儲器電路掩膜修正的信息。如圖4所示，啟動信號EN可一直維持啟動，則讀取單元110會一直循環輸出掩膜記錄模塊102的多個掩膜記錄單元所記錄的結果。但啟動信號EN亦可只啟動到輸出一次掩膜記錄模塊102的多個掩膜記錄單元所記錄的結果。綜上所述，本發明所提供的用於記錄存儲器電路掩膜修正的電路，其是利用掩膜記錄模塊中的多個掩膜記錄單元記錄存儲器電路掩膜修正的信息，其中每一掩膜記錄單元的電路布局是對應於存儲器電路的電路布局的所有掩膜，且掩膜記錄模塊中的多個掩膜記錄單元的電路布局皆相同。因此，在本發明中，不論存儲器電路的電路布局中的哪一層掩膜被修正，都能被掩膜記錄模塊所記錄。另外，因為掩膜記錄模塊中的多個掩膜記錄單元的電路布局皆相同，所以可降低存儲器電路的設計複雜度。 以上所述僅為本發明的較佳實施例，凡依本發明申請專利範圍所做的均等變化與修飾，皆應屬本發明的涵蓋範圍。
權利要求
1.一種用於記錄存儲器電路掩膜修正的電路，包括一掩膜記錄模塊，包括多個掩膜記錄單元，每一掩膜記錄單元的電路布局對應於該存儲器電路的電路布局的所有掩膜；及一讀取單元，耦接於該掩膜記錄模塊，用於根據一時序脈衝及一啟動信號，讀取該掩膜記錄模塊的對應於該存儲器電路的掩膜修正的一信息。
2.如權利要求1所述的電路，其特徵在於該掩膜記錄單元具有一第一端，用於接收一第一電壓，一第二端，耦接於一地端，及一輸出端，耦接於該讀取單元。
3.如權利要求1所述的電路，其特徵在於該掩膜記錄單元包括 一主動區域(AA)層；第--多晶娃層；第二-多晶娃層；第--第零金屬(MO)第二二第零金屬層；第三三第零金屬層；一第四第零金屬層； 一第五第零金屬層； 一第一第一金屬(Ml)層； 一第二第一金屬層； 一第三第一金屬層； 一第一第二金屬(M》層； 一第二第二金屬層； 一第三第二金屬層； 一第四第二金屬層； 一第一最上層金屬(TM)層； 一第二最上層金屬層；一第一接觸插栓(CT)層，耦接於該第一多晶矽層與該第一第零金屬層之間； 一第二接觸插栓層，耦接於該第一多晶矽層與該第二第零金屬層之間； 一第三接觸插栓層，耦接於該主動區域層與該第二第零金屬層之間； 一第四接觸插栓層，耦接於該主動區域層與該第三第零金屬層之間； 一第五接觸插栓層，耦接於該主動區域層與該第四第零金屬層之間； 一第六接觸插栓層，耦接於該第二多晶矽層與該第四第零金屬層之間； 一第七接觸插栓層，耦接於該第二多晶矽層與該第五第零金屬層之間； 一第一第零通孔(VIAO)層，耦接於該第一第一金屬層與該第一第零金屬層之間； 一第二第零通孔層，耦接於該第二第一金屬層與該第三第零金屬層之間； 一第三第零通孔層，耦接於該第三第一金屬層與該第五第零金屬層之間； 一第一第一通孔(VIAl)層，耦接於該第二第二金屬層與該第一第一金屬層之間； 一第二第一通孔層，耦接於該第三第一金屬層與該第三第二金屬層之間； 一第一第二通孔(VIA》層，耦接於該第一第二金屬層與該第一最上層金屬層之間； 一第二第二通孔層，耦接於該第二第二金屬層與該第一最上層金屬層之間；一第三第二通孔層，耦接於該第三第二金屬層與該第二最上層金屬層之間；及一第四第二通孔層，耦接於該第四第二金屬層與該第二最上層金屬層之間； 其中該第四第二金屬層另耦接於該掩膜記錄單元的第二端，該第二第一金屬層另耦接於該掩膜記錄單元的輸出端，及該第一第二金屬層另耦接於該掩膜記錄單元的第一端。
4.如權利要求3所述的電路，其特徵在於該主動區域層是一N+電阻。
5.如權利要求1所述的電路，其特徵在於該多個掩膜記錄單元的電路布局皆相同。
全文摘要
用於記錄存儲器電路掩膜修正的電路包括一掩膜記錄模塊及一讀取單元。該掩膜記錄模塊包括多個掩膜記錄單元，每一掩膜記錄單元的電路布局對應於該存儲器電路的電路布局的所有掩膜；該讀取單元是耦接於該掩膜記錄模塊，用於根據一時序脈衝及一啟動信號，讀取該掩膜記錄模塊的對應於該存儲器電路的掩膜修正的一信息。
文檔編號G11C7/18GK102176321SQ20111004412
公開日2011年9月7日 申請日期2011年2月17日 優先權日2010年12月22日
發明者劉士暉, 張正男, 陳永興 申請人:鈺創科技股份有限公司