半導體器件及方法

2023-05-18 19:47:26

專利名稱：半導體器件及方法
技術領域：
本發明領域通常涉及半導體器件及用於製作半導體器件的方法，更具體地說，本發明涉及絕緣柵場效應電晶體(IGFET)器件。
背景技術：
絕緣柵場效應電晶體(IGFET)器件被廣泛用於現代電子應用中。金屬氧化物半導體場效應電晶體(MOSFET)器件以及橫向(雙) 擴散金屬氧化物半導體(LDMOS)器件是這種IGFET器件眾所周知的例子。正如本發明所用的，術語金屬氧化物半導體以及該縮寫MOS應作廣義的解釋，尤其是應理解它們並不僅僅限於所使用的「金屬」和「氧化物」結構，但可能採用任何類型的包括「金屬」導體和任何類型的包括「氧化物」的電介質。術語場效應電晶體被簡稱為「FET」。據了解，通過使用降低表面電場(RESURF)結構可以得到LDMOS器件改善的性能。附圖簡單描述結合以下附圖，下文中的實施例將會得到描述，其中類似的數字表示相同的元件，並且其中圖I根據現有技術，是N-溝道LDMOS RESURF電晶體的簡化電氣原理圖，該電晶體包括MOSFET和與其相關聯的寄生雙極電晶體；圖2是P-溝道LDMOS RESURF電晶體的簡化電氣原理圖，該電晶體包括MOSFET和與其相關聯的寄生雙極電晶體；圖3根據本發明的實施例，是N-溝道LDMOS RESURF電晶體的簡化電氣原理圖，該電晶體包括M0SFET、與其相關聯的寄生雙極電晶體以及埋層抗擾度鉗；圖4根據本發明的另一個實施例，是P-溝道LDMOS RESURF電晶體的簡化電氣原理圖，該電晶體包括M0SFET、與其相關聯的寄生雙極電晶體以及埋層抗擾度鉗；圖5根據本發明的另一個實施例，是N-溝道LDMOS RESURF電晶體的簡化電氣原理圖，該電晶體包括M0SFET、與其相關聯的寄生雙極電晶體以及JFET埋層抗擾度鉗；圖6根據本發明的另一個實施例，是P-溝道LDMOS RESURF電晶體的簡化電氣原理圖，該電晶體包括M0SFET、與其相關聯的寄生雙極電晶體以及JFET埋層抗擾度鉗；圖7是按伏特計算的埋層電壓V&對漏極-源極電壓Vds的簡化圖，是給圖5的器件提供的；圖8根據本發明的另一個實施例，沿在圖5中說明的類型電晶體的簡化截面圖，該圖顯示了圖5的器件是如何通過使用橫向JFET埋層抗擾度鉗在單塊襯底內被合宜地實施的；圖9根據本發明的另一個實施例，與圖8截面圖類似的，沿在圖6中說明的類型電晶體的簡化截面圖，該圖顯示了圖6中的器件是如何通過使用橫向JFET埋層抗擾度鉗在單塊襯底內被合宜地實施的；圖10根據本發明的另一個實施例，與圖8的截面圖類似的，沿在圖5中說明的類型電晶體的簡化截面圖，該圖顯示了圖6中的器件是如何通過使用另一個橫向JFET埋層抗擾度鉗在單塊襯底內被合宜地實施的；圖11根據本發明的另一個實施例，在圖5中說明的類型電晶體的部分的簡化平面圖，該圖顯示了圖5中的器件是如何通過使用橫向JFET埋層抗擾度鉗在單塊襯底內被合宜地實施的；圖12根據本發明的另一個實施例，是圖11中電晶體的簡化截面圖，該圖顯示了更多的細節；圖13-21根據本發明的實施例，沿不同製作階段的圖11-12中的器件的簡化截面圖。本發明詳細描述以下的詳細描述僅僅是示範的，不旨在限定本發明或本申請以及本發明的使用。 此外，也不旨在被先前技術領域、背景、或以下詳細描述中的任何明示或暗示的理論所限定。為了便於簡便以及明晰的說明，


了構造的一般方式，以及眾所周知的特徵和技術的描述和細節可以被省略以避免不必要的模糊本發明。此外，附圖中的元件並不一定按比例繪製。例如，附圖中一些元件以及區的尺寸相對於其他元件或區可以能被誇大了，以幫助提高對本發明實施例的理解。說明書以及權力要求中的術語「第一」、「第二」、「第三」、「第四」等等，如果有的話，可以被用於區分相似的元件之間並且不一定用來描述特定的順序或時間順序。應理解術語的這種用法在適當的情況下是可互換的，使得本發明所描述實施例，例如，能夠按順序運行而不是用圖描述的或本發明其它部分所描述的。此外，術語「包括」 「包含」 「含有」，以及由此產生的任何變化是為了包含非排他性內含，使得包括一系列元件的過程、方法、物品、或器具不一定僅限於這些元件，但可能包括沒有明確列出的其他元件或這些過程、方法、物品、或器具固有的元件。本發明使用的「耦合」被定義為以一種電或非電方式直接或間接連接。正如本發明所使用的，術語「基本上的」和「基本上」是指以一種使用的方式足以完成既定目的，並且較小的不完善的地方，如果有的話，對所述目的來說不重要。正如本發明所使用的，術語「半導體」(簡稱為「SC」)旨在包括任何半導體，不論單晶、多晶或非晶並且包括IV型半導體、非IV型半導體、化合物半導體以及有機半導體和無機半導體。此外，術語「襯底」以及「半導體襯底」旨在包括單晶結構、多晶結構、非晶態結構、薄膜結構、例如層狀結構並且不旨在限定、絕緣體上半導體(SOI)結構以及其中的組合。術語「半導體」縮寫為「SC」。為了便於解釋並且不旨在限定，本發明所描述的半導體器件以及製造方法是對矽半導體來說的，但本領域所屬技術人員應了解其他半導體材料也可以使用。此外，各種器件類型和/或摻雜SC區可以被確定為N型或P型，但這僅僅是為了便於描述並且不旨在限定，並且這種確定可以被更一般的描述，「第一導電類型」或「第二，相反的導電類型」所取代，其中該第一類型可以要麼是N型或P型並且該第二類型那麼要麼是P型或N型。圖I是根據現有技術的N-溝道LDMOS RESURF電晶體的簡化電氣原理圖。該電晶體包括MOSFET 21和與其相關的寄生雙極電晶體30。MOSFET 21包括N型源極22和漏極24，以及與P型體區26隔離的並且覆蓋P型體區26的導電柵門25。源極22耦合於源極端子27以及漏極24耦合於漏極端子28。寄生雙極電晶體30存在於源極22 (以及源極端子27)和漏極24(以及漏極端子28)之間。寄生雙極電晶體30包括N-型發射極32(例如，與源極22相關聯)、N-型集電極34 (例如，與漏極24相關聯)、P_型基極區36 (例如，與體區26相關聯)以及內置體電阻37。電阻37和發射極32耦合於源極端子27。集電極34耦合於漏極端子28。美國專利6882023描述了物理的RESURF LDMOS結構。該結構可以通過包括N型和P型RESURF區(原理圖未顯示)的圖I的簡化電氣原理圖來表示。正是在這個RESURF區下面，提供了圖I中表示的帶有標籤「浮動」39的浮動埋層(例如，N型)。該標籤沒有外部連接。圖2是P溝道LDMOS RESURF電晶體40的簡化電氣原理圖。該電晶體帶有M0SFET41、與其相關的寄生雙極電晶體50以及深層寄生雙極器件60。深層寄生雙極器件60的產生是由於N型浮動埋層(圖2原理圖未顯示)出現在MOSFET 41下面以及寄生雙極電晶體50出現在LDMOS電晶體40內。在這方面，圖2中的LDMOS電晶體40不同於只需簡單交換圖I中LDMOS電晶體20的N區和P區所獲得的。MOSFET 41包括P-型源極42和漏極44，以及與N-型體區46隔離的並且覆蓋N-型體區46的導電柵門45。源極42耦合於源極端子47以及漏極44耦合於漏極端子48。寄生雙極電晶體50存在於源極42 (以及源極端子47)和漏極44 (以及漏極端子48)之間。寄生雙極電晶體50包括P-型發射極52 (例 如，與源極42相關聯)，P-型集電極54 (例如，與漏極44相關聯)，N型基極區56 (例如，與體區46相關聯)以及內置體電阻57。電阻57和發射極42耦合於源極端子47。集電極54耦合於漏極端子48。P和N型RESURF區以及下面N型浮動埋層(原理圖中未顯示)被包括在電晶體40內，從而產生深層寄生雙極電晶體60。深層寄生雙極電晶體60的P型基極耦合於寄生雙極電晶體50的P型集電極區54以及P型漏極44、N型集電極區64耦合於寄生雙極電晶體50的N型基極，以及N型發射極62耦合於端子59，該端子在圖2中通過標籤「浮動」 59表示，該標籤沒有外部連接。通過圖I和圖2電氣原理圖表徵的浮動埋層RESURF器件可以提供基本上改良的擊穿電壓BVdss和相對低的導通電阻Rdsm。然而，位於LDMOS器件和襯底之間的這些器件中的相對大面積的浮動埋層可能使這樣的LDMOS器件容易受來自集成電路(IC)其他地方的偽信號拾取(例如，噪聲)的影響，LDMOS器件可以是該集成電路(IC)的部分，尤其當LDMOS器件處於斷開狀態的時候。因此，有必要繼續以將這種浮動埋層RESURF LDMOS器件的靈敏度降低到引起噪聲和快速應用瞬變的襯底。已經發現，根據本發明的各個實施例，這可以通過圖3-圖6中解釋的電路和下文中要解釋的結構來完成。圖3是根據本發明的一個實施例的N-溝道LDMOS RESURF電晶體70的簡化電氣原理圖，該電晶體帶有MOSFET 71、與其相關聯的寄生雙極電晶體30以及埋層抗擾度鉗80。為了便於解釋並且不旨在限定，圖3和圖4中使用了與圖I和圖2相同的參考數字以確定類似的元件或區。MOSFET 71包括N-型源極22和漏極24，以及與P-型體區26隔離的並且覆蓋P-型體區26的導電柵門25。源極22耦合於源極端子27以及漏極24耦合於漏極端子28。寄生雙極電晶體30存在於源極22 (以及源極端子27)和漏極24 (以及漏極端子
28)之間。寄生雙極型電晶體30包括N-型發射極32(例如、與源極22相關聯)、N-型集電極34 (例如，與漏極24相關聯)、P-型基極區36 (例如，與體區26相關聯)以及內置體電阻37。電阻37和發射極32耦合於源極端子27。集電極34耦合於漏極端子28。圖3中的LDMOS器件，通過附加電晶體或作為埋層抗擾度鉗的其它開關元件80，耦合寄生雙極器件30於漏極端子28，不同於圖I現有技術LDMOS器件20。開關元件80可以是任何類型的常開開關器件，即，器件在零施加電壓時處於導通狀態以及在電壓I Vt I >0，被稱為閾值電壓時處於斷開狀態。開關元件80可以位於器件70的內部或器件70的外部。任何安排都是有用的。為了便於描述，開關元件80還被稱為埋層抗擾度鉗80。開關元件80的導線83耦合於漏極端子28以及開關元件80的導線81耦合於圖I中浮動端子39的導線38 (見圖I)。開關元件80在圖3中被確定為「常開開關器件」，因為，正如所解釋的，它在低漏極-源極電壓穿過LDMOS器件70 (例如，|VDS|〈|Vt|)的端子28、27時是導電的，使得器件70的另外浮動埋層基本上被電固定，從而免受來自電路或器件70可以是其部分的IC引起的拾取噪聲的影響。當IVdsI等於或超過Ivtl時，器件或元件80斷開，於是器件70的相關聯埋層可以從此浮動並且正常浮動RESURF動作從此被獲得。因此，器件70下面的埋層變的有條件浮動，即，當器件80處於常開時，在低電壓處被電固定，並且器件80斷開之後浮動。這就減少或消除了器件70對耦合於埋層不需要的襯底噪聲的敏感度，而沒有減少BVdss或Rdss,並且降低了 BVdss上的快速瞬變的不良影響。因此，開關元件80作為有效的抗擾度鉗提供給LDMOS電晶體70和可以是其部分的1C。這是本技術的期望結果和重大進 步。結合圖5和在其中各個實施例被描述的以下內容中，器件80和器件71和30的實體關係通過舉例得到了基本解釋。圖4是根據本發明的另一個實施例的P溝道LDMOS RESURF電晶體90的簡化電氣原理圖，該電晶體帶有MOSFET 91、與其相關的寄生雙極電晶體50以及深層開關元件80'作為埋層抗擾度鉗。為了便於解釋和不旨在限定，圖3和圖4中使用了與圖I和圖2相同的參考數字以確定類似的元件或區。MOSFET 91包括P-型源極42和漏極44，以及與N-型體區46隔離並且覆蓋N-型體區46的導電柵門45。源極42耦合於源極端子47以及漏極44耦合於漏極端子48。寄生雙極電晶體50存在於源極42 (以及源極端子47)和漏極44(以及漏極端子48)之間。寄生雙極型電晶體50包括P-型發射極52 (例如、與源極42相關聯)、P-型集電極54 (例如、與漏極44相關聯)、N-型基極區56 (例如、與體區46相關聯)以及內置體電阻57。電阻57和發射極42耦合於源極端子47。集電極54耦合於漏極端子48。P和N型RESURF區和N型埋層(原理圖中未顯示)被包括在電晶體90內，從而產生深層寄生雙極電晶體60。深層寄生雙極電晶體60的P型基極66耦合於寄生雙極電晶體50的P型集電極區54和P型漏極44，以及N型集電極區64耦合於寄生雙極電晶體50的N型基極56，以及N型發射極62耦合於器件80'的開關導線8Γ。圖4的LDMOS器件90，通過附加常開開關元件或器件80'，耦合深層寄生雙極器件60於源極端子47，不同於圖2中的LDMOS器件40。帶具有適當斷開閥值電壓Vt的任何類型的常開開關元件可以被使用。開關元件80'的導線83'耦合於源極端子47以及開關元件80'的導線81'耦合於圖2中浮動端子39和深層寄生雙極電晶體60的發射極62。開關元件80'在圖4中被確定為「常開開關器件」，因為，正如所解釋的，它在低漏極-源極電壓(例如，|VDS|〈|Vt|)穿過LDMOS器件90的端子47、48時是導電的，使得器件90的另外浮動埋層有條件浮動，即，基本上被電固定到源極電壓，直到達到器件80'能夠斷開的閥值電壓Vt，因此相關聯的器件90的埋層從此能夠浮動並且浮動RESURF動作恢復。正如所解釋的，這就減少或消除了器件90對耦合於埋層不需要的襯底噪聲的敏感度，而沒有減少BVdss或Rdss,並且降低了 BVdss上的快速瞬變的不良影響。這是本技術的期望結果和重大進步。結合圖9，器件80'和器件91以及30的實體關係通過舉例得到了基本上地解釋。圖5是根據本發明的另一個實施例的N溝道LDMOS RESURF電晶體70'的簡化的電氣原理圖，該電晶體包括MOSFET 71和與其相關聯的寄生雙極電晶體30，其中埋層抗擾度鉗或開關元件80被實現為具有閥值(關閉)電壓Vt的常開JFET 801。JFET 801的漏極84耦合於圖3的開關元件80的導線81。JFET 801的源極82耦合於圖3的開關元件80的導線83以及JFET 801的體區86耦合於端子27、FET 71的源極以及寄生雙極電晶體30的發射極32。相對於構成圖5LDM0S電晶體70'的其他器件區，應參考對圖3的討論。圖6是根據本發明的另一個實施例的P溝道LDMOS RESURF電晶體90'的簡化電氣原理圖，該電晶體包括MOSFET 91和與其相關聯的寄生雙極電晶體50，其中埋層抗擾度鉗(例如，開關元件80')被實現為具有閥值(關閉)電壓Vt的常開JFET 801。JFET801'的漏極84耦合於圖4的開關元件80 『的導線81'。JFET 801'的源極82'耦合於圖4的開關元件80'的導線83'以及JFET 801'的體區86'耦合於深層寄生雙極電晶體60的發射極62。相對於構成圖6LDM0S電晶體9(V的其他器件區，應參考對圖4的討論。
圖7顯示了按伏特計算的埋層電壓V&對漏極-源極電壓Vds的簡化圖，例如，根據本發明給圖5的器件提供的兩個實施例，其中蹤跡92-1相當於有斷開閾值(VT)1 I伏特的JFET以及蹤跡92-2相當於有斷開閾值(VT)2 6伏特的JFET。就蹤跡92_2來說，浮動RESURF動作始於電壓Vds=Vksi 35伏特並且就蹤跡92_2來說，浮動RESUF動作始於Vds=Ves2 20伏特。在(Vt)1和(Vt)2上方，圖8-圖12的埋層102、142、172、202是浮動的並且當擊穿發生時，它們的電壓V&能夠高出Vksi和VKS2，並與施加的漏極-源極電壓Vds成比例，從而促進LDMOS器件70、90內的浮動RESURF動作。這種行為是非常可取的，並且保護LDMOS器件70、90和與LDMOS器件70、90相關聯的IC的其他器件免受LDMOS器件70、90的埋層102、142、172、202的噪聲拾取。這在本領域是顯著的和理想的進步。圖8是根據本發明的實施例沿電晶體70-1的簡化截面圖，該圖顯示了如何通過使用JFET 801-1而在單片襯底內合宜地實現圖5的電晶體70'。在適當情況下，相同的參考數字如圖5中的一樣被用於圖8以促進圖5和圖8之間的相關性。為了便於解釋和不旨在限定，優選的N和P導電類型通過舉例而不是限定被包括在描述中並且被包括在帶有各種參考號碼的附圖中。本領域所屬技術人員將了解到這種導電類型在其他實施例中可以被互換或被稱為第一導電類型，這可能要麼是N或P，並且被稱為第二相反的導電類型，然後要麼是P或N。結合圖13-圖21，構成電晶體70-1的各種區的厚度和摻雜被更基本上地進行了描述。圖8的電晶體70-1包括半導體(SC)，該半導體包含帶有厚度103的覆蓋埋層102(例如，N型，被縮寫為「NBL 102」)的襯底100。位於埋層102上方的是延伸至表面107的厚度105的深層覆蓋(例如，P型印i)SC區104。位於覆蓋區104內的是厚度109的體區108 (例如，P型)。體區108的摻雜濃度總的來說稍微高於覆蓋區104的摻雜濃度。位於體區108內的是(例如，N+)的源極區110，該源極區相當於圖5的源極22和(例如，P+)體接觸區112。覆蓋SC區104的部分106位於體區108下面並且覆蓋SC區104的其它部分沒有被上述和下文中描述的其它摻雜區所佔有。位於覆蓋SC區104內的還有(例如，N型)厚度115的載流子漂移區114和(例如，P型)厚度117的RESURF區116，該區大體上位於載流子漂移區114的下面。正如本領域眾所周知的，為了獲得RESURF動作，應該在區114和區116之間提供電荷平衡並且在下文中都被假定是這種情況。相當於圖5的漏極24的摻雜接觸(例如，N+)區118被提供在載流子漂移區114內並延伸至表面107。當源極端子27、漏極端子28以及柵門端子29被適當偏置時，導電通道234在源極區110和漏極區118之間形成。深度121的淺溝槽隔離(STI)區120被合意的提供，在指定位置從表面107延伸至SC區104。STI區120在其它實施例中可以被省略。下沉器區122(例如，N型)穿過深層SC區104從STI區120 (呈現時)下面延伸以使得非整流電接觸到埋層102。JFET開關器件801-1在下沉器區122和載流子漂移區114之間合宜地形成，其中JFET通道區124 (例如，N型)在STI區120 (呈現時)下面有厚度125。可取的是JFET通道區124使得非整流電接觸到載流子漂移區114和有相同導電類型的下沉器區122，從而形成JFET電晶體80。M0SFET71的漏極區118 (例如，N+)和載流子漂移區114(例如，N)作為源極，以及下沉器區122(例如，N)作為JFET 801-1的漏極。常開JFET 801-1有導電通道235，該通道延伸在摻雜區118和下沉器區122之間，直到JFET801-1用上升電壓斷開。應注意到MOSFET 30、71的通道234和JFET 801-1的通道235被間隔開並且以基本上相同的方向取向，即，橫向而不是圖8中的正交。JFET 801-1在載流 子漂移區114和下沉器區122之間的通道長度129在約O. 5至10微米的範圍內有效，在約I. O至2. O微米的範圍內更加合宜以及約I. O微米最優，但更大或更小的值也可以被使用。可取的是JFET通道區厚度125在約10%至90%的載流子漂移區厚度115有效，在約20%至70%的載流子漂移區厚度115更加合宜以及在約50%的載流子漂移區厚度115最優，但更大或更小的值也可以被使用。可取的是(例如，P類型)柵門區126的厚度127在JFET通道區124下面被提供。可取的是JFET柵門區厚度127在約10%至90%的RESURF區厚度有效，在約20%至70%的RESURF區厚度更加合宜以及在約50%的RESURF區厚度最優，但更大或更小的值也可以被使用。理想地選擇JFET電晶體801-1的摻雜和尺寸，使得當漏極-源極電壓Vds基本上為零時，JFET電晶體801-1處於常開狀態，並且具有閥值電壓I Vt| >0，使得當Vds增加時，JFET電晶體801-1斷開。通過控制JFET 801-1的閥值電壓Vt，耦合給|VDS|〈|VT|區的低噪聲過渡到器件行為的正常浮動RESURF動作是可控制的，這是所描述實施例的進一步優勢。結合圖7，這個得到了說明。在優選實施例中，|Vt|在約O. I至10伏特的範圍內有效，在約O. 5至5. O伏特的範圍內更加合宜以及在約I. O至2. O伏特最優，但更大或更小的值也可以被使用。通過改變通道區124的摻雜和厚度和/或覆蓋區126的摻雜和厚度，JFET 801-1的閥值電壓Vt能夠得到調整。(考慮到其中的JFET通道區的差異，這也適用於對圖9-圖12所說明的實施例)。只要JFET電晶體801-1基本導電(具有小於|Vt|的電壓)，埋層102的電壓V&有效地被電鉗制並且不能基本上上升並且耦合到那的噪聲微不足道，從而大大改善了 LDMOS器件70-1和IC或是其一部分的其它電路的噪聲免疫力。這在本領域內是重大進步。圖9是根據本發明實施例的類同於圖8簡化圖的、沿圖6中所說明的類型電晶體90-1的簡化截面圖，該圖顯示了如何通過使用與MOSFET 91相關的橫向JFET 801-廣以及寄生雙極型電晶體50來在單片襯底內合宜地實現圖6的電晶體9(V。在適當情況下，相同的參考數字如圖6中的一樣被用於圖9以促進圖6和圖9之間的相關性。為了便於解釋和不旨在限定，優選的N和P導電類型通過舉例的方法而不是限定被包括在描述中並且被包括在帶有各種參考號碼的附圖中。本領域所屬技術人員將了解到這種導電類型在其他實施例中可以被互換或被稱為第一導電類型，這可能要麼是N或P，並且被稱為第二相反的導電類型，然後要麼是P或N。結合圖13-圖21相關，構成電晶體70-1的各種區的厚度和摻雜被更基本上地進行了描述。圖9中的電晶體90-1包括半導體(SC)，該半導體包含帶有厚度143的覆蓋埋層142(例如，N型，被縮寫為「NBL 142」)的襯底140。位於埋層142上方的是延伸至表面147的厚度145的深層覆蓋(例如，P型印i)SC區144。覆蓋SC區144的部分146指的是在覆蓋SC區144內沒有被下文中描述的其它摻雜區佔有的那些區域。位於覆蓋區144內的是厚度155的體區154(例如，N型)。體區154的摻雜濃度總的來說稍微高於覆蓋區144的摻雜濃度。位於體區154內的是(例如，P型)的源極區150，該源極區相當於圖6的源極42和(例如，N+)體接觸區152。厚度157的RESURF區156 (例如，P型)位於體區154下面。位於覆蓋SC區144內的還有(例如，P型)厚度149的載流子漂移區148。相當於圖 6的漏極44的摻雜接觸(例如，P+)區158被提供在載流子漂移區148內並且延伸至表面147。當源極端子47、漏極端子48以及柵門端子49被適當偏置時，導電通道236在源極區150和漏極區158之間形成。深度121的淺溝槽隔離(STI)區120被合意的提供，在指定位置從表面147延伸至SC區144。STI區120在其它實施例中可以被省略。下沉器區162 (例如，N型)穿過深層SC區144從STI區120 (呈現時)下面延伸以使得非整流電接觸到埋層142。JFET開關器件801-1'在下沉器區162和體區154之間合宜地形成，其中JFET通道區164 (例如，N型)在STI區120 (呈現時)下面有厚度165。可取的是JFET通道區164使得非整流電接觸到體區154和有相同導電類型的下沉器區162，從而形成JFET電晶體801-Γ。常開JFET801-r有導電通道237，該通道延伸在摻雜區152和下沉器區162之間，直到JFET 801-1;用上升電壓斷開。應注意到MOSFET 30、91的通道236和JFET 801-1/的通道237被間隔開並且以基本上相同的方向取向，S卩，橫向而不是圖9中的正交。JFET電晶體801-1'在體區154和下沉器區162之間理想的有通道長度169，該通道在約O. 5至10微米的範圍內有效，在約I. O至2. O微米的範圍內更加合宜以及約1.0微米最優，但更大或更小的值也可以被使用。可取的是JFET通道區厚度165在約10%至90%的體區厚度155有效，在約20%至70%的體區厚度155更加合宜以及約50%的體區厚度155最優，但更大或更小的值也可以被使用。可取的是JFET柵門區厚度167在約10%至90%的RESURF區厚度157有效，在約20%至70%的RESURF區厚度157更加合宜以及約50%的RESURF區厚度157最優，但更大或更小的值也可以被使用。選擇JFET電晶體801-1'的摻雜和尺寸使得當漏極-源極電壓Vds基本上為零時，JFET電晶體801-1'處於常開狀態，並且具有閥值電壓I Vt| >0，使得當Vds增加時，JFET電晶體801-1斷開。通過控制JFET801-1'的閥值電壓Vt，耦合給|VDS|〈|VT|區的低噪聲過渡到器件行為的正常浮動RESURF動作是可控制的，這是所描述實施例的進一步優勢。在優選實施例中，Vt在約O. I至10伏特的範圍內有效，在約O. 5至5. O伏特的範圍內更加合宜以及在約I. O至2. O伏特最優，但更大或更小的值也可以被使用。只要JFET電晶體801-1'基本導電(具有小於|Vt|的電壓)，埋層142上的電壓V&被基本上鉗制並且不能基本上上升並且耦合到那的噪聲微不足道，從而大大改善了 LDMOS器件90-1和IC或是其中部分的其他電路的噪聲免疫力。圖10是根據本發明另一個實施例的類同於圖8簡化圖的、沿圖5中所說明的類型電晶體70-2的簡化截面圖，該圖顯示了如何通過使用JFET801-2來在單片襯底內合宜地實現圖7的電晶體70'。在適當情況下，相同的參考數字如圖5中的一樣被用於圖10以促進圖5和圖10之間的相關性。為了便於解釋和不旨在限定，優選的N和P導電類型通過舉例的方法而不是限定被包括在描述中並且被包括在帶有各種參考號碼的附圖中。本領域所屬技術人員將了解到這種導電類型在其他實施例中可以被互換或被稱為第一導電類型，這可能要麼是N或P，並且被稱為第二相反的導電類型，然後要麼是P或N。結合圖13-圖21，構成電晶體70-2的各種區的厚度和摻雜被更基本上地進行了描述。圖10的電晶體70-2包括半導體(SC)，該半導體包含帶有厚度173的覆蓋埋層(例如，N型，被縮寫為「NBL 172」)的襯底170。位於埋層172上方的是延伸至表面177的厚度175的深層覆蓋(例如，P型印i)SC區174。位於覆蓋區174內的是(例如，N型)厚 度185的載流子漂移區184和(例如，P型)厚度187的下面RESURF區186。位於載流子漂移區184內的是厚度179的體區178 (例如，P型)。位於體區178內的是(例如，N+)相當於圖5的源極22和(例如，P+)體接觸區182的源極區180。相當於漏極24的摻雜接觸(例如，N+)區188被提供在載流子漂移區184內並且延伸至表面177。當源極端子27、漏極端子28以及柵門端子29被適當偏置時，導電通道238在源極區180和漏極區188之間形成。深度121的淺溝槽隔離(STI)區120在指定位置從表面177延伸至SC區174。STI區120在其它實施例中可以被省略。下沉器區192 (例如，N型)穿過深層SC區174從STI區120 (呈現時)下面延伸以使得非整流電接觸到埋層172。載流子漂移區184帶有厚度191的部分190 (例如，N型)位於體區178下面。JFET開關器件801-2通過使用部分190而在體區178和下面(例如，P型)區186之間合宜地形成並因此具有相當於部分190的厚度191的通道厚度。對於電壓小於Vt|，常開JFET 801-2被調整為在(例如，P型)區178和作為JFET 801-2柵門的區186之間提供經過的導電通道239。通道239從位於左邊(帶有(例如，N+)漏極接觸188的(例如，N型)摻雜區184延伸至位於右邊的，使得非整流電接觸到摻雜下沉器區192的摻雜區184，這又依次使得非整流電接觸到(例如，N型)摻雜埋層172。常開JFET 801-2的存在固定住埋層172的電壓直到該電壓超過|Vt|，於是JFET 801-2斷開並且正常浮動RESURF動作恢復。因此，JFET801-2也提供了所需的噪音鉗制。應注意到圖10的MOSFET 30,71的導電通道238基本上橫向以及JFET 801-2的導電通道239也基本上橫向。然而，與圖8-圖9中實施例不同的，其中JFET通道235、237是基本上相同的方向，但被橫向位移MOSFET通道234、236，圖10的JFET通道239同時也與MOSFET通道238是基本上相同的方向，至少部分位於MOSFET通道238下面。可取的是JFET通道區190具有摻雜濃度，該摻雜濃度小於下面體區178和下面區186的摻雜濃度，該摻雜濃度通過在約O. 01至I的範圍內的因子有效，在約O. I至O. 5的範圍內更加合宜以及在約O. I因子最優，但更大或更小的值也可以被使用。通道厚度191在約O. I至2. O微米的範圍內有效，在約O. 2至I. O微米的範圍內更加合宜以及在約O. 4微米最優，但更大或更小的值也可以被使用。由帶有相鄰柵門178和186的區190提供的橫向JFET 801-1的閥值電壓Vt可以例如通過改變區190的厚度和摻雜而被調整，這在本領域都十分被了解。選擇Vt使得當源極-漏極電壓VDS基本上為零時，JFET電晶體801-2處於常開狀態，並且具有閥值電壓Vt I >0，使得當VDS增加時，JFET電晶體801-2斷開。通過控制JFET 801-2的閥值電壓Vt，耦合給VDS I 0使得在VDS增加時，JFET電晶體801-3關閉。通過控制JFET 801-3的閾值電壓VT，耦合給VDSl〈| VT|區的低噪聲過渡到器件行為的正常浮動RESURF動作是可控制的，這是所描述實施例的進一步優勢。結合圖7，這個得到了說明。在優選實施例中，VT在約O. I至10. O伏特的範圍內有效，在約O. 5至5. O伏特的範圍內更加合宜以及在約I. O至2. O伏特最優，但更大或更小的值也可能被使用。只要JFET電晶體801-3基本上導電(例如，對於電壓<|VT|)，埋層202的電壓VBL被基本上夾住並且不能基本上上升並且耦合至那裡的噪聲微不足道，從而大大提高了LDMOS器件70-3和IC或是其中部分的其他電路的噪聲免疫力。圖11-圖12的安排是理想的，因為它特別緊湊並且或許可以通過只使用罩改變和現有的工藝程序做成而不增加修改的摻雜配方等成本，儘管不排除這樣的修改。這是本領域重大進展並且有巨大的實用價值。通過包括常開開關器件80，80'以及在優選實施例圖3-圖6的JFETS 801、80廣中以及其它地方，圖8-圖12的埋層102、142、172、202是有條件浮動埋層，即，對小於常開開關器件閥值電壓 |Vt| 或 JFET(80、80' ,801,801'、801-1、801_Γ、801_2、801_3 等)的電壓，該有條件浮動埋層被針式連接(Pinned to)於或另一個源極端子27、47或漏極端子 28、48，以及在常開開關器件或 JFEI^SO^O'、801、801'、801_1、801_1'、801_2、801_3等)對|Vt|上方的電壓進行斷開之後浮動。圖13-圖21是根據本發明另一個實施例的在製作的不同階段313-321沿圖11_圖12器件的簡化截面圖，該圖顯示了所產生的結構413-421。本領域所屬技術人員將了解到本發明所說明的製作順序一般也可以被用於形成圖8-圖10截面中所說明的這些器件。如果所需的在本領域所屬技術人員能力範圍內的話，也需要修改以提供稍微不同的橫向範圍區、厚度和/或摻雜。
現在參照圖13的製作階段313，提供了含有襯底200的半導體(SC)，在該半導體中，例如通過離子注入513形成了厚度203的埋層202，但本領域眾所周知的其它摻雜方法也可以被使用。襯底200類同於襯底100、140、170以及埋層202類同於圖8-圖10的埋層102、142、172以及以下提供的摻雜和厚度範圍也一般適用到那裡，儘管其它值可以被使用。在優選實施例中，至少襯底200的上部是P型並帶有摻雜劑濃度在約1E15至lE18cm_3的範圍內有效，在約1E15至lE16cm_3的範圍內更適宜以及在約2E15cm_3更優，儘管更高和更低的值以及其它摻雜劑類型也可以被使用。銻對於注入513來說是合適摻雜劑。埋層202是理想的N型並帶具有摻雜劑濃度在約5E18至lE20cm_3的範圍內有效，在約1E19至lE20cm_3的範圍內更適宜以及在約2E19cnT3更優，儘管更高和更低的值以及其它摻雜劑類型也可以被使用。厚度203在約O. 5至3. O微米的範圍內有效，在約I. O至2. 5微米的範圍內更合宜以及在cm_3約I. 5微米更優，但更大和更小的值也可以被使用。結構413產生了。現在參照圖14的製作階段314，覆蓋SC區或延伸至上表面207的厚度205的層204在埋層202上形成，例如通過外延生長，儘管其它眾所周知的技術也可以被使用以形成始於製作階314的結構414。對於導電類型來說，除非另有說明，層或區204類同於圖8-圖 10的區104、144、174以及以下提供的摻雜和厚度範圍也一般適用到那裡，儘管其它值可以被使用。層或區204是理想的P型並具有摻雜劑濃度在約5E14至5E16cm_3的範圍內有效，在約1E15至IEiecnT3的範圍內更適宜以及在約2E15cnT3更優，儘管更高和更低的值以及其它摻雜劑類型也可以被使用。厚度205在約O. 5到10微米的範圍內有效，在約2到5微米的範圍內更適宜以及在約4微米更優，但更大和更小的值也可以被使用。結構414產生了。現在參照圖15的製作階段315，罩615被施加在表面207上，帶有封閉部分615-2和開口 615-1。離子注入515穿過開口 615-1被理想的使用以形成厚度或深度215的疊加摻雜區214和厚度或深度217的摻雜區216。對於導電類型來說，除非另有說明，區214、216類同於圖8-圖10中的區114、115和154、156以及184、186並且以下提供的摻雜和厚度範圍也一般適用到那裡，但其它值可以被使用。鏈注入是優選的，儘管單獨的注入在其它實施例中也可以被使用。區214是適宜的N型以及區216是適宜的P型，但其它摻雜類型在其它實施例中也可能被使用。磷對於區214來說是合適摻雜劑以及硼對於區216來說是合適摻雜劑，注入能量被選擇以分別提供深度215、217。區214具有最高摻雜劑濃度在約1E16至lE17cnT3的範圍內有效，在約2E16至5E16cnT3的範圍內更適宜以及在約4E16cnT3更優，儘管更高和更低的值以及其它摻雜劑類型也可以被使用。深度215在約O. 5到2. O微米的範圍內有效，在約O. 5到I. 5微米的範圍內更適宜以及在約I. O微米更優，但更大和更小的值也可以被使用。區216具有最高摻雜劑濃度在約1E16至5E16cnT3的範圍內有效，在約2E16至4E16cnT3的範圍內更適宜以及在約2E16cnT3更優，儘管更高和更低的值以及其它摻雜劑類型也可以被使用。深度217在約O. 5到3. O微米的範圍內有效，在約I. O到2. 5微米的範圍內更適宜以及在約I. O微米更優，但更大和更小的值也可以被使用。結構415產生了。類似的摻雜劑，摻雜濃度以及厚度可以對圖8-圖10的區114、115，區154、156以及區184、186來說可以被分別使用。現在參照圖16的製作階段316，罩615被移除並且厚度121的深度淺溝槽絕緣(STI)區120通過本領域眾所周知所教之內容，理想地形成在指定位置。STI區120在其它實施例中可以被省略。圖16-圖21的STI區120類同於圖8-圖12的STI區120。二氧化矽對於STI區120來說是合適電介質的非限定例子，但其它眾所周知的絕緣體也可以被使用。厚度或深度121在約O. 2到O. 6微米的範圍內有效，在約O. 3到O. 5微米的範圍內更適宜以及在約O. 35微米更優，但更大和更小的值也可以被使用。結構416產生了。現在參照圖17的製作階段317，罩617被施加，該罩有開口 617-1和封閉部分
617-2、617-3。離子注入517被理想的提供以形成(例如，P型)深度或厚度209的體區208。該體區通過距離221橫向分離於載流子漂移區214-1。除非另有說明，區208類同於圖8-圖10中的區108、148、178。硼是合適摻雜劑的非限定例子。區208具有最高摻雜劑濃度在約1E17至5E18cm_3的範圍內有效，在約2E17至lE18cm_3的範圍內更適宜以及在約IElScnT3更優，儘管更高和更低的值以及其它摻雜劑類型也可以被使用。深度209在約O. 5到2. O微米的範圍內有效，在約I. O到I. 5微米的範圍內更適宜以及在約I. O微米更優，但更大和更小的值也可以被使用。結構417產生了。現在參照圖18的製作階段318，罩617被移除並且罩618被施加，該罩618有開口
618-1,618-2和封閉部分618-3。離子注入518理想的使用以形成(例如，N型)深度的下沉器區222以給埋層202基本上提供非整流電接觸。本領域眾所周知的其它摻雜方法也可以用在其它實施例中。除非另有說明，區222類同於圖8-圖10中的區122、162、192以及以下提供的摻雜和其它信息一般也適用到那裡。磷是合適摻雜劑的非限定例子。區222具有摻雜劑濃度，在約1E17至lE19cm_3的範圍內有效的，在約2E17至5E18cm_3的範圍內更適宜以及在約IElScnT3更優，儘管更高和更低的值以及其它摻雜劑類型也可以被使用。結構418產生了。現在參照圖19的製作階段319，罩618被移除並且柵門45在指定位置覆蓋在表面207的適當柵門絕緣體上，這是通過使用本領域眾所周知的方法進行的。圖19-圖21中的柵門45類同於圖8-圖21的柵門25，45。結構419產生了。現在參照圖20的製作階段320，罩620位於表面207上。該罩有開口 620_1、620_2和封閉部分620-3、620-4、620-1、620-5。離子注入520穿過開口 620_1、620_2以在體區208內形成(例如，N+)區210以及在載流子漂移區214內形成(例如，N+)區218。磷對於區210、218來說是合適摻雜劑的非限定例子，帶具有摻雜劑濃度在約1E19至lE21cm_3的範圍內有效，在約2E19至5E20cnT3的範圍內更適宜以及在約lE20cnT3更優，儘管更高和更低的值也可以被使用。區210、218可以相對較淺，具有深度在約O. I到O. 5微米的範圍內有效，在約O. I到O. 3微米的範圍內更適宜以及在約O. 2微米更優，但更大和更小的值也可以被使用。結構420產生了。圖8-圖10的區110、118和區152以及區180、188可以通過以與對本發明描述的區210、218基本上相同的方式形成。現在參照圖21的製作階段321，罩620被移除並且罩621位於表面207上，該罩有開口 621-1和封閉部分621-2、621-3。離子注入521穿過開口 621-1以在體區208內形成(例如，P+)區212。硼對於區212來說是合適摻雜劑的非限定例子，帶具有摻雜劑濃度在約1E19至lE21cnT3的範圍內有效，在約2E19至5E20cnT3的範圍內更適宜以及在約lE20cnT3更優，儘管更高和更低的值也可以被使用。深度213在約O. I到O. 5微米的範圍內有效，在約O. I到O. 3微米的範圍內更適宜以及在約O. 2微米更優，但更大和更小的值也可以被使用。結構421產生了。圖8-圖10的區102和區150、158以及區182可以通過以與對本發明描述的區212基本上相同的方式形成。在製作階段321之後，罩621被移除並且導電接觸到區210、212、218並且互連需要將這些區耦合於源極、漏極並且形成柵門端子，這是通過使用本領域眾所周知所教之內容，從而提供了所說明的基本上完成的結構，例如，在圖11-12中。根據第一實施例，提供了電子器件(70、70'、90、90')。該電子器件包括MOS電晶體(71、91)，該MOS電晶體(71,91)具有源極(22、42)，漏極(24,44)以及柵門(25,45)；位於MOS電晶體(71、91)下面的有條件浮動埋層(102、142、172、202);以及，具有斷開閥值Vt的常開開關(80、80')，常開開關(80、80')被調整為在導通狀態時耦合該有條件浮動埋層(102、142、172、202)於源極(22,42)和漏極(24,44)中的一個，以及在斷開狀態時使埋層(102、142、172、202)相對於源極(22,42)和漏極(24,44)中的一個基本上浮動。根據本發明一個進一步的實施例，該常開開關(80、80')是結型場效應電晶體(801、801'、801-1、801-2、801-Γ )。根據本發明一個實施例，當適當偏置時，MOS電晶體(71、91)被調整為具有第一導電通道(234、236)以及結型場效應電晶體(801、80廣、801_1、801_2、801-1')被調整為具有第二導電通道(239)，該通道橫向分離於第一導電通道。根據本發明的一個實施例，當適當偏置時，MOS電晶體(71、91)被調整為具有第一導電通道(238)以及結型場效應電晶體(802-1)被調整為具有第二導電通道(239)，該通道至少部分位於第一導電通道下面。根據本發明一個實施例，MOS電晶體(71、91)是N-溝道電晶體(71)並 且埋層(102、172、202)是N型。根據本發明一個實施例，MOS電晶體(71、91)是P-溝道電晶體(91)並且埋層(142)是N型。根據另一個實施例，MOS電晶體(71、91)是LDMOS電晶體(71、91)。根據本發明再一個實施例，MOS電晶體(71、91)是被調整為具有第一導電通道
(240)的LDMOS電晶體(71、91)，以及常開開關(80、80')是被調整為具有第二導電通道
(241)的結型場效應電晶體(801、80廣)，並且第一導電通道和第二導電通道基本上正交。根據本發明仍然另一個實施例，MOS電晶體(71、91)是被調整為具有第一導電通道(234、236,238)的LDMOS電晶體(71，91)，以及常開開關(80、80')是被調整為具有第二導電通道(235、237、239)的結型場效應電晶體(801、80Γ )，並且第一導電通道和第二導電通道基本上平行。根據第二實施例，提供了具有源極區(22、42、110、150、180、210)和漏極區(24、44、118、158、188、218)的 LDMOS 電晶體(70、70' ,90,90 ;)。該電晶體包括埋 SC 層區(102、142、172、202);深層 SC 區(104、144、174、204)，該深層 SC 區(104、144、174、204)覆蓋該埋層區(102、142、172、202)下面以及具有上表面(107、147、177、207);形成在深層SC 區(104、144、174、204)內的 MOSFET(71、91)，其中該 MOSFET(71、91)包括包含 LDMOS電晶體(70,70 ' ,90,90 ')源極區(22、42、110、150、180、210)的體區(108、154、178、208);以及載流子漂移區(114、148、184、214)，該載流子漂移區(114、148、184、214)橫向分離於該體區(108、154、178、208)並且包含LDMOS電晶體(70、70'、90、90')的漏極區(24、44、118、158、188、218);以及被調整為具有閥值電壓I Vt | >0的常開結型場效應電晶體(801、80Γ )，該電晶體耦合於埋層(102、142、172、202)和其中源極區(22、42、110、150,180,210)以及漏極區(24、44、118、158、188、218)之間。根據本發明進一步的實施例，MOSFET (71,91)是N-溝道MOSFET並且埋層(102、142、172、202)是N型。根據本發明一個實施例，MOSFET (71,91)是P-溝道MOSFET並且埋層(142)是N型。根據本發明一個實施例，0.1 < Vt <10伏特。根據本發明一個實施例，0.5 < Vt <5伏特。根據本發明一個實施例，結型場效應電晶體(801、801')的溝道區(124、164、190、214-2)具有和漂移區(114、148、184、214)相同的導電類型。
根據第三實施例，提供了一種方法，該方法用於提供LDMOS電晶體(70、70'、90、90')。該方法包括形成第一導電類型的埋層區(102、142、172、202);在埋層區(102、142、172,202)上方形成第二相反導電類型的深層SC區(104、144、174、204)，該第二相反導電類型的深層 SC 區(104、144、174、204)具有上表面(107、147、177、207);在深層 SC 區(104、144,174,204)的第一部分中形成第一導電類型的第一摻雜區(114、124、154、164、190、214)，該摻雜區至少部分延伸至上表面(107、147、177、207)，其中第一摻雜區(114、124、154、164、190、214)的第一部分(114,154,214-1)被調整為作為 LDMOS 電晶體(71,91)的一部分以及第一摻雜區(114、124、154、164、190、214)的第二部分(124、164、190、214_2)被調整為作為常開結型場效應電晶體(71、91)的通道，在深層SC區(104、144、174、204)中形成第二相反導電類型的第二摻雜區(116、156、186、216)，該第二摻雜區大體上位於第一摻雜區(114、124、154、164、190、214)的下面並且不延伸至埋SC層區(102、142、172、202);形成第二相反導電類型的第三摻雜區(108、148、208)，該第三摻雜區(108、148、208)至少部分延伸至上表面(107、147、177、207)並且與第一摻雜區(114、154、184、214)橫向分離第一距離(221);形成下沉器區(122、162、192、222)，該下沉器區(122、162、192、222)使得與第一摻雜區(114、124、154、164、190、214)的第二部分(124、164、190、214_2)和埋層區(102、 142、172、202)兩者非整流電接觸；以及在上表面(107、147、177、207)上方形成導電柵門
(45)，該導電柵門(45)至少位於第三摻雜區(108,148,208)與第一摻雜區(114、154、184、214)之間。根據本發明進一步的實施例，該方法還包括在第三摻雜區(108、148、208)形成LDMOS電晶體(70、70'、90、90')的第一導電類型的源極區(110、210)以及在第一摻雜區(114、214)形成LDMOS電晶體(70、70'、90、90')的第一導電類型的漏極區(118、218)，其中該漏極區(118、218)被調整還作為常開結型場效應電晶體的源極區和漏極區中的一個，其通道是通過第一摻雜區(114、124、154、164、190、214)的第二部分(124、164、190、214_2)形成的。根據本發明一個實施例，LDMOS電晶體(70、70'、90、90')是N-溝道LDMOS電晶體(70、70')並且第一導電類型是N型。根據本發明一個實施例，LDMOS電晶體(70、70'、90、90')是P-溝道LDMOS電晶體(90、90')並且第一導電類型是N型。據根據本發明一個實施例。第一摻雜區(114、124、154、164、190、214)的第一部分(114、154)具有始於下面電介質區(120)，貼近上表面(107、147、177、207)的第一深度(115、155)，以及第一摻雜區(114、124、154、164、190、214)的第二部分(124、164)具有始於下面電介質區(120)，小於第一深度(115、155)的第二深度(117、157)。雖然至少示範實施例以及製作方法在上述詳細描述中已經被提出了，應認識到還存在大量的變化。還應認識到示範實施例或本發明實施例僅僅是例子，而不旨在以任何方式限定範圍、適用性、或本發明的配置。當然，上述詳細描述將給本領域所屬技術人員提供一條便捷的路線圖以用於實施本發明的實施例。應了解在不脫離權利要求所附本發明範圍以及其法律等價物的情況下，功能和元件的安排在示範實施例中可以做各種變化。
權利要求
1.一種電子器件，包括 MOS電晶體，所述MOS電晶體具有源極、漏極和棚門； 有條件浮動埋層，所述有條件浮動埋層位於所述MOS電晶體下面；以及 具有斷開閾值Vt的常開開關，所述常開開關被調整為在導通狀態時將所述有條件浮動埋層耦合於所述源極和漏極中的一個，以及在斷開狀態時使所述埋層相對於所述源極和漏極中的一個浮動。
2.根據權利要求2所述的電子器件，其中所述常開開關是結型場效應電晶體。
3.根據權利要求2所述的電子器件，其中當適當偏置時，所述MOS電晶體被調整為具有第一導電通道，以及所述結型場效應電晶體被調整為具有第二導電通道，所述第二導電通道橫向分離於所述第一導電通道。
4.根據權利要求2所述的電子器件，其中當適當偏置時，所述MOS電晶體被調整為具有第一導電通道，以及所述結型場效應電晶體被調整為具有第二導電通道，所述第二導電通道至少部分位於所述第一導電通道下面。
5.根據權利要求I所述的電子器件，其中所述MOS電晶體是N-溝道電晶體並且所述埋層是N類型。
6.根據權利要求I所述的電子器件，其中所述MOS電晶體是P-溝道電晶體並且所述埋層是N類型。
7.根據權利要求I所述的電子器件，其中所述MOS電晶體是LDMOS電晶體。
8.根據權利要求I所述的電子器件，其中所述MOS電晶體是被調整為具有第一導電通道的LDMOS電晶體，並且所述常開開關是被調整為具有第二導電通道的結型場效應電晶體，並且所述第一導電通道和第二導電通道基本上正交。
9.根據權利要求I所述的電子器件，其中所述MOS電晶體是被調整為具有第一導電通道的LDMOS電晶體，並且所述常開開關是被調整為具有第二導電通道的結型場效應電晶體，並且所述第一導電通道和第二導電通道基本上平行。
10.一種具有源極區及漏極區的LDMOS電晶體,包括 埋SC層區； 深層SC區，所述深層SC區覆蓋所述埋層區並且具有上表面； MOSFET，所述MOSFET形成在所述深層SC區，其中所述MOSFET包括 體區，所述體區包括所述LDMOS電晶體的所述源極區，以及 載流子漂移區，所述載流子漂移區橫向分離於所述體區並且包括所述LDMOS電晶體的所述漏極區；以及 常開結型場效應電晶體，所述常開結型場效應電晶體被調整為具有閾值電壓|Vt|>0，耦合於所述埋層與所述源極區和漏極區其中之一之間。
11.根據權利要求10所述的LDMOS電晶體，其中所述MOSFET是N-溝道MOSFET並且所述埋層是N類型。
12.根據權利要求10所述的LDMOS電晶體，其中所述MOSFET是P-溝道MOSFET並且所述埋層是N類型。
13.根據權利要求10所述的LDMOS電晶體，其中O.I ( Vt ( 10伏特。
14.根據權利要求13所述的LDMOS電晶體，其中O.5 ( Vt | ( 5伏特。
15.根據權利要求10所述的LDMOS電晶體，其中結型場效應電晶體的溝道區具有與所述漂移區相同的導電類型。
16.一種用於提供LDMOS電晶體的方法，包括 形成第一導電類型的埋層區； 在所述埋層區的上方形成第二相反導電類型的深層SC區，所述第二相反導電類型的深層SC區具有上表面； 在所述深層SC區的第一部分中形成所述第一導電類型的第一摻雜區，所述第一摻雜區至少部分地延伸至所述上表面，其中所述第一摻雜區的第一部分被調整為作為所述LDMOS電晶體的一部分並且所述第一摻雜區的第二部分被調整為作為常開結型場效應電晶體的通道； 在所述深層SC區中形成所述第二相反導電類型的第二摻雜區，所述第二摻雜區基本上位於所述第一摻雜區的下面並且不延伸至所述埋SC層區； 形成所述第二相反導電類型的第三摻雜區，所述第三摻雜區至少部分地延伸至所述上表面並且與所述第一摻雜區橫向分離第一距離； 形成下沉器區，所述下沉器區使得與所述第一摻雜區的所述第二部分和所述埋層區兩者非整流電接觸；以及 在所述上表面上方、至少在所述第三摻雜區與所述第一摻雜區之間形成電導柵門。
17.根據權利要求16所述的方法，還包括在所述第三摻雜區中形成所述LDMOS電晶體所述第一導電類型的源極區，以及在所述第一摻雜區中形成所述LDMOS電晶體所述第一導電類型的漏極區，其中所述漏極區還被調整為作為所述常開結型場效應電晶體的所述源極區和漏極區中的一個，所述常開結型場效應電晶體的通道是通過所述第一摻雜區的所述第二部分形成的。
18.根據權利要求16所述的方法，其中所述LDMOS電晶體是N-溝道LDMOS電晶體並且所述第一導電類型是N類型。
19.根據權利要求16所述的方法，其中所述LDMOS電晶體是P-溝道LDMOS電晶體並且所述第一導電類型是N類型。
20.根據權利要求16所述的方法，其中所述第一摻雜區的所述第一部分具有始於覆蓋接近所述上表面的電介質區的第一深度，並且所述第一摻雜區的所述第二部分具有始於覆蓋電介質區的第二深度，所述第二深度小於所述第一深度。
全文摘要
電晶體(21、41)採用浮動埋層。該浮動埋層可以易受耦合於該浮動埋層的噪聲的影響。在IGFETS中，這是通過提供耦合該埋層(102、142、172、202)的常開開關(80、80′)和IGFET的源極(22、42)或漏極(24、44)來減少或消除的。當該電晶體(71、91)關閉時，這就夾住該埋層電壓並且基本上度防止噪聲耦合到那。當漏極-源極電壓VDS超過開關(80、80′)的閾值電壓Vt時，它就關閉，允許埋層(102、142、172、202)浮動，從而恢復正常電晶體動作而不降低擊穿電壓或導通電阻。在優選實施例中，常開橫向的JFET(801、801、801-1、801-2、801-3)合宜地提供這種開關功能。橫向的JFET(801-3)可以通過罩的變化而不是通過添加或定製任何加工步驟包含在器件(70、70′、90、90′)中，從而在不顯著提高生產成本的情況下提供了改進的抗噪聲能力。該改進不但適用於P溝道電晶體(90-1)而且適用於N溝道電晶體(70-1、70-2、70-3)並且對LDMOS器件特別有用。
文檔編號H01L29/78GK102822975SQ201180015877
公開日2012年12月12日 申請日期2011年2月16日 優先權日2010年3月30日
發明者維什努·K·凱姆卡, 塔希爾·A·坎, 黃偉曉, 祝榮華 申請人:飛思卡爾半導體公司