製造用於快閃記憶體半導體器件的隔離結構的方法
2023-05-18 14:51:51 2
專利名稱：製造用於快閃記憶體半導體器件的隔離結構的方法
技術領域：
本發明一般地涉及集成電路以及製造半導體器件的集成電路加工方法。更具體地，本發明提供了一種製造用於存儲器器件的隔離結構的方法和結構。本發明僅僅以示例的方式被應用於快閃記憶體器件的製造。但是應當認識到，本發明具有更廣闊的應用範圍。
背景技術：
集成電路已經從單個矽晶片上製備的少數互連器件發展成為數以百萬計的器件。傳統集成電路提供的性能和複雜度遠遠超出了最初的預想。為了在複雜度和電路密度(即，在給定的晶片面積上能夠封裝的器件數目)方面獲得進步，最小器件的特徵尺寸(又被稱為器件「幾何圖形」)伴隨每一代集成電路的發展而變得更小。
日益增加的電路密度不僅改進了集成電路的複雜度和性能，而且還為消費者提供了較低成本的部件。集成電路或晶片製造設備可能價值數億，或者甚至幾千億美元。每臺製造設備具有一定的晶片生產量，並且每個晶片上具有一定數量的集成電路。因此，通過使集成電路的單個器件變小，可以在每個晶片上製造更多的器件，因此增大了製造設備的輸出。使器件變小是非常具有挑戰性的，因為用在集成製造中的每個工藝具有極限。就是說，給定的工藝典型地只能降低到一定的特徵尺寸，並且之後需要改變工藝或者器件布局。此外，儘管器件需要越來越快的設計，但是一些傳統工藝和材料中存在加工極限。
這樣的工藝的一個例子是MOS器件之間的隔離結構的製造。這些器件傳統地已經變得越來越小並產生更快的轉換速度。儘管已經有顯著的改善，但是這些器件設計還存在很多限制。僅作為示例，這些設計必須變得越來越小，但是仍然要提供清晰的轉換信號，而這隨著器件變小變得更加困難。此外，這些設計通常很難製造並且一般需要複雜的製造工藝和結構。在本說明書特別是下文中，將詳細描述這些以及其它限制。
從以上內容可以看到需要一種用於加工半導體器件的改進的技術。
發明內容
根據本發明，提供了一種加工用於半導體器件的製造的集成電路的技術。更具體地，本發明提供了一種製造用於存儲器器件的隔離結構的方法和結構。本發明僅僅以示例的方式被應用於快閃記憶體器件的製造。但是應當認識到，本發明具有更廣闊的應用範圍。
在一個特定實施例中，本發明提供了一種用於製造嵌入快閃記憶體器件的集成電路器件，例如快閃記憶體器件的方法。該方法包括提供半導體襯底，例如矽、絕緣體上外延矽，外延矽。在一個特定實施例中，該半導體襯底具有外周區域和存儲單元區域。該方法包括形成覆蓋在存儲單元區域上具有第一厚度的第一電介質層(例如二氧化矽)和覆蓋在外周區域上具有第二厚度的第二電介質層(例如二氧化矽)。在一個特定實施例中，存儲單元區域用於快閃記憶體器件和/或其它類似的結構。該方法形成覆蓋第一電介質層的襯墊氧化物層，並形成覆蓋襯墊氧化物層的氮化物層。該方法包括圖案化至少氮化物層以暴露外周區域中的第一溝槽區域，並暴露存儲單元區域中的第二溝槽區域，同時保持了存儲單元區域中具有第一厚度的第一電介質層的一部分。該方法包括在第一溝槽區域中形成具有第一深度的第一溝槽結構，同時存儲單元區域中具有第一厚度的第一電介質層的部分保護第二溝槽區域。該方法包括去除部分第一電介質層以暴露第二溝槽區域。在一個特定實施例中，該方法包括使包括第一溝槽結構的第一溝槽區域和第二溝槽區域經受蝕刻過程以從第一深度至第二深度繼續形成第一溝槽結構，並在第二溝槽區域內形成具有第三深度的第二溝槽結構。第三深度小於第二深度。
通過本發明，實現了許多優於傳統技術的優點。例如，給出的技術所提供的集成電路依賴於傳統技術來製造。在一些實施例中，該方法提供了在每個晶圓上的更高的的晶片成品率。此外，上述方法提供的集成電路與傳統工藝技術相兼容，不用對傳統設備和工藝進行實質的修改。優選地，本發明提供了用於高密度快閃記憶體器件的用於90納米甚至更小設計尺度的改進的聯合工藝。在一個優選實施例中，我們能夠製造用於快閃記憶體加工的雙重的STI溝槽深度而不需要額外的光罩或掩膜步驟。該方法的優點是以最小的成本在存儲單元陣列中得到更淺的溝槽深度。根據實施例，可以實現這些優點中的一個或多個。在本說明書特別是下文中，將詳細描述這些以及其它優點。
參考隨後的詳細說明和附圖，可以更全面地理解本發明的各種其它目的、特徵和優點。
圖1至9是根據本發明的實施例製造快閃記憶體器件的方法簡化示意圖。
圖10是根據本發明的實施例的快閃記憶體器件的簡化俯視圖和剖視圖。
具體實施例方式
根據本發明，提供了加工用於半導體器件的製造的集成電路的技術。更具體地，本發明提供了一種製造用於存儲器器件的隔離結構的方法和結構。本發明僅僅以示例的方式被應用於快閃記憶體器件的製造。但是應當認識到，本發明具有更廣闊的應用範圍。
為了減小存儲單元沿位線方向的尺寸，自對準源極(SAS)廣泛地用於ETOX快閃記憶體加工中。同時，為了使沿著源極線的不希望有的電壓降落最小化，通常需要具有較低的源極線阻抗。隔離間隙、溝槽深度和源極接頭輪廓是決定源極線阻抗的關鍵因素。因為加工部件變小，為了滿足嚴格的隔離需要，在標準的邏輯工藝中廣泛地採用更深的溝槽(深度為3500埃)。這不僅有效地增大了源極線的總長度，而且給溝槽側壁的攙雜帶來了困難，因此負面地影響了源極線阻抗。因此，需要執行雙重溝槽計劃，即快閃記憶體存儲單元陣列中較淺的溝槽和外周電路中較深的溝槽兩個不同的溝槽深度。通過本說明書特別是下文，可以發現對本發明更詳細的描述。
根據本發明的實施例用於製造快閃記憶體的方法可以簡要地提供如下
1.提供矽襯底；2.在整個矽襯底上生長一層氧化物襯墊(厚度為100埃)；3.沉積一層氮化物(厚度為1500埃)；4.施加光阻並用存儲單元Vt掩膜進行曝光；5.將由存儲單元Vt掩膜未掩蓋的氮化物蝕刻掉，並進行存儲單元Vt植入；6.去除光阻並剝離未掩蓋區域中遺留的氧化物襯墊；7.在未掩蓋區域中生長一層較厚的犧牲品氧化物(厚度為500埃)，其它區域由氮化物保護；8.去除遺留的氮化物和氧化物襯墊層以使存儲單元陣列外部的矽表面和存儲單元內部的氧化物表面具有相同高度。
9.再次生長一層氧化物襯墊(厚度為100埃)，隨後沉積一層氮化物(厚度為1500埃)；10.施加光阻(如果需要則用合適的抗反射塗層)並以AA掩膜提供曝光；11.執行氮化物蝕刻和氧化物襯墊蝕刻，隨後將第一矽溝槽蝕刻到一定深度(厚度為1000埃)；12.改變蝕刻化學反應以進行氧化物蝕刻，以去除存儲單元陣列區域內部的所有氧化物；13.再次將改變蝕刻化學反應回到矽溝槽蝕刻以蝕刻存儲單元陣列內外兩側的矽；14.以合適的底部倒角完成溝槽蝕刻，使得外周的溝槽深於存儲單元陣列的溝槽，例如3700埃對2700埃；15.去除光阻並清潔晶片；16.形成淺溝槽隔離(STI)襯墊氧化物；17.在溝槽中形成具有間隙填充的隔離材料(並使用反向活性掩膜蝕刻)；18.執行化學機械拋光以平面化氧化物和氮化物區域；19.去除存儲單元和外周活性區域中的氮化物和氧化物襯墊(因為以前的氧化物已經通過存儲單元Vt植入去除，此處希望得到的是存儲單元陣列中的較厚的犧牲品氧化物具有比外周區域中的薄氧化物襯墊更快的溼去除速率)；20.執行用於快閃記憶體器件的其它步驟；並且21.如果需要，執行其它步驟。
上述順序的步驟提供了根據本發明的實施例的方法。根據本發明的一個特定實施例，本方法提供了利用形成用於改進的器件集成的溝槽隔離結構的方法形成快閃記憶體器件結構的方法。在不脫離權利要求的範圍的情況下還可以提供其中增加步驟、去除一個或多個步驟，或者以不同的順序設置一個或多個步驟的其它選擇。可以通過本說明書和下面更具體的描述找到本方法的更多細節。
圖1至9是根據本發明的實施例製造快閃記憶體器件的方法的簡化示意圖。該流程圖僅是一個示例，並不過分地限制權利要求的範圍。本領域的普通技術人員將認識到許多變化形式、替代物和修改形式。如圖所示，本發明根據本發明的實施例提供了一種用於製造快閃記憶體的方法。如圖所示，該方法始於提供半導體襯底100，例如矽、絕緣體上外延矽和外延矽。該襯底至少具有一個存儲單元區域103和一個外周區域101。該方法包括形成覆蓋在存儲單元區域和外周區域上的電介質層。在一個優選實施例中，該方法在整個矽襯底上生長了一層氧化物襯墊105(厚度為100埃甚至更小，或略大)。在一個特定實施例中，該方法包括形成覆蓋氧化物襯墊層的氮化矽層107。在一個優選實施例中，該方法沉積了一層厚度大約1500埃或者更小，或者略大的氮化矽。如圖所示，該方法形成使存儲單元區域暴露的掩膜層109。在一個優選實施例中，該方法利用光阻層並用存儲單元Vt掩膜提供曝光。根據一個特定實施例，該方法經由蝕刻將未被存儲單元Vt掩膜掩蓋的氮化矽移除，並形成存儲單元Vt植入。
現在參考圖2，該方法移除光阻並剝離未掩蓋區域中遺留的氧化物襯墊。光阻通常通過灰化工藝或類似工藝去除。根據一個特定實施例，利用選擇性蝕刻技術去除氧化物襯墊，氧化物襯墊被去除以暴露裸露的矽表面。根據一個特定實施例，該方法形成覆蓋存儲單元區域的較厚的犧牲品材料層201。在一個優選的實施例中，該方法使用熱技術在未掩蓋的區域中生長一層較厚的犧牲品氧化物(厚度為500埃)201，同時其它區域由氮化物層保護。就是說，其它區域至少包括外周區域，如圖所示。
參考圖3，該方法移除遺留的氮化物和氧化物襯墊層並使得存儲單元陣列外部的矽表面301和存儲單元內部的氧化物表面具有相同高度。在一個特定實施例中，去除氮化物層的本方法使用選擇性地去除氮化物和襯墊層的幹蝕刻技術。當然，可以有其它各種變化、修改和替代。
在一個特定實施例中，該方法包括形成氧化物襯墊層及氮化物覆蓋層，該氮化物層作為掩膜層。參考圖4，根據一個特定實施例該方法再次生長氧化物襯墊層408(厚度為100埃，或更小或略大)，隨後沉積氮化物層401(厚度為1500埃)。在一個特定實施例中，如圖所示，該方法利用光阻403(如果必要則使用合適的抗反射塗層)並用AA掩膜提供曝光。暴露的區域405如圖所示。如圖所示，根據一個優選的實施例區域402比區域408厚。當然，可以有其它各種變化、修改和替代。
如圖5所示，根據一個特定實施例，該方法包括執行蝕刻步驟以圖案化現在作為掩膜材料的氮化物層503。該方法執行氮化物蝕刻和氧化物襯墊蝕刻，隨後將第一矽溝槽蝕刻到一定深度。在一個特定實施例中，該深度可以是大約1000埃，或更小或略大。如圖所示，根據一個特定實施例，氧化物層402保持在存儲單元區域內，而溝槽區域501已經被暴露。
在一個特定實施例中，如圖6所示，該方法去除遺留的氧化物層的暴露部分。在一個優選的實施例中，該方法改變蝕刻化學反應以執行氧化物蝕刻，以去除存儲單元陣列區域內部所有和/或基本上所有的氧化物。當然，可以有其它各種變化、修改和替代。
參考圖7，本方法執行蝕刻步驟以在暴露的區域上形成溝槽區域。就是說，該方法將蝕刻化學反應又改回到矽溝槽蝕刻以蝕刻存儲單元陣列的內外兩側的矽。在一個特定實施例中，該方法形成具有第一深度的第一溝槽區域707、包括第一深度705和第二深度701的第二溝槽區域706，和具有第二深度701的第三溝槽區域703。在一個特定實施例中，術語「第一」「第二」和「第三」並不意圖進行限制，而只是用於解釋。
權利要求
1.一種用於製造集成電路器件的方法，所述方法包括提供半導體襯底，所述半導體襯底具有外周區域和存儲單元區域；形成覆蓋在所述存儲單元區域上具有第一厚度的第一電介質層和覆蓋在所述外周區域上具有第二厚度的第二電介質層；形成覆蓋所述第一電介質層的氧化物襯墊層；形成覆蓋所述氧化物襯墊層的氮化物層；圖案化至少所述氮化物層以暴露所述外周區域中的第一溝槽區域，並暴露所述存儲單元區域中的第二溝槽區域，同時保留所述存儲單元區域中具有所述第一厚度的所述第一電介質層的一部分；在所述第一溝槽區域中形成具有第一深度的第一溝槽結構，同時所述存儲單元區域中具有所述第一厚度的所述第一電介質層的部分保護所述第二溝槽區域；去除部分所述第一電介質層以暴露所述第二溝槽區域；使包括所述第一溝槽結構的所述第一溝槽區域和所述第二溝槽區域經受蝕刻過程以從所述第一深度至所述第二深度繼續形成所述第一溝槽結構，並在所述第二溝槽區域內形成具有第三深度的第二溝槽結構；其中所述第三深度小於所述第二深度。
2.如權利要求1所述的方法，其中所述第一厚度通過形成覆蓋所述存儲單元區域的初始襯墊層形成，氧化所述初始襯墊層以增加所述初始襯墊層的厚度。
3.如權利要求1所述的方法，還包括去除在所述外周區域中具有所述第二厚度的所述第一電介質層。
4.如權利要求1所述的方法，還包括在所述存儲單元區域上形成一個或多個快閃記憶體器件。
5.如權利要求1所述的方法，其中所述第三深度在2000埃至4000埃之間。
6.如權利要求1所述的方法，其中所述第二深度在3000埃至5000埃之間。
7.如權利要求1所述的方法，其中所述氮化物層具有大約1000埃至大約2000埃的厚度。
8.如權利要求1所述的方法，其中所述第一厚度至少是200埃。
9.如權利要求1所述的方法，其中所述第二厚度至少是100埃。
10.如權利要求1所述的方法，其中所述第二溝槽結構具有大約0.2微米並且更小的寬度。
11.如權利要求1所述的方法還包括用電介質材料填充所述第一溝槽結構和所述第二溝槽結構。
12.如權利要求11所述的方法，還包括去除所述第二溝槽結構中的電介質材料並在所述第二溝槽結構中植入雜質以形成自對準源極區域。
13.一種快閃記憶體器件，包括半導體襯底，所述半導體襯底具有外周區域和存儲單元區域；在所述外周區域中的第一溝槽隔離區域，所述第一溝槽區域具有第一深度；和具有第二深度的第二溝槽區域，所述第二深度大於所述第一深度；以及形成在所述存儲單元區域中並被所述第一溝槽隔離區域隔離的快閃記憶體器件。
全文摘要
一種用於製造嵌入快閃記憶體器件的集成電路器件如快閃記憶體器件的方法。提供半導體襯底，形成覆蓋在存儲單元區域上具有第一厚度的第一電介質層和覆蓋在外周區域上具有第二厚度的第二電介質層。形成覆蓋第一電介質層的襯墊氧化物層，並形成覆蓋襯墊氧化物層的氮化物層。圖案化氮化物層以暴露外周區域中的第一溝槽區域，並暴露存儲單元區域中的第二溝槽區域，同時保持第一電介質層的一部分。在第一溝槽區域中形成具有第一深度的第一溝槽結構，同時第一電介質層的部分保護第二溝槽區域。去除部分第一電介質層以暴露第二溝槽區域。使第一溝槽區域和第二溝槽區域經受蝕刻過程以從第一深度至第二深度繼續形成第一溝槽結構，並在第二溝槽區域內形成具有第三深度的第二溝槽結構。第三深度小於第二深度。
文檔編號H01L21/762GK1979808SQ20051011138
公開日2007年6月13日 申請日期2005年12月5日 優先權日2005年12月5日
發明者金達, 唐樹澍, 楊左婭 申請人:中芯國際集成電路製造(上海)有限公司