算術運算器及算術運算電路的製作方法

2023-05-22 05:56:26 2

專利名稱：算術運算器及算術運算電路的製作方法
技術領域：
本發明涉及算術運算器，特別是那些適用於超高速微處理機及同類設備的算術運算器。
在諸如需要高集成度的微處理機的邏輯超大規模集成電路(V)LSI中，場效應管特別是MOS管技術的應用是主要潮流〔例如，1983年2月23日吉姆·斯萊格等在國際固態電路會議83(ISSCC83)上發表的「在晶片中具有存儲保護的16位微處理機」〕。然而，由於MOS管是電壓驅動型的，信號在電源電位和地電位之間切換。這一理論現象在超高速領域中的每一部分裡都會形成一個臨界的通路。另一方面，採用雙極電晶體技術(例如，謝·莫爾等人在1983年2月23日的ISSCC83上發表的「16位微處理機的實時應用」)的微處理機是電流驅動型的，因此信號可隨一個小幅度電壓的變化而切換。但是，由於雙極電晶體必須有基極電流，因此就電力消耗而言，很難實現高集成度的邏輯LSI。
本發明的第一個目的就是消除上述缺陷，並給出一個具有高工作速度的算術運算器。
本發明的第二個目的是給出高集成度的算術運算器。
本發明的第三個目的是給出低功耗的算術運算器。
本發明的第四個目的是給出具有高工作速度和低功耗的算術運算器的三態電路。
本發明算術運算器的第一個特徵是在至少含有一組寄存器的算術運算器的算術運算電路中，混合使用了雙極型電晶體和場效應管。
在本發明推薦的方案中至少有一個組合邏輯電路是由雙極電晶體和場效應管混合使用的複合邏輯線路構成。進一步說，在本發明推薦的方案中至少有一個構成輸出緩衝器的組合邏輯電路是由雙極電晶體和場效應管混合使用的複合邏輯線路構成。
本發明算術運算器的第二個特徵是在算術運算器中有一個讀出總線，用以連接寄存器組中的寄存器和算術運算電路，並且還有一個閱讀上述寄存器中信息的讀出電路接在讀出總線上。
在本發明算術運算器的推薦方案中，上述讀出電路是一個讀出和預載電路對讀出總線預加載。
在本發明算術運算器的推薦方案中，讀出和預載電路是由混合使用的雙極型電晶體和場效應管構成。
在本發明算術運算器的進一步推薦方案中，讀出和預載電路至少包括一個雙極型電晶體用以對讀出總線預加載和一個場效應管用以控制該雙極電晶體的電流，並依據場效應管的閾值確定讀出總線的預載電壓。
在本發明算術運算器的進一步推薦方案中，寄存器中有一位是由連接在兩個讀出總線上的多埠RAM構成。
在本發明算術運算器的進一步推薦方案中，兩個讀出和預載電路相對於寄存器和算術運算線並行安置的方向上的一點對稱安置。
在本發明算術運算器的進一步推薦方案中，讀出總線通過一個放大器接在一個地址寄存器上。
在本發明算術運算器的進一步推薦方案中，場效應管是MOS管。
在本發明算術運算器的進一步推薦方案中，算術運算器連接移位輸出電路和讀出總線，並且具有一移位電路。它靠讀出電路和預載電路執行類似於讀出寄存器的移位操作。
本發明的算術運算器的算術運算器的特徵是在(KXN)位算術運算電路中，有一個進位傳輸電路，該進位傳輸電路是由混合使用的雙極型晶此管和場效應管構成。
在本發明算術運算器的算術運算電路的推薦方案中，進位傳輸電路有K個N-位塊先行進位電路，其中混合使用了雙極型電晶體和場效應管。
在本發明算術運算器的算術運算電路的進一步推薦方案中，雙極電晶體是用在K個N-位塊先行進位電路的連接部分。
在本發明算術運算器的算術運算電路的進一步推薦方案中，進位傳輸電路有一個N位的進位傳輸電路，它是由場效應管構成用來執行(N-1)位的進位傳輸。
在本發明算術運算器的算術運算電路的進一步推薦方案中，場效應管是MOS管。
本發明算術運算器的三態電路的特徵是包括(1)一個輸入終端和一個輸出終端;
(2)互補輸入的第一和第二控制終端;
(3)第一和第二電位終端;
(4)第一雙極型電晶體，其一種類型的集電極接在前述第一電位端，且這一導電類型的發射極接在前述輸出終端;
(5)第二雙極型電晶體，其一種導電類型的集電極接在前述輸出端，且這一導電類型的發射極接前述第二電位端;
(6)另一種導電類型的第一和第二場效應管，它們的柵極分別接到前述輸入端和前述第一控制端，並且源極和漏極分別串接在前述第一電位端和另一導電類型的第一雙極型電晶體的基極;
(7)一種導電類型的第一和第二場效應管，它們的柵極分別接到前述輸入端和前述第二控制端，其漏極和源極以串聯的方式連接到前述輸出終端和另一導電類型的第二雙極型電晶體的基極;
(8)第三場效應管，其源極和漏極與第一雙極型電晶體的基極和前述輸出終端相連，其柵極接在前述第一控制終端或前述第二控制終端上;
(9)第四場效應管，其源極和漏極與第二雙極型電晶體的基極和前述第二電位終端相連，其柵極接在前述第一控制終端或前述第二控制終端;
(10)第一電阻性元件設置在第一雙極型電晶體的基極和前述輸出終端之間;和(11)第二電阻性元件設置在第二雙極型電晶體的基極和前述第二電位終端。
在本發明算術運算器的三態電路推薦方案中，場效應管是MOS電晶體。
在本發明算術運算器的三態電路進一步的推薦方案中，電阻性元件是電阻器。
本發明的其他目的和特徵將由以下實施方案的描述來說明。


圖1是表示本發明實施方案的處理機的配置圖。
圖2是微程序控制器的配置圖;
圖3是微指令解碼器的配置圖;
圖4至圖55表示本發明實施方案的算術運算器的配置圖。
從以下參考附圖所進行的詳細描述中，本發明便一目了然了。
下面參照附圖對本發明的一個實施例進行描述。
圖1是高集成度處理機100的配置圖，它集成在一個半導體基底上，表示本發明的一種實施方案，這一處理機包括一以微程序ROM(只讀存儲器)為主要元件的微程序控制器101;一個微指令解碼器102;一個算術運算器103;一個數據輸入/輸出緩衝器104;一個地址輸出緩衝器105;和一個時鐘源緩衝器106。從取指令到執行的操作過程將參照圖1實例加以敘述。
(1)取指令算術運算器103中程序計數器的內容通過總線算術運算器103中程序計數器的內容通過總線115輸出到地址輸出緩衝器105，並通過總線107送到處理機100的外圍。相應於這一地址的指令字通過總線108數據輸入/輸出緩衝器104和內部總線109送入微程序控制器101。
(2)微指令的讀出對送到微程序控制器101的指令字進行解釋對送到微程序控制器101的指令字進行解釋並以微指令串的形式，輸出到總線110上。
(3)微指令的解釋和執行微指令從微程序控制器101通過總線110送入微指令解碼器102，並被解釋。因此，輸出信號111、112和113直接控制算術運算器103。
另一方面，輸入時鐘源緩衝器106的原始時鐘114分別通過時鐘信號線114a、114b和114c加在相應的單元101、102和103上。
圖2是圖1中微程序控制器101的配置圖。微程序控制器101包括指令寄存器200;指令解碼器201;微地址選擇器202;ROM的地址解碼器203;ROM的存儲器部分204;微指令寄存器205;存放寄存器號的寄存器206;和微程序控制器101中的控制電路207。通過總線109輸入微程序控制器101中的指令字，由控制電路207的控制信號219控制其進入指令寄存器200。指令寄存器200的內容通過總線210送入指令解碼器201並進行解釋。從而，輸出相應的微程序首地址信號211和寄存器號碼212。對於前一個信號，微地址選擇器202在控制電路207的輸出信號218的作用下選出首地址211的一邊。微地址選擇器202的輸出信號213加在ROM地址解碼器203上。另一方面，後一信號在控制電路207的輸出信號220的作用下被裝入寄存器206作為寄存器號。
在ROM地址解碼器203中，確定了相應於輸入地址信號213的字，並通過驅動字信號214(至少一個)將存儲在ROM存儲部分204的一個字讀出。這一讀出的字通過總線215裝入微指令寄存器205。微指令寄存器205的一部分內容通過信號線110a接到微指令解碼器102。另一方面，其他部分中的信號線216接到控制線路207，並用於控制前述指令寄存器200，微地址選擇器202和存放寄存器號的寄存器206。進一步講，上述之外還有一部分信號線217指出在目前的微指令後面要取出的下一條微指令的地址、微地址選擇器202通過信號線218控制，從而使地址信號217加到信號線213上。
此外，存放寄存器號的寄存器206的輸出信號110b在下一步連接到微指令解碼器102上。其方式與上述110a信號相似。
圖3表示了微指令解碼器102的配置圖。解碼器102包括多路開關選擇器300、301和302用來選取寄存器序號源寄存器解碼器305用來選取寄存器中將要工作的一個寄存器;寄存器解碼器306用來選取另一寄存器;寄存器解碼器307用來選取存儲算術運算結果的寄存器;冰微指令寄存器303用來將寄存解碼器307的工作時序相對寄存器解碼器305和306的工作時序延遲一個時鐘脈衝;子微指令寄存器304用來將算術電路的控制時序相對寄存器解碼器305和306的控制時序延遲半個時鐘脈衝。在微程序控制器101中，微指令寄存器205的部分信號線110a分為110a-1，110a-2表示用來要讀的寄存器序號110a-3表示要讀的寄存器序號110a-a，110b-b，110c-c，用以控制多路開關選擇器300，301，302和110a-4用以控制算術運算電路及類似電路(後面會解釋)。多路開關選擇器300，301和302在信號110a-a，110b-b，110c-c控制下，或者選擇存放在微指令寄存器205中的信息，作為寄存器序號源，或者選擇以指令解碼器201取出，並已存放在寄存器206中的信息作為寄存器序號源。要讀出寄存器是這樣進行選擇的多路開關選擇器300和301的輸出信號分別輸入到寄存器305和306，表示解碼結果的輸出信號314和315用於此種選擇。另一方面，要寫的寄存器是這樣進行選擇的多路開關選擇器302的輸出信號310先存放在子微指令寄存器303中，從寄存器讀出延遲了一個小時鐘脈衝後信號313再輸入寄存器解碼器307，和表示解碼結果的輸出信號316用於此種選擇。在這種情況下，做為讀出寄存器，並非總需選取兩個寄存器。在單操作數運算(例如，增量/減量或諸如此類)或無操作數運算(清除或諸如此類)的情況下，會有相應的一個寄存器讀出被指定或該寄存器的讀出設有被指定。此外，寫入寄存器的數量並不限定為一個。算術運算的結果可以被寫入多個寄存器。
算術運算器的算術運算電路被控制在前述對寄存器讀出和寫入的時間間隔內。這些運算時間之間的延遲是由子微指令寄存器304提供的。延遲了半個時鐘的控制信號317送入算術運算電路。
圖4是作為實施方案主要部分的算術運算器103的配置圖。算術運算器103包括寄存器400;寄存器讀出總線410和411的讀出和預載電路401和402;算術運算電路403;用以讀內部總線109上數據的數據讀出寄存器404;向內部總線109輸出數據的數據寫入寄存器405;把地址輸出到內部總線115的地址寄存器406;把從寫入總線412輸入的數據以多位數據形式移位的桶形移位器407。
算術運算器103的基本運算分為四類，並加以詳細描述。
(1)寄存器間的算術運算〔這種情況是數據從寄存器組400中的兩個寄存器讀出由算術運算電路403進行運算，其運算結果重新寫入寄存器組400中的一個寄存器〕。
寄存器組400中的兩個寄存器是根據寄存器解碼器305和306的輸出314a和315來選取的，從而使選出的寄存器的內容分別通過兩個埠413和414傳輸到寄存器讀出總線411和410上。這些數據由預載和讀出電路402和401(將在後面進行解釋)以高速進行檢測，它們的輸出信號415和416輸入算術運算電路403。表示算術運算電路403的運算結果的輸出信號417傳送到寫入總線412上，並通過埠421寫入寄存器組400中的一個寄存器(它是由寄存器解碼器307的輸出信號316a指出的)中。
(2)程序計數器的更換〔寄存器組400中的程序計數器的更新(增數)並裝入地址寄存器406中〕寄存器組400中的程序計數器是由寄存器解碼器306的輸出的控制信號315來選擇的，從而選出的程序計數器的內容通過埠414傳送給寄存器讀出總線410。在寄存器讀出總線410上的數據由預載和讀出電路401進行檢測，並將其輸出信號416輸入到算術運算電路403;數據沒有傳送給寄存器讀出總線411這一邊，且控制信號317設置為增量方式，從而使代表算術運算電路403的算術運算結果的輸出信號變為〔(程序計數器)+1〕。這一更新的數值通過寫入總線412在信號316a控制下，從埠421寫入程序計數器。
另一方面，通過埠414傳輸給寄存器讀出總線410的程序計數器內容由控制信號316a裝入地址寄存器406，並通過總線422傳入的內部總線115。
(3)輸入數據和數據輸出的算術運算由內部總線109輸入到數據讀出寄存器414的數據通過埠418傳送給寄存器讀出總線411。一方面，寄存器400中的一個寄存器的內容通過埠414，在控制信號315作用下傳送給讀出總線410。表示算術運算電路403算術運算結果的輸出信號417通過寫入總線412寫入寄存器組400中的一個寄存器或寫入數據寫入寄存器405。在算術運算電路的輸出信號417寫入數據寫入寄存器405的情況中，其內容由控制信號112控制通過埠419傳入內部總線109。這一實例是關於寄存器組400中一個寄存器的內容和存貯器的數據進行算術運算，並將其結果再存入到存儲器中。
(4)桶形移位表示算術運算電路403的算術運算結果的輸出信號417在信號316e控制下通過寫入總線412裝入桶形移位器407。在下一周期中，按照控制信號314c指明的移位量進行移位的結果通過埠420傳送給寄存器讀出總線411。這種情況實際類似於從寄存器組400中的讀出，這裡不再作詳細的描述。
算術運算器103中各部件的詳細線路及其工作將參照附圖在下面加以敘述。
圖5表示了寄存器組400和用於讀出總線的預載和讀出電路401和402的詳細電路圖。每一配置的運算原則將加以解釋。
(1)寄存器組400的一位配置如上所述，寄存器組400是「多埠RAM(隨機存取存儲器)」，它連接著兩個讀出總線和一個寫入總線寄存器組400最低有效位配置的組成有連接在寫入總線410-0上的埠411-0的NMOS電晶體500，一位存儲器的CMOS倒相器501和502;以及把數據傳送到讀出總線410-0和411-0上的NMOS電晶體503到506。寫入前述RAM的一位的操作是通過將控制信號316a-0設置在「高」電平把寫入總線412-0上的內容經NMOS電晶體500加到作為存儲器的CMOS倒相器501和502來執行的。另一方面，讀出操作是通過將控制信號315-0和314a-0設在「高」電位，因此只有在CMOS倒相器501的輸出是「高」電平時才能分別使讀出總線410-0和411-0上的載荷卸載。如果CMOS倒相器501的輸出是「低」電平，相應的讀出總線410-0和411-0上的載荷不能卸載。寄存器組400的讀出操作是在讀出總線410和411預載後執行的。
(2)讀出總線410-0和411-0的預載和讀出電路401和402。
相應於讀出總線410-0的預加載和讀出電路401的一位的構成有對讀出總線410-0預載的NPN雙極型電晶體(此後筒稱NPN電晶體)512;控制該NPN電晶體512的CMOS倒相器507，508和509NMOS電晶體510;和PMOS電晶體511。可以用象頂載間隔和卸載間隔這樣的兩個時間間隔來討論本電路的工作。
(1)預載間隔在預載間隔內，時鐘信號520是「低」電平。NMOS電晶體保持在「斷」狀態。現在假設當讀出總線在「低」電平時CMOS倒相器507的輸出是「高」電平。與此相反，串接在CMOS倒相器508上的CMOS倒相器509的輸出處於「低」電平。因此，由於這個CMOS倒相器509的輸出接到PMOS電晶體511的柵極。以致CMOS電晶體511成為「通」狀態。在這種情況中，由於CMOS倒相器507和CMOS電晶體511，就有一個足夠的基極電源加到NPN雙極型電晶體512的基極，NPN電晶體512的集電極電流從NPN電晶體512的發射極傳送給讀出總線410-0，從而使讀出總線410-0開始預加載。當讀出總線410-0(已被置於「低」電平)接近「高」電平時，CMOS倒相器507首先接近「低」電平，致使從倒相器507到NPN電晶體的基極的電流受到抑制。此後，串接的CMOS倒相器508和509的終點輸出接近「高」電平，並且PMOS電晶體511也截止，造成NPN電晶體512的基極電流關斷。鑑於上述操作，讀出總線410-0-在預載間隔中預加載到一個常量電壓(即時鐘信號520是在「低」電平時的間隔)。這一預載電壓是由構成CMOS倒相器507、508和509的NMOS和PMOS電晶體的門限電壓(VTH)決定的，從而即使在MOS處理機中的VTH有變化，也可確定針對這種變化的預載電壓，並可執行穩定的預載操作。就預載和讀出電路402而言，讀出總線411-0也類似地受到預載。兩個預載和讀出電路401和402的輸出416-0和415-0在預載之後肯定變成「高」電平。
預載和讀出電路401和402是以時鐘信號線520的中心點為中心對稱安置的。由於時鐘信號線520可以共用，進而讀出總線410和411能夠並行安置在預載和讀出線路401和402的兩邊。
(2)卸載寄存器組400中的寄存器讀出周期(卸載)是通過把時鐘信號520設在「高」電平來實現的。通過把時鐘信號520設在「高」電平，連接在NPN電晶體512基極的NMOS電晶體510導通，NPN電晶體512的基極電位保持在「低」電平。這樣，可以防止由於讀出總線410-0電位的變化以使CMOS倒相器507和PMOS電晶體511影響提供的電源。現在假設構成一位RAM的CMOS倒相器501的輸出是「高」電平，且控制信號315-0是「高」電平，NMOS電晶體503和505為「通」狀態，因此由於前述兩個串接的NMOS電晶體503和505就使得讀出總線410-0卸載。這一卸載使得讀出總線410-0的微小變化的放大量與串接的CMOS倒相器508和509的增益相同。這一放大了的變化反映到讀出信號416-0，因此，即使在讀出總線410-0中包含有很大的電容性負載，大約0.1伏的卸載就使得讀出信號416-0從「高」電平變為「低」電平。
圖6表示了時鐘信號520，NPN電晶體512的基極電位521，讀出總線410的讀出信號416-0在前述操作中的工作波形。從圖6中會了解到，由於控制NPN電晶體512的CMOS倒相器和PMOS電晶體511的作用，讀出總線410-0通過兩階段預加載，並達到一常量預載電壓。另一方面，在卸載間隔，讀出信號416-0確定了由於讀出總線410-0的載荷稍微卸載時的輸出。取得了這一效果是由於預載電壓設定在比讀出信號416-0(此時設定在「低」)稍微高一點的電壓上。如前所述，預載電壓是由NMOS電晶體和PMOS電晶體的門限電壓(VTH)確定的，從而它並不受MOS處理變化的影響。
圖25表示在寄存器和算術運算電路之間的讀出總線中的讀出電路的必要部分。主要的配置包括2500-0至2500-0的觸發器構成(n+1)字的寄存器的一位貯存部分;讀出總線522;NMOS電晶體2501-0至2501-n(每個都由兩隻電晶體組成，並構成把數據傳輸到讀出總線522上的邏輯「與」;)和預載讀出電路401。在這種配置時，若讀出控制信號315中有一個變為「高」電平時，接在這一高電平信號上的NMOS電晶體便導通。另一個是否導通取決於觸發器的內容。結果是相應於讀出信號為「高」電平的寄存器(觸發器)的內容就反映到讀出總線522上。此時，便引起了以下問題。即由於有許多寄存器(觸發器)通過由兩隻電晶體組成的NMOS電晶體連接到讀出總線552上，所以便增加了總線本身的電容和NMOS電晶體的漏極電容。因此，如果為了將觸發器的內容反映到讀出總線522上，而把高驅動能力的緩衝器接在每一個觸發器上，寄存器部分的尺寸就會大大增加;實際上這樣的寄存器在高集成度的處理機中是不可能實現的。因此，在本實施方案中的讀出總線522的預載和讀出電路401中，讀出總線522是預先加載的，並且僅在讀出總線522的載荷取出時，讀出電路才能檢測出一個很微小的電位變化，使得提高操作速度和高集成度得以實現。
相反，寫入總線具有相反的意義。圖26是表示在寫入總線524中具有高驅動能力的緩衝器必要部分。
數據通過寫入總線524寫入(n+1)字的一位寄存器中。在這一過程中，由於類似於前述讀出總線522的原因。一位數據不得不傳輸給具有高容性負載的寫入總線524。即，該數據通過寫入總線524寫入許多未指定的寄存器(觸發器)中的一個(或多個)寄存器。因此，具有高驅動力的緩衝器960是不可避免的。
圖7表示了地址寄存器406的配置。地址寄存器406包括接在讀出總線410-0上的CMOS倒相器700和701;寫入用的MOS電晶體710;構成存儲器(觸發器)的CMOS倒相器720和721;以及接在內部總線115上的總線驅動器730。如上所述，讀出總線410-0當時鐘信號520為「低」電平時預加載，在時鐘信號為「高」電平時卸載。串接的CMOS倒相器700和701作為放大電路，類似於圖5中預載和讀出電路401的CMOS倒相器508和509用來放大，讀出總線410-0的極其微小的變化。放大的結果在寫入信號316d作用下存放在觸發器(由CMOS倒相器720和721構成)中，並輸入NMOS電晶體710的柵極。CMOS倒相器720的輸出通過總線422由總線驅動器730(這是由雙極型電晶體和CMOS電晶體組成的複合門電路構成的)傳送給內部總線115。
圖8表示了由雙極電晶體和CMOS電晶體組成的複合門電路相構成的總線驅動器730的內部配置。總線驅動器730包括輸入級PMOS電晶體800;NMOS電晶體801;輸出級的NPN電晶體804和805;以及跨接在每個NPN電晶體的基極和發射極之間的電阻元件802和803。構成觸發器的CMOS倒相器720的輸出信號810輸入到PMOS電晶體800和NMOS電晶體807的每個柵極。PMOS電晶體800在輸出信號810為「低」電平時導通。而NMOS電晶體807在輸出信號為「高」電平時導通。因此，當輸入總線驅動器730的信號810是「低」電平時，由PMOS電晶體800將一個基極電流加在NPN電晶體804上，並有一集電極電流流過NPN電晶體804，從而輸出線422-0迅速加載，並變為「高」電平。相反地當輸入信號810是為「高」電平時，輸出線422-0上的載荷迅速通過NMOS電晶體805卸載，使得輸出線422-0變成「低」電平電阻元件802和803具有給NPN電晶體804和805的基極加偏置的作用。
圖9表示圖4中算術運算電路403的配置，其中表示了從最低位起的四位電路。在此圖中，只畫出了算術運算電路403中作為最關鍵通路的加法器。諸如減法、乘法、除法等算術運算都是加法器的應用方式，因此，將以加法器做例子在下面加以說明，除了那些算術運算電路以外，通常也包括一個邏輯運算電路;但這裡省略了。四位加法器的最低位包括暫時存放預載和讀出電路401和402的讀出信號的內容的鎖存器910和911;使鎖存器輸出信號970和971相「與」的與門920;使門920的輸出信號和前述信號970和971相「異或」的異或門930;針對門920和930的輸出信號972-0和973-0進行進位傳輸的四位進位傳輸電路900〔做加法時是進位(減法時是借位;但是在後面這些信息都定義為進位)〕;使電路900最低位的輸出信號974-0和門930的輸出信號973-0相「異或」的異或門940;暫時存放門940的輸出信號975的鎖存器950;以及將鎖存器950的輸出信號976傳送給寫入總線412-0的總線驅動器960。在這一加法器中，由門920和930產生的輸出信號973-0表示加法器的兩位輸入數據信號970和971相加的結果。門940的輸出信號975表示輸入加法器的兩位輸入信號與進位相加的結果。另一方面，門920的輸出信號972-0傳給進位傳輸電路900，當加法器的兩位輸入都是邏輯「1」時就產生向高位進位的信號。門930的輸出信號973-0傳給進位傳輸電路900，當加法器的兩位輸入信號是邏輯電平「1」和「0」或者「0」和「1」時，就應當將從低位來的進位傳輸到高位去。在圖9中，時鐘信號1044被加到進位傳輸電路900，鎖存器950和倒相器980上;倒相器980的輸出信號900傳送給鎖存器910和911。加在鎖存器910，911和950的時鐘信號具有相反相位，其原因是在時鐘周期的前半個間隔，數據暫時存儲在鎖存器910和911中，而在後半個間隔，加法的結果暫時存儲在鎖存器950中。
象下面所要講述的，為了實現進位傳輸的動態操作，將時鐘信號1044加在四進位傳輸電路900上。加到進位傳輸電路900上的輸入信號1040是來自低位的進位輸入信號從進位傳輸電路輸出的信號1042是傳向高位的進位輸出信號。除上述以外的其他加在進位傳輸電路900上的輸入信號包括在相應位上的「與」輸出信號972-0至972-3和「異或」輸出信號973-0至973-3。進而，進位傳輸電路900的其他輸出信號包括在相應位的進位信號974-0至974-3。那些輸入和輸出信號的使用方法將在下面詳細描述。
圖10表示了四位(N＝4)的進位傳輸電路900的配置，其中混合使用了雙極電晶體和MOS電晶體。進位傳輸電路分為K個四位塊先行進位電路901(它只傳送四位之間的進位)和四位傳輸電路902(它傳輸四個位之中的進位)。K個四位塊先行進位電路901包括一個NMOS電晶體1004，它隨著來自低位的進位輸入信號1040而動作;NMOS電晶體1005至1008，它們隨著相應位的「與」輸出信號972-0至972-3而工作，NMOS電晶體1000至1003，它們隨著相應位的「異或」輸出信號973-0至973-3而工作;一個在連接部分的NPN電晶體1011，用以檢測來自低位的進位，並傳送到下一級;一個PMOS電晶體1009用來給NPN電晶體1011提供基極電源;以及一個PMOS電晶體1010，用以把NPN雙極型電晶體1011的集電極接到電源。四位塊先行進位電路901的操作將在下面加以說明。
與兩位輸入相對應的「與」輸出信號972-0至972-3和「異或」輸出信號973-0至973-3可以同時變成邏輯電平「0」;但不能同時變成邏輯電平「1」。下面，對應於901電路的兩組四位輸入數據的模式將給出三種工作實例。
假設電路901在下述條件下工作，即PMOS電晶體1009和1010的門輸入信號1043接地，並且兩電晶體都處在「通」狀態。
(1)輸入數據為「0000」和「0000」在來自低位的進位輸入信號是「0」或「1」的兩種情況中，所有信號972-0至972-3和973-0至973-3均為「0」並且所有NMOS電晶體1000至1008截止。因此，PMOS電晶體繼續給NPN雙極電晶體1011的基極提供電流，使得NPN電晶體1011導通。從樣，即使上述的PMOS電晶體1010處於「通」狀態，NPN電晶體1011的集電極電位仍為「0」，進位輸出信號1042為「0」。此例表示了沒有進位傳輸的情況。
(2)輸入數據為「0000」和「1111」由於所有信號973-0至973-3均為「1」和所有的信號972-0至972-3均為「0」，在來自低位的進位輸入信號1040是「0」的情況下，沒有進位傳輸。然而，當進位輸入信號1040是「1」時，就有進位傳輸。當來自低位的進位輸入信號1040處於「0」時，NMOS電晶體1004至1008截止。另一方面，NMOS電晶體1000至1003截止，但是由於PMOS電晶體1009的原因加到NPN雙極電晶體1011基極上的電流，除了流過NPN雙極電晶體1011外，並不流通(NMOS電晶體1000至1003的來極和漏極的電容性負載瞬間充電)，從而NPN雙極電晶體1011保持在「通」狀態。因此，進位輸出信號1042為「0」。
另一方面，當進位信號1040是「1」時，所有NMOS電晶體1000至1004均截止，從而通過PMOS電晶體1009的電流通過串接的NMOS電晶體1000至1004被拉到地電位GND的一端，由此使NPN電晶體1011的基極電流供給受到抑制。因此，NPN電晶體1011截止，且進位輸出信號1042由PMOS電晶體1010的上拉而變為「1」。即，進位傳輸到下一級。
(3)輸入數據為「0011」和「1100」在此情況中，信號973-0，973-2和973-3為「1」，信號972-1為「1」其他信號為「0」，從而只有NMOS電晶體1000，1006，1002和1003導通，其他電晶體截止。在這一情形下即使進位輸入信號1040是「0」或「1」，由PMOS電晶體1009提供的電流由NMOS電晶體1003，1002和1006取出，也等效於這些NMOS電晶體都串聯接地。因此，就導致了供給NPN晶體轄的基極電流受到抑制。所以，NPN雙極電晶體截止，進位輸出信號1042變為「1」，從而使進位傳送給下一級。
在前面的描述中，在來自低位的進位輸入信號1040是「1」和所有NMOS電晶體1000至1003都導通的情況下就相應於進位傳輸中的最關鍵通路1。隨之，PMOS電晶體1009提供的電流可以很容易依照通路2(NMOS電晶體1003，1002，1001和1005)，通路3(NMOS電晶體1003、1002和1006)，通路4，(NMOS電晶體1003和1007)，和通路5(NMOS電晶體1008)的次序取出。
因此，在NMOS電晶體1000至1004構成的每個柵長為L和柵寬為W的情況下，電路1相應於 (W)/5 柵寬的單個NMOS電晶體因此通路2至通路5中的相應NMOS電晶體1005至1008的柵寬可分別設為 (W)/2 ， (W)/3 ， (W)/4 和 (W)/5 。由此使內四位進位傳輸電路901構成一個緊湊的電路。這種電路可以同樣用於四位傳輸電路902;這將在後面解釋。
在上述的例子中四位塊先行進位電路901中送往PMOS電晶體1009和1010的柵極輸入信號1043是接地的，PMOS電晶體1009和1010總是設在「通」狀態，但是實際上，即使將信號1043設置得僅在要求進位傳輸的算術運算時才使PMOS電晶體1009和1010導通(這是為了使電源消耗降低)，仍能獲得類似的進位傳輸速度。
按照本電路的方法，它是一種完全電流型的工作方式，NPN電晶體1011的「通」和「斷」是通過將其基極電流拉向上述的五條通道(NMOS電晶體1000至1008)來實現的，因此工作電壓的幅度很小，能獲得很高的運算速度。即，有效地應用了雙極型電晶體的電流放大性能和MOS電晶體的轉換特性。
再一方面，前述四位塊先行進位電路901幾乎全部使用電流型工作。從而，NMOS電晶體1000至1003的源極和漏極上的電位幅值很小。因此，很難在MOS邏輯電平上取得對應於四位之中每一位的進位信號。因此，最理想是也採用前述四位進位傳輸電路902。四位進位傳輸電路902的實施方案是由預載方法構成，並且包括預載用的PMOS電晶體1020至1023;用於禁止在預載期間進行邏輯運算的NMOS電晶體1031至1034;進位傳輸用的NMOS電晶體1024至1026;進位輸入用的NMOS電晶體1027;以及接收「與」信號的972-0至972-2的NMOS電晶體。1028至1030四位進位傳輸電路902的工作情況如下(1)預載對於時鐘信號1044是「低」電平期間，預載用的PMOS電晶體1020至1023導通，由此給NMOS電晶體1024至1026的源極和漏極的電容性負載加載到電源電壓Vcc，與此同時，為了完成預載，不管「與」信號972-0至972-2的狀態是「0」或「1」，NMOS電晶體1031至1034阻止時鐘信號1044(在「低」電平)汲取載荷。
(2)卸載在時鐘信號1044處於「高」電平的間隔，預載的PMOS電晶體1020至1023截止，而NMOS電晶體1031至1034導通。在此情況下，NMOS電晶體1024至1030的「通」或「斷」狀態依照輸入加法器的數據決定;NMOS電晶體1024至1026的源極和漏極電位也被確定了用前述四位塊先行進位電路中用的三種實例對加法器兩組四位輸入數據的組合進行解釋。
(1)輸入數據「0000」和「0000」在此情況中，不管來自低位的進位輸入信號是「0」或者「1」，所有信號973-0至973-2和972-0至972-2均為「0」，進位傳輸用的NMOS電晶體1024至1026的源極和漏極電位保持在預載電壓，並且沒有電荷取出。隨後，四位之中的所有進位信號974-0至974-3是「1」(負邏輯)。這意味著沒有進位傳輸。
(2)輸入數據「0000」和「1111」在此情況下，所有「與」信號972-0至972-2變為「0」，所有「異或」信號973-0至973-2變成「1」。因此，進位傳輸的NMOS電晶體1024至1026導通。NMOS電晶體1028至1030截止。在此時，如果來自低位的進位輸入信號是「0」，不出現進位傳輸，進位傳輸的NMOS電晶體1024至1026的源極和漏極的電位保持在預載電壓。因此，四位中的進位信號974-0至974-3保持在「1」(負邏輯)，這意味著沒有進位傳輸。
另一方面，當來自低位的進位輸入信號1040是「1」時，進位傳輸的NMOS電晶體1026、1025和1024，進位輸入的NMOS電晶體1027，以及NMOS電晶體1031都是串聯的;同時，它們都處於導通狀態，使得NMOS電晶體1024至1026的源極和漏極的載荷拉到地電位GND的一邊。因此，每個電位變成「0」(負邏輯)。這表示四位之中有進位信號974-0至974-3。
(3)輸入數據「0011」和「1110」此時，進位傳輸的NMOS電晶體1024和1026和NMOS電晶體1029導通。當來自低位的進位輸入信號1040是「0」時，載荷沿NMOS電晶體1026和1029的通路取出;四位之中的進位信號974-2和974-3變成「0」(負邏輯);這表示它們有進位，其他進位信號974-0和974-1變成「1」(負邏輯);這意味著它們沒有進位。
相反，當來自低位的進位輸入信號040處於「1」時，NMOS電晶體1027也導通，致使載荷沿NMOS電晶體1024和1027的通路及NMOS電晶體1024和1029的通路取出。在此情況中，NMOS電晶體1024至1026的所有源極和漏極都進行載荷取出，致使四位之中所有進位信號974-0至974-3都變成「0」(負邏輯);這意味著它們有進位。
就四位進位傳輸電路902中的最高位而言，沒必要取出載荷其原因是因為前述四位塊先行進位電路901執行載荷取出。
圖11表示出上述四位字塊先行進位電路901的工作波形。當進位輸入信號1040為「低」電平時，基極電流從PMOS電晶體1009傳送到NPN電晶體1011的基極1041，致使NPN電晶體1011導通，其集電極電位變成「0」，進位輸出信號線、1042變為「低」。當進位輸出信號1040變為「高」時，由PMOS電晶體1009施加的基極電流受到抑制，致使NPN電晶體1011截止，進位輸出信號線1042變成「高」電平。
圖27表示了由連接八個(K＝8)四位(N＝4)加法器1100-0至1100-7之中的進位傳輸電路900-0至900-7是串聯的。來自最低位的進位輸入1040依次傳輸給進位傳輸電路900-0至900-7。在此實施例中，32位是由連接八組進位傳輸電路構成，每一傳輸電路由四位串聯組成;然而，這32位也可以任意為基礎進行串聯來構成。
圖12表示了在圖27的配置中的相應位上進位傳輸電路900-0至900-7的進位輸出信號1042-0至1042-7的狀態。如圖中表示，依次對每四位的進位傳送到高位去。
圖13隻表示圖10中的四位塊先行進位電路901。該電路的工作原理已做過介紹，預先給NPN電晶體1011的基極加一電流，使其導通，僅當向高位傳送進位時，由PMOS電晶體1009提供的電流通過NMOS電晶體1000至1008的組合取出，從而抑制了基極電流。
圖14是表示了與圖13電路構思相反的四位塊先行進位電路的實施方案。在圖14中，NPN電晶體1411最初被NMOS電晶體1409截止，只有當PMOS電晶體1400至1408的組合產生向高位進位時，一基極電流才傳送給NPN雙極電晶體1411，圖13的電路是正邏輯，圖14的電路是負邏輯。
在上述圖13和圖14的任一電路方法中，它們的原理是類似的，是由進位傳輸邏輯進行進位傳輸，利用了MOS電晶體的轉換特性和雙極電晶體的電流放大特性。即，本電路方法採用了雙極型電晶體的基極電位工作幅度小的特點，換句話說，是雙極型電晶體的gm。
圖15是表示圖13的四位塊先行進位電路901的PMOS電晶體1009和1010由電阻元件1509和1510代替的電路實施方案。在這一方案中，有可能獲得與圖13電路相同的進位傳輸速度。然而，在圖13的情況下，當不需要進位傳輸電路901工作時可以將PMOR電晶體1009和1010設置在「斷」狀態。因此圖13電路在電力損耗方面要省一些。
圖16是一個改進型的電路，它是由電阻元件1610和1601609分別代替圖14中四位塊先行進位傳輸電路901中的PMOS電晶體1410和NMOS電晶體1409。同樣在這裡，可以獲取類似於圖14電路的進位傳輸速度;然而，與圖15中的解釋的同樣原因就電力損耗而言圖16的電路是有缺點的。但則，它具有這樣一個優點，即由於電阻元件1609的緣故，可執行靜態工作。實際上講，在圖14中NPN電晶體1411的基極電位被NMOS電晶體1409動態制低;但是相反，在圖16中無須這樣的動態工作。
圖17表示圖15中NPN電晶體和其連接元件1011的改進型。圖17(a)與圖15相同，其中NPN電晶體配置了肖特基勢壘壘二極體。這樣配置的原因是為了避免雙極電晶體1011的基極電位超過集電極電位引起的「飽和現象」。圖17(b)，(c)和(d)是表示了在普通NPN電晶體1711上附加二極體1700來避免前述「飽和現象」的實例。在圖17(d)附加了二極體1703減少了NPN雙極電晶體1711的集電極電位，並將其傳輸給下一級。
圖18表示了圖16中NPN電晶體1411連接元件的改進型，圖18(a)與圖16一樣，其中NPN電晶體配置了肖特基勢壘二極體，並起避免類似於圖17中雙極電晶體的「飽和現象」。圖18(b)表示了一個電路配置是在普通NPN電晶體1811上附加二極體1800和1801，從而由於類似原因防止了NPN電晶體1811飽和。
圖34是表示四位塊先行進位電路901的另一實施方案圖。在此圖中，參照號1000至1003表示NMOS電晶體。NMOS電晶體1000的漏極與NMOS電晶體1001源極共同連在節點N1上。NMOS電晶體1001的漏極與NMOS的電晶體1002的源極共同連接在節點N2上。NMOS電晶體1002的漏極與NMOS電晶體1003的漏極共同連接在節點N3上。NMOS電晶體1000的源極與NMOS電晶體1004的漏極共同連接在節點N0上。NMOS電晶體1003的漏極與NPN電晶體1712的基極共同連接在節點N4上。NMOS電晶體1000至1003的每個柵極連接在相應的一組輸入信號A和B的異或輸出。
NMOS電晶體1004和NMOS電晶體1732串聯並接在節點N0和地電位GND之間。NMOS電晶體1005和NMOS電晶體1733串聯並接在節點N1和地電位GND之間。NMOS電晶體1006和NMOS電晶體1734串聯並接在節點N2和地電位GND之間。NMOS電晶體1007和NMOS電晶體1731735串聯並接在節點N2與地電位GND之間。NMOS電晶體1008和NMOS電晶體1736串聯並接在節點N4和地電位GND之間。進位輸入信號1040接在NMOS電晶體1004的柵極上，相應的一組輸入信號A和B的「與」輸出接在NMOS電晶體1005至1008的每個柵極，時鐘信號φ1通常連接在NMOS電晶體1732至1736的每個柵極上，NPN電晶體1712的集電極連接在電阻1740的一端，而其基極連接在節點N4上，其發射極接地電位GND，電阻1740的另一端接NMOS電晶體1730和1731，及PMOS電晶體172的各個漏極，NMOS電晶體1730和1731的源極連在NPN電晶體1712的基極，NMOS電晶體1730的柵極連到時鐘φ1，NMOS電晶體1731的柵極接電源電位Vcc。
PMOS電晶體1720的源極接電源電位Vcc，PMOS電晶體1720的柵極遷接模式信號M0。在這樣的配置中四位進位輸出信號1042從NPN電晶體1712的集電極取出。這一電路的工作情況將通過兩個典型情況加以說明。
(1)φ1＝1，φ2＝0，A0至A3＝0000，B0至B3＝0000在此情況中，所有NMOS電晶體1000至1003和NMOS電晶體1005至1008都處於「斷」狀態。因此，在此時，不管是否有進位輸入信號1040，節點N4至地電位GND之間不存在電流通路。因此，基極電流通過PMOS電晶體1720和NMOS電晶體1731從電源電位Vcc流向NPN電晶體1712，NPN電晶體1712導通。因此，在此時，進位輸出信號1042是「0」。
(2)φ1＝1，φ1＝0，A0至A3＝1111，B0至B3＝0000
在此情況中，所有NMOS電晶體1000至1003處於「通」狀態;所有NMOS電晶體1005至1008處於「斷」狀態。如果進位輸入信號1040在這狀態是「0」;類似於前述情況從節點N4到地電位GND不存在電流通預;因此，NPN電晶體1712是在「通」狀態，進位輸出信號1042是「0」。另一方面，當進位輸入信號1040是「1」時，從節點N4，N3，N2和N0到地電位GND的電流通路就形成了，致使NPN電晶體1712的基極電流被旁路到地電位GND;NPN電晶體1712截止。因此，負載(未示出)通過PMOS電晶體1720和電阻1740被加載，進位輸出信號1042變為「1」。
NMOS電晶體1730是一附加裝置，它在時鐘信號φ2為「1」時增加NPN電晶體1712的基極電流，並因此使導通的速度加快。電阻1740是一電平移動裝置，以與進使輸出信號1042的電平相匹配。PMOS電晶體1720的柵極接入模式信號MO，並且在正常工作中，模式信號為「0」電平，PMOS電晶體1720處於導通狀態;然而，在非工作狀態時，模式信號MO為「1」電平，PMOS電晶體1720處於關斷狀態，這樣就關斷了整個電路的電源。
應予注意，在前面(1)和(2)中敘述的工作過程中，在進位信號傳送時所通過的各個節點(N0到N4)上的電壓被抑制成NPN電晶體1712基極一發射極之間的結電壓(大約0.9V)因此該電路是以低幅工作的。所以，進位傳送通路中的落生電容的充/放電時間變短了，由於可獲得高速度的進位傳送。除此之外，作為電平恢復裝置可以聯結具有比MOS電晶體的傳導率gm更大的雙極電晶體結果，在節點N4的低幅信號能在實際上作為一個大幅度的邏輯電平信號取出來。
本發明方案是採用一個溝道長為2.0μm的MOS電晶體和一個發射極尺寸為2×5μm2，fT為3.0GHz的NPN電晶體來實現的，在32的情況下可以獲得大約6毫微秒的進位傳送速度，並且，還可取得是通常電路3倍以上的高速操耳。
電路圖19表示圖4所示數據讀出寄存器404和數據寫入寄存器405的詳細的電路安排。
數據讀出寄存器404把數據從內部總線109通過數據線(423-0到423-3…)和NMOS電晶體1904裝入到由CMOS反相器1902和1903組成的存儲器(觸發器)中如同前面寄存器400的情況一樣，數據以相似方法通過NMOS電晶體1900和1901以及預載和讀出電路402讀出至讀出總線411-0。
在另一方面，數據寫入寄存器405把輸入到寫總線412-0至412-3…)的數據通過HMOS電晶體1905暫時存儲到由CMOS倒相器1906和1907所組成的存儲器(觸發器)中。存放在這個存儲器中的內容通過總線419-0和三態緩衝器1908傳輸至內部總線109，用於將數據寫入寄存器405的內容傳輸到內部總線109的三態緩衝器1908的數據由內部總線109輸入到數據讀出寄存器404的時候必須設置在高阻抗狀態。下向對照附圖解釋三態緩衝器1908的結構。
電路圖20表示三態緩衝器電路1908的一種實施方案。
參考數字2010表示一個輸入終端;2011是一輸出終端;2020和2021是輸入互補信號的第一和第二控制終端;Vcc為電源電位終端;GND為接地電位終端，2006是第一NPN雙極電晶體，其N型集電極與電源電位終端Vcc連接，其N型發射極與輸出終端2011相連接;2008是第二NPN雙極電晶體，其N型集電極與輸出終端2011相連接，其N型發射極與接地電位終端GND相連接。數字2000和2001表示第一和第二PMOS電晶體，其源極和漏極串接在電源電位終端Vcc和第一雙極電晶體2006的基極之間，第一PMOS電晶體2000的柵極與第一控制端2020相連接，同時，第二NMOS電晶體2001的柵極與輸入端2010相連接。數字2003和2004是第一和第二NMOS電晶體，其漏極和源極串接在輸出終端2011和第二NPN雙極電晶體2008的基極之間。第一NMOS電晶體2003的柵極與輸入終端2010相連接，同時，第二NMOS電晶體2004與第二控制終端2021相連接。
2007代表第三NMOS電晶體，其源極和漏極與第一NPN雙極電晶體2006的基極和輸出終端2011相連接，其柵極與第一控制端2020相連接。2009是第四NMOS電晶體，其源極和漏極與第二NPN雙極電晶體2008的基極和接地電位終端GND相連接，其柵極與第一控制終端2020相連接。
數字2002是電阻器，它設置在第一NPN雙極電晶體2006的基極與輸出終端2011之間作為第一電阻元件;2005也是一個電阻器，它設置在第二NPN雙極電晶體2008的基極與接地電位終端GND之間，作為第二電阻元件。
(1)用作普通緩衝器將加至控制終端2020和2021的控制信號分別設置為「0」和「1」，PMOS電晶體2000和NMOS電晶體2004導通。NMOS電晶體2007和2009截止。在這種情況下，這個電路與圖8所示的總線驅動器完全相同。在輸出終端2011獲得具有與輸入終端2010的電平相反向的輸出信號。這一輸出信號由NPN雙極電晶體2006和電晶體2008所驅動。因此有可能將具有很大容性負載的總線進行強力的加載或者卸載。
(2)工作於高阻抗將加至控制終端2020和2021的控制信號分別設置為「1」和「0」，PMOS電晶體2000和NMOS電晶體2004截止，NMOS電晶體2007和2009導通。這樣，NPN雙極電晶體2006和2008的基極一發射極之間的電位變為「0」，以使兩個NPN雙極電晶體2006及2008截止。所以，第一NPN雙極電晶體2006不會進行加載或者第二NPN雙極電晶體2008不會進行卸載，並且，輸出信號2011變為一種高阻抗狀態。
圖21是圖4所示的算術運算器103中的桶形移位器407的結構圖。在這一實施方案中作為一個例子示出了向三位高位方向進行桶形移位的功能，一位包括寫入用NMOS電晶體2100;由CMOS倒相器2110和2120所組成的存儲器(觸發器);進行桶形移位的各個電晶體2140、2150、2160和2170以及一個NMOS電晶體2130用以把上述的觸發器的內容讀出並決定是否將其輸入總線411-0。當控制信號316e為「1」時，寫總線417-0上的數據通過NMOS電晶體2100暫時存放到觸發器當中去。當觸發器的輸出，即，CMOS倒相器2110的輸出信號為「0」時，NMOS電晶體2130處於「斷」狀態，所以在控制信號314c-0至314c-3的作用下，即使為NMOS電晶體2130選通了NMOS電晶體2140，21512162和2173中任何一個與線2180相連接的通路，也不本會從讀出總線411-0至411-3的任何一條中取出載荷。
正相反，當上述觸發器的輸出，即CMOS倒相器2110的輸出信號為「1」時，在由控制信號314c-0至314c-3的控制下可以有下列五種操作。
(1)當314c-0至314c-3的所有信號為「0」時對應於每一位的觸發器的輸出(即，CMOS倒相器2110至2113的輸出)不送到411-0至411-3的讀出總線上。
(2)在只有314c-0的控制信號為「1」時NMOS電晶體214至2143導通，因此讀出總線411-0至411-3上的載荷分別通過NMOS電晶體2140、2130;2141、2131;2142、2132;以及2143、2133的通路被提取出來。這就是說，在這種情況下沒有進行桶形移位。
(3)當只有314c-1控制信號為「1」時NMOS電晶體2150至2153導通，因此在讀出總線411-1至411-3上的載荷分別通過NMOS電晶體2151、2130;2152、2131;以及2153、2132的通路被提取出來。換句話說，在這種情況下，向高位方向移了一位。
(4)當只有314c-2的控制信號為「1」時;
NMOS電晶體2160至2163導通，因此在411-2和411-3上的載荷分別通過NMOS電晶體2162，2130;以及2163，2131的通路提取出來。換句話說，在這種情況下，向高位方向移了二位。
(5)當只有314c-3控制信號為「1」時NMOS電晶體2170至2173導通，因此在411-3上的載荷分別通過NMOS電晶體2173和2130的通路提取出來。就是說，在這種情況下，向高位方向移了三位。
如上例所示的實現桶形移位功能的電路中NMOS電晶體2140、2151、2162以及2173與導線2180相連接;這樣，導線2180的總電容量和每一NMOS電晶體的漏極電容就會變大。然而，由於將NMOS電晶體2130的L/W比例增大，可防止提取加載速度的降低。在一方面，由於NMOS電晶體2130由觸發器的輸出控制，即由CMOS倒相器2110的輸出控制，當這一輸出為「1」時，加到導線2180的載荷在進行桶形移位之前就預先卸載了。在另一方面，每個NMOS電晶體2140、2150、2160的和2170的源極連接讀出總線411-0;然而，與整個讀出總線411-0產生的電容相比這些電容量是極小的。
由於在進行桶形移位的時候，總線411-0至411-3的載荷被提取，移位數據就由予加載和讀出電路402(在圖5中c作詳細說明)，以高速讀出，這一讀出速度幾乎與前面的寄存器400的讀出速度相近。
圖22表示另一個已由圖10所表示的實施方案中進位傳送電路的使用方式。該圖是關於高速算術運算電路應用的一個例子。有兩套圖10所示的八進位傳送電路900。實際上講，進位傳送電路2200到2207以及2200到2217的安排如圖22所示。一套從2200到2207的進位傳送電路以每兩個方塊單元為基礎從低位往上串聯連接，每一塊的輸入進位信號(在最低位塊中為信號2240)被接地。一套傳送電路2210至2217同樣以每兩個方塊單元為基礎從低位往上串聯連接。每一塊的輸入進行信號(在最低位中為信號2250)是固定在電源電平上。上面講述的含義是前者是沒有從低位傳送進位情況，後者是有從低位傳送進位的情況。就是說，當有進位從低位送來和沒有進位從低位送來的時候，進位的傳送以並行方式處理。在進位傳送電路塊2200和2201以及2210和2211中分別作並行處理的進位輸出信號2242和2252饋入進位發生器2230。同時，來自低位的一對近位信號2270和2280也輸入到進位發生器2230，這樣就產生了一對進位信號2271和2281並送到下一級去。此外，一對輸出進位9740和9741與一對進位信號2271和2281以四位的方式由半加器2220進位相加。
如上所述，在圖22的使用方法中，進行32位相加的關鍵通路是由進位傳送電路2200和2201，或2210和2211的八位塊中的進位傳送時間、進位發生器2230、2231和2232的進位傳送時間以及半加器2226或者2227的加法時間所決定。即便在這一使用方式中，進位傳送電路2200到2207以及2210到2217的位單元不一定要象上面說的那樣固定為四位，可以任意位長為基礎串聯起來。同時，由進位傳送電路2200和2201，或者2210和2211組成的塊也不一定要固定為八位。
進而，在這個使用方式中，每一進位傳送電路2200，2202、2204、2206和2210、2212、2214、2216的進位輸入信號都固定為「0」或者「1」;所以這些傳送電路得以最優化，並且MOS電晶體的一部分可被省略，這樣有可能減小尺寸並獲得高的運算速度。
圖23(a)表示上述使用方式中進位發生器2230的電路結構。這一發生器的邏輯操作如下列送到下級的進位輸出信號對(2271、2281)是依據八位進位傳送塊A(進位傳送電路2200至2210)和進位傳送塊B(進位傳送電路2210至2211)的進位輸出信號的狀態而產生的。
(1)當進位輸入信號對(2270、2280)為「0、1」(有進位)並且塊A和塊B的進位輸出信號「0」、「0」的時候;
必須以無信號向高位傳送，所以，進位輸出信號(2271、2281)由於門2400和2403而變為「1、0」。
(2)當進位輸入信號對(2270、2280)是「0、1」(有從低位來的進位)並且塊A和塊B的進位輸出信號(2242、2252)是「0」、「1」的時候(如果有來自低位的進位就產生向下一級的進位)與上面(1)項所述相同。
(3)當進位輸入信號對(2270、2280)是「0、1」(有從低位來的進位)並且塊A和塊B的進位輸出信號(2242、2252)是「1、0」的時候從邏輯上講，不存在這種情況。
(4)當進位輸入信號對(2270、2280)是「0、1」(有從低位來的進位)並且塊A和塊B的進位輸出信號(2242、2252)是「1、1」(無論是否有從低位來的進位都有向高位的進位)的時候;
必然引起向高位的進位，進位輸出信號對(2271、2281)變為「0、1」。
進位輸入信號對(2270、2280)為「0」、「1」的情況已在上面講過了。但是，當它們為「1、0」(沒有從低位來的進位)的時候，要依據上面的四種情形作下列說明進位輸入信號對(2271、2281)在(1)的情形中，變為「1、0」;
(2)的情形中，變為「1、0」;
(3)的情形在邏輯上不存在;以及(4)的情形中變為「0、1」。
圖23(b)和(c)給出進位發生器2230中的門2240和2401由CMOS電晶體所組成的例子。圖23(d)和(e)給出進位發生器2230中的門2400和2401由NPN雙極電晶體和CMOS電晶體的混合電路所組成的例子。由於進位發生器2230的進位輸出信號對2271和2281有一大的容性負載，圖23(d)和(e)的電路可獲得較高的運算速度。該電路中，對由電容引起的延遲時間的依賴程度很小。
圖24表示在上述進位傳送電路900的使用方式中加法器裡的半加器2220的結構。這一電路是一個四位的半加器，其作用是採用對應於圖9中的進位傳送電路900前一級的異-或輸出的信號2260以及塊A和塊B的進位輸出9740和9741選取半加，並且，用進位輸入信號2270和2280選取加法的結果。
圖28是圖4所示運算器的又一實施方案的結構圖。這一結構與圖4的區別是寫入總線4，12是動態型的，與讀出總線類似，這總線是被預載使用的。為此，預載和卸載電路425與算術運算電路403的一個輸出424連接，並且通過電路425的輸出417與寫入總線412相連接。按此結構，寄存400數據寫入寄存器40405以及與寫入總線相連接的桶形移位器407的每一輸入邊都需要一讀出電路。在圖28的改進方式中的那些與圖4方案不同的組成元件將在下面結合附圖加以說明。
(1)預載和卸載電路425圖29表示算術運算電路403和在圖28所示結構的基礎上加到圖4結構的預載和卸載電路425具間的連接，與圖9中算術運算電路403不同之處在於總線驅動器960到963可以由CMOS反相器組成，它能驅動卸載電路(下面將予說明)中的NMOS電晶體。同時，預載和卸載電路425實質上包括有與圖5所示預載和讀出電路同樣的電路結構和一卸載電路，預載電路包括NPN電晶體2912;NMOS電晶體2910;PMOS電晶體2911以及CMOS倒相器2907、2908和2909。這個預載電路在於CMOS倒相器2915的輸出2916作用下，在一個時鐘周期的前半個時間間隔內關斷NMOS電晶體2910，以此對寫入總線412-0進行預加載。
預載電壓由於CMOS倒相器2907、2908和2909對PMOS電晶體2911和NPN電晶體2912的反饋而得到確定。這一確定過程已經結合圖5作過詳細說明;因此，這裡不再贅述。
寫入總線412-0的卸載電路是將NMOS電晶體2913和2914進行串聯所組成的、CMOS倒相器2915的輸出2916與NMOS電晶體2913的柵極相連接用於算術運算電路403輸出的CMOS反相器960的輸出977(424)與NMOS電晶體2914的柵極相連接。所以，NMOS電晶體2913在一個時鐘周期的後半個時間間隔中導通。當算術運算電路的輸出977處於邏輯電平「1」時，就進行讀出總線412-0的卸載，當邏輯電平為「0」時，不進行卸載，算術運算結果反映到寫入總線412-0。寫入總線412-0由上述預載電路預加載在一低電壓，寫入總線的載荷由NMOS電晶體2913和2914組成的卸載電路提取出來。所以，有必要設置其它元件來接收寫入總線412-0的內容，以便取得與上述預載電路中CMOS倒相器2968和2909的同樣的增益，作為接收寫入總線412內容的其它元件。下面給出相應於圖28算術運算器中的寄存器400、數據寫入寄存器405和桶形寄存器407的改進形式。
(2)寄存器400圖30表示與圖28有關的寄存器400的改進形式，預載和讀出電路401和402實際上與圖5中的相同。在寄存器400的一位的結構中有從410-0(和411-0)讀出總線提取載荷的NMOS電晶體503、504、505和506以及組成存儲器的一個CMOS反相器501這些都和圖5所示的一樣。對於其它的元件，由於寫入數據的鎖存器3000、組成存儲器的鎖存器3001以及控制這兩個元件的CMOS反相器3002而存在一個相位與寫入信號316a-0的相位相反的信號3003-0。在上述存儲器結構中，寫入總線412-0上的數據當寫入信號316a-0為邏輯電平「1」時，暫時存放在鎖存器3000中這時寫入信號3003-0變為邏輯電平「0」因此鎖存器3001與鎖存器3000的輸出並不衝實，當寫入信號316a-0變為邏輯電平「0」時，另一寫入信號3003-0變為邏輯電平「1」，因此CMOS反相器501和鎖存器3001便實現了存儲功能。
在上述寄存器400的一位的結構中，鎖存器3000以及反相器501(作為將寫入總線412-0的數據寫入的通路)的增益設置得與CMOS反相器2908和2909(在上述圖29中)的增益相等或低一些，這樣就使得寫入總線412-0的低幅電壓的電平能被讀出和儲存。
(3)數據寫入寄存器405電路圖31表示圖28中數據讀出寄存器404和數據寫入寄存器405的詳細的電路結構。與圖4中算術運算器所用的數據寫入寄存器405(圖19)相比較，NMOS電晶體1905和CMOS倒相器1907分別由鎖相器3100和3101所取代。代替原因實質上與圖30中寄存器400的一位的結構中的情況相同，即，為了使寫入總線412-0的低幅電壓電平能夠被讀出批儲存。
(4)桶形移位器407圖32是表示圖28所示的桶形移位器407的詳細電路結構的電路圖。與圖21所表示的、為圖4中算術運。器所用的桶形移位器407(圖21)相比較，NMOS電晶體2100至2103和CMOS倒相器2120至2123分別由鎖存器3200至3203以及3120至3123所代替。代替的原因實際上與圖31和圖30的情況相同。
與圖26相比較，圖33表示為圖4的圖28寫入總線的改進形式。圖26中，在寫入總線中需要有一個具有高驅動能力的緩衝器960。在另一方面，在圖29和30中，由於加入了預載和卸載電路425，必須為每一寄存器提供總線的讀出電路。圖33中寄存器3300-0至3300-n其中之一，如寄存器3300-0，由寫入控制信號316暫時組成一讀出電路。其它寄存器保持存儲器電路的結構及其內容。
圖35至40表示圖29中預加載和卸載氣路425的其它實施方案。圖35到40與圖5和圖30所示的預載和卸載電路401和402相對應，但不包括在圖35、37、38、39和40中NMOS電晶體2913和2914可組成的卸載電路4000。
圖35中，NPN電晶體4001的集電極與電源電壓Vcc相連接，發射極與作為數據輸出總線的算術運算電路的輸出424(977)相連接。PMOS電晶體4019的柵極與輸出電路4023的輸出417(412)相連接用以讀出算術運算電路的輸出424是由倒相器電路4021和4022串聯組成)的數據。PMOS電晶體4018的柵極受時鐘φ控制。PMOS電晶體4018和4019串聯電路的一端與電源電壓Vcc相連接，另一端與NPN電晶體4001的其極B相連接，NMOS電晶體4021的柵極連接到輸出424。NMOS電晶體4020的柵極受時鐘φ的控制，NMOS電晶體4020和4021並聯電路的一端與NPN電晶體4001的基極B相連接，另一端與地電位相連接。這一實施方案將結合圖36所示的時間圖加以說明。當所選取的內容數據在上一周期(時鐘φ處於高電平)中為「1」的情況下，輸出424的載荷被提取，輸出424的電位被減小，因此輸出電路4023的輸出417處於低電平。所以PMOS電晶體4019處於「通」的狀態。另一方面，由於輸出424是低電位，NMOS電晶體4021處於高阻抗狀態或處於「斷」狀態。當時鐘φ為高電平時，PMOS電晶體4018處於「斷」狀態，NMOS電晶體4020處於「通」狀態，NPN電晶體4001的基極，由於NMOS電晶體4020的緣故，被拉到地電位，當時鐘φ在這種狀態下轉換到低電平時，PMOS電晶體4018導通，NMOS電晶體4020上截止，因此電流可通過PMOS電晶體4018和4019輸送到NPN電晶體4001的基極B。即，PMOS電晶體4018和NMOS電晶體4020組成轉換電路以改變作為轉換元件NPN電晶體4001的導通/截止周期。這樣，NPN電晶體4001的集電極有電流流動，以對輸出424加載並且使電位增加。另一方面，當作為數據總線的算術運算電路的輸出424的電位增加時，NMOS電晶體4021的柵極電壓增加，以致使導跨變大，使電流很容易地流動。所以，由於PMOS電晶體4018和4019，通過NPN電晶體4001的基極電流被旁路並流過NMOS電晶體3021。這樣，NPN電晶體4001的集電極和基極電流減小，使得輸出424的加載速度變慢。當輸出424的電位超過輸出電路4023的臨界電平V0時，輸出417被反相併且變為高電平，因此PMOS電晶體4019截止，NPN電晶體4001基極電流的供給也被停止。同時，NMOS電晶體4020設置為「通」狀態，這樣使得NPN電晶體4001基極上堆積的載荷得以提取，因此輸出424的加載荷被停止。就是說，NPN電晶體4001作為一轉換元件通過輸出電路4023檢測總線上與上述開關電路的電位，與控制NPN電晶體400的控制環路相比較，NMOS電晶體4021組成高速反饋電路，把總線電位反饋至NPN電晶體4001的基極，作為在高速時的轉換元件的控制輸入。輸出424的預載電壓VP在此情況下比輸出電路4023的臨界電平V0要高，高出的電壓與輸出電路4023的響應時間延遲和PMOS電晶體4019以及NMOS電晶體4020的操作時間延遲之間間隔內加載的載荷量相對應。然而，在這個電路中，加載電流在輸出424電壓增加時，由於NMOS電晶體4021的作用而減小，因此輸出424的預載電壓VP能建立在比輸出電路4023臨界電平V0稍高的電平上。
這就是說，用作數據總線的算術運算電路的輸出424的載荷由輸出電路4023的輸出417所控制。所以，輸出424的預載電壓VP和輸出電路4023的臨界水平V0之間的關係不受元件環境溫度、電源電壓等變化的影響，因此能夠十分穩定的工作。接下來，在這一實施方案中，具有高驅動能力的雙極電晶體4001用於對作為數據總線的算術運算電路的輸出424進行加載，同時輸出424以足夠大的預載電流進行預加載。因此預載時間能減少，當總線電位接近於輸出電路4023的邏輯臨界電壓VLT的時候，由於NMOS電晶體4021的作用，預加載電流也被抑制，所以，輸出電路4023的NPN電晶體4001可以高度精確地加以控制。這樣，假定作為數據總線的算術運算電路的輸出424的預加載電壓VP定為2、2(V)的時候，如果邏輯臨界電壓VLT＝2(V)讀出延遲時間td為0.095Td，這樣就使得總線能以高速進行存取。
圖37是表示圖35的改進形式的電路圖。圖37中，與圖35的不同之處在於;柵極和輸出電路4028的輸出A連接的PMOS電晶體4025與柵極受時鐘φ控制的PMOS電晶體4024這兩隻管子串聯電路的一端接至電源電壓Vcc，這一電路的另一端與輸出424連接。PMOS電晶體4024和4025的串聯電路對算術運算電路的輸出線424進行加載，直到輸出電路4023的輸出417被倒置。就是說，在這一實施方案中，算術運算電路輸出424由NPN電晶體4001PMOS電晶體4024和4025的與串聯電路相併聯的電路來加載。雙極型電晶體的跨導和MOS電晶體的跨導相比，雙極型電晶體的跨導一般大一個數字。所以，NPN電晶體的加載電流大於PMOS電晶體4024和4025串聯電路的加載電流。然而，加上所述，NPN電晶體4001的加載電流隨著算術運算電路的輸出424的電位增加而減小。另一方面，PMOS電晶體4024和4025的串聯電路的加載電流由PMOS晶體理4024和4025串聯電路的跨導所決定，這樣，即使算術運算電路424發生變化，它幾乎也是恆定的。就是說，PMOS電晶體4024和4025串聯電路限定了算數運算電路輸出424的加載電流的最低值，以此使得對算術運算電路輸出424進行預加載的時間能夠減少。
圖38是說明圖35的另一改進形式的電路圖。圖38與圖37的不同之處在於檢測總線電位的讀出電路4023(由電路4021′和4022′串聯組成)的輸出417′與PMOS電晶體4019和4025的柵極相連接。通過把讀出電路4023′和輸出電路4023的邏輯臨界電壓VLT設定為近似相等，便可獲得與圖37所示範例相同的電路特性。在這一實施方案中，讀出電路4023′與輸出電路4023分離設置，算術運算電路輸出424的載荷由讀出電路4023′的輸出417′所控制，這樣增加了作為數據總線的算術運算電路一輸出424的預加載電路和輸出電路4023的結構安排的靈活程度。所以，設計這些電路就變得很容易了，若干讀出電路4023能夠與作為總線的算術運算電路的輸出424相連接，並且也可以擴大系統設計的靈活程度。
圖39是表示圖35的又一改進形式的電路圖。在圖39中，除NMOS電晶體4021之外，PMOS電晶體4026和4027的串聯電路構成了高速反饋電路，PMOS電晶體4026的柵極與時鐘φ相連接，預加載環路被接通，PMOS電晶體4027的柵極與作為總線的算術運算電路的輸出424相連接，並且，總線電位以與NMOS電晶體4021相似的方式高速反饋至NPN電晶體44001。
在這一實施方案中，反相放大器由NMOS電晶體4021和PMOS電晶體4027所組成。由於消除了在僅使用NMOS電晶體4021的情況下易變為過分衰減的缺陷，就能做到對NPN電晶體4001的最佳高速反饋。
圖40是表示圖35的另一改進形式的電路圖。該實施方案的一個新穎之處就在於加了一個電路。在該電路中，PMOS電晶體4028和4029組成的串聯電路以及NMOS電晶體4030和4031組成的串聯電路以串聯方式連接起來;那些串聯電路的連接點與作為總線的算術運算電路的輸出424相連接;PMOS電晶體4029和NMOS電晶體4031的柵極與算術運算電路的輸出424相連接;PMOS電晶體4028的柵極與時鐘φ相連接;並且，NMOS電晶體4030的柵極與時鐘相連接。PMOS電晶體4029和NMOS電晶體4031構成反相放大器，這一放大器的輸入和輸出一起與算術運算電路輸出424相連接。PMOS電晶體4028和NMOS電晶體4030進行開關操作以使反相放大器作為一預加載放大器而工作。反相放大器的邏輯臨界電壓設定得幾乎與輸出電路4023的邏輯臨界電壓相等。
這一實施方案有這樣一種作用，即儘管其驅動力不大，反相放大器也構成了帶有獨立的小環路的預加載電路，並且當總線電位從邏輯臨界電壓VLT′產生一微小變化時，反相放大器能局部地校正總線電位即依照圖35、37、38和39所示每一實施方案，預加載電路構成一種峰值保持電路。所以，當作為總線的算術運算電路輸出424的電位由於與輸出電路4023或卸載電路4000等共用載荷，並且由於洩漏電流等原因而逐漸增加時，這一實施方案並不具有減小不包括卸載電路4000在內的總線電位的功能。在這一實施方案中，這一功能加到了預加載電路之中，並且加入了一個輔助預加載電路，以提供除了由於NPN電晶體4001供給的預加載電流之外的輔助的預加載電流。
下面結合附圖41到55，解釋桶形移位器407的其它結構的例子。
首先對照附圖42，講解移位電路的工作。圖中參考號碼5401a到5401d代表輸入線;5402a到5402d是輸出線;542a到542d、543a至543d、544a到544d、545a到545d、以及546a到546d是連接到輸入線和輸出線的開關(數字中的後輟a表示低位，後輟b表示高位)。數字5403到5407表示控制開關的打開和合上的控制線;5415到5418是連接輸入線的斜線;以及5411到5414是不與輸入連接的斜線。圖42表示與控制線5406連接的開關545a到545d閉合時的狀態。現在假定四位數據a0、a1、a2和a3在此狀態下輸入到輸入線。比如，輸入到輸入線5401b的數據通過斜線5417和開關545c由輸出線5402c輸出。以上述相同的方式，通過輸入線5401a輸入的數據由輸出線5402b輸出，通過輸入線5401c輸入的數據由輸出線5402d輸出，不與輸入線5401a和5401d中任何一條線連接的斜線5411與輸出線5402a相連接，通過把斜線5411設置為邏輯「0」相應的電壓上，從輸出線5402a輸出的值變為「0」。即數據「0」「a0」「a1」「a2」輸出到輸出線5402a、5402b、5402c和5402d因此就進一行一位的邏輯移位。同樣，通過閉合其它開關，用一次操作，就能進行左移兩位、左移一位、左移零位右移一位和右移兩位的邏輯移位。在這一方面，儘管圖42表示數據長度為四位、移位量分別為向左和向右移兩位的例子，但是可通過增加開關的數目很容易地使數據長度及移位量得到增加。
圖43表示了桶形移位電路，其中在圖42中表示的開關542a到542d、543a到543d、544a到544d、545a到545d和546a到546d是由N型MOS電晶體所組成。在圖中，數字5403到5407表示控制線，5401a到5401d是輸入線，5402至5402d是輸出線。此外，圖43中數字5204a至5204d以及5206a至5206d是圖42中的系統總線。圖43所示電路執行向左和向右的邏輯移位。
圖44表示進行輸入數據，向左和向右旋轉的桶形移位電路，這一電路結構實際上與圖43所示桶形移位電路一樣。然而，它與圖48所示桶形移位電路不同的地方是在圖44示的桶形移位電路中加進了折線5702到5705。即在圖43所示的桶形移位電路中，沒有與輸入連接的斜線5504通過斜線5507以及折線5705與輸入線5401c相連接。與上述方式相類似，斜線5503、5501和5502分別由折線5704、5702和5703與輸入線5401d、5401b和5401a相連接。在圖44中，現在假定數據「a0」「a1」「a2」「a3」是從低有效位輸入到輸入線上，並且在上述控制線中僅有控制線5406設置為高電平，這時數據「a3」「a0」「a1」和「a2」輸出到輸出線5402a、5402b、5402c和5402d。這樣，就進行了向左一位的旋轉。同樣，按圖44所示桶形移位電路，能進行每兩位的向左和向右旋轉的操作。然而，卻不能進行邏輯移位。
圖45表示了可執行邏輯移位和旋轉指令的桶形移位電路。儘管電路的結構與圖44所示桶形移位電路在實質上是一樣的，但是在圖45所示桶形移位電路中，在折線與斜線之間設置了MOS電晶體5803至5806，並且還增加了用於控制MOS電晶體5803和5806導通和截止的控制線5801。這是與圖44所表示的桶形移位電路不同之處。在圖45所示桶形移位電路中，通過把控制線5801設置為在低電平，並且使MOS電晶體5803到5806截止，便可執行向左和向右的邏輯移位指令。在一方面，通過把控制線5801設置為高電平上，並且，使MOS電晶體5803至5806導通，就能執行旋轉指令。
圖45所示桶形移位電路具有旋轉四位數據的功能。圖41所示桶形移位電路具有是旋轉四位和八位數據的功能。圖41的整個電路包括四位桶形移位電路5109和四位桶形移位電路5110。桶形移位電路5109的電路結構實質上與圖45所示桶形移位電路相同。桶形移位電路5110的電路結構也幾乎與圖45所示桶形移位電路相同。把四個高位與四個低位連接起來的電路5105到5108加進了圖41所示桶形移位電位之中。圖46表示連接電路5105到5108的電路結構。圖中，參考號碼5901和5902分別代表連接上部分的桶形移位電路的一條斜線和一條折線。圖中數字5903和5904也是分別連接下部分的桶形移位電路的一條斜線和一條折線;5905和5906是控制MOS電晶體5907和5910的控制線。
圖47表示了當圖46表所示桶形移位電路中控制電路5905設置為低電平和控制線5906設置為高電平時每條線連接的狀態。在圖47的狀態中，圖46所示上部分的斜線5901和折線5902，以及下部分的斜線5903和折線5904分別被接通。此外，由於MOS電晶體5908和5909截止，上電路和下電路是分離的。
與其相反，圖48表示了當控制線5905設置為高電平並且控制線5906設置為低電平時，每條線連接的狀態。在這種情況下，上部分的斜線5901和下部分的斜線5903，以及上部分折線5902和下部分的折線5904分別被接通。NOS電晶體597和5910被截止，上部分的桶形移位電路與下部分的桶形移位電路相連接。
在上述結構中，圖41所示桶形移位電路的工作在下面將加以說明。通過把圖41中控制線5101設置為高電平，及把控制線5103設置為低電平，便可執行八位數據旋轉的指令。在另一方面，通過把控制線5101和5103設置為高電平，把控制線5102設置為低電平，便可將四個高位數據和四個低位數據分別地，單獨地旋轉。同樣，通過把控制線5101設置為低電平，便可執行八位數據和四位數據的邏輯移位指令。
如上所述，在把n位輸入數據移位的移位電路中，提供了決定移位量的控制線以及在移位和旋轉之間決定操作類型的控制線。因此輸入數據能同時移位或旋轉m位，並且有可能執行算數移位、邏輯移位、旋轉以及包括高速特徵的旋轉等，任何移位指令。
此外，在帶有決定移位量的控制線和決定移位和旋轉操作類型的電路中，以及同時把輸入數據移位或者旋轉m位的電路中，都設有決定數據長度的控制線，以此使得數據長度成為可變的，並且，使之有可能在高速時對於預定的長度數據個別執行旋轉等移位指令。
圖50中，數字13320到13360代表控制移位量的控制線;C0至C6是控制桶形移位器功能的控制線。圖53表示由13000標示的部分。在一方面，圖51表示了在圖50中13080和13160標示的部分。圖54表示在圖50中13310部分，圖52表示13010至13070、13090至13150、以及13170至13300等其它部分。
聯繫圖43、44和45，對圖52和54所示電路作的說明就會一清二楚了。圖51電路控制上部分桶形移位電路與下部分桶形移位器之間的連接。由於八位和十六位數據的旋轉可能僅在低位中進行。因此圖46所示的用於連接的四個MOS電晶體可省略兩個電晶體。
圖53中，參考數碼1605是一來自特徵位的輸入線，1606是一送至特徵位的輸出線。MOS電晶體1612至1623用以控制特徵位是否包括在旋轉之中。
圖49是上述實施方案工作的講解圖。對於八位、十六位和三十二位長度的數據。否分別執行左右算術移位、左右邏輯移位、左右旋轉以及包括特徵位的左右旋轉。然而，八位的操作僅對於高八位進行十六位操作僅對高十六位進行。移位量的範圍是在向左兩位和向右兩位之內。
圖55是表示進行每種操作時控制線的邏輯關係。然而，在進行向右八位的算術移位操作之前，必須按照八位數據(以碼表示)的符號(正或負)把「0」或者「1」寫入高位。十六位的算術移位也同樣。另一方面，對於三十二位的算術移位，由控制線C6從輸入線中分離出來的斜線必須按照三十二位數據的符號(正或負)固定為「1」或者「0」。儘管對此不作詳解，但這些操作都是容易實現的。
很容易理解，在上述實施方案中即使導通方式反轉過來，本發明也可以適用。
如上所述，按照本發明可獲得一高速算術運算器。
按照本發明也可獲得高集成度的算術運算器。
此外，按照本發明，可得到具有低功耗的算術運算器。
權利要求
1.一種進行數據處理的算術運算器，至少包括一個從外部輸入數據的輸入部分；存儲輸入數據和算術運算電路的輸出數據的若干寄存器；對輸入數據或由所述寄存器讀出的數據進行算術運算的算術運算電路；以及一個輸出所述寄存器中的數據或所述算術運算電路的輸出數據的輸出部分；其特徵在於所述算術運算器設有與若干讀出總線相連的用於讀出所述寄存器信息的讀出電路，所述讀出總線連接所述寄存器和所述算術運算電路。
2.根據權利要求1的算術運算器，其特徵在於所述讀出電路為向所述讀出總線預加載的讀出和預載電路。
3.根據權利要求1的算術運算器，其特徵在於所述讀出和預載電路至少由一個雙極電晶體和若干場效應電晶體混合構成。
4.根據權利要求3的算術運算器，其特徵在於所述讀出和預載電路至少包括一個向所述讀出總線預加載的雙極電晶體和控制所述雙極電晶體電流的若干場效應電晶體，並且根據上述場效應管的閾值決定所述讀出總線的預加載電壓。
5.根據權利要求1的算術運算器，其特徵在於所述寄存器中的一位由一個與條讀出總線相連接的多埠RAM構成。
6.根據權利要求5的算術運算器，其特徵在於所述兩個讀出和預載電路按所述寄存器和上述算術運算電路排列方向相對於一個點對稱設置。
7.根據權利要求1的算術運算器，其特徵在於所述讀出總線至少通過一個放大電路與地址寄存器相連接。
8.根據權利要求3的算術運算器，其特徵在於所述場效應管是MOS電晶體。
9.根據權利要求1的算術運算器，其特徵在於所述算術運算器有一個與所述讀出總線相連的移位電路，該電路因為所述讀出和預載電路與從上述寄存器讀出的操作類似而執行移位操作。
10.一種進行數據處理的算術運算器，至少包括一個從外部輸入數據的輸入部分存儲輸入數據和算術運算電路的輸出數據的若干寄存器;對輸入數據或由所述寄存器讀出的數據進行算術運算的算術運算電路;以及一個輸出所述寄存器中的數據或所述算術運算電路的輸出數據的輸出部分;其特徵在於寄存器具有讀或寫數據，所述寄存器包括(1)一個輸入終端和一個輸出終端;(2)互補輸入的第一和第二控制終端;(3)第一和第二電位終端;(4)第一雙極電晶體，其一種導電類型的集電極與所述第一電位終端相連，而一種導電類型的發射極連接到所述輸出終端;(5)第二雙極電晶體，其一種導電類型的集電極與所述輸出終端相連，而一種導電類型的發射極連接到所述第二電位終端;(6)另一種導電類型的第一和第二場效應電晶體，它們的柵振極分別與所述輸入終端和所述第一控制終端相連，它們的源和漏極以串聯方式連接到所述第一電位終端和所述第一雙極電晶體的另一種導電類型的基極;(7)一種導電類型的第一和第二場效應電晶體，它們的柵極分別與所述輸入端和所述第二控制終端相連，它們的源和漏極以串聯方式連接到所述輸出終端和所述第二雙極電晶體的另一種導電類型的基極;(8)第三場效應管，其源和漏極與所述第一雙極電晶體的基極和所述輸出終端相連，其柵極與所述第一控制終端或所述第二控制終端相連;(9)第四場效應管，其源和漏極與所述第二雙極電晶體的基極和所述第二電位終端相連，其柵極與所述第一控制終端或所述第二控制終端相連;(10)第一電阻性元件，設置在所述第一雙極電晶體的基極和所述輸出終端之間;(11)第二電阻性元件，設置在所述第二雙極電晶體的基極與所述第二電位終端之間。
11.根據權利要求10所述的算術運算器，其特徵在於所述場效應電晶體是MOS電晶體。
12.根據權利要求11所述的算術運算器，其特徵在於所述電阻性元件的電阻器。
13.一種進行數據處理的算術運算器，至少包括一個從外部輸入數據的輸入部分;存儲輸入數據和算術運算電路的輸出數據的若干寄存器;對輸入數據或由所述寄存器讀出的數據進行算術運算的算術運算電路，以及一個輸出所述寄存器中的數據或所述算術運算電路的輸出數據的輸出部分;其特徵在於所述算術運算器具有動態母線(dynamic bus line)系統，包括一個向母線預加載的預載電路，以讀出所述寄存器和所述運器電路的數據、一個讀出所述母線上的數據的輸出電路、以及一個把數據輸出到所述母線上的卸載電路;所述算術運算器進一步設置有一個讀出電路，具有邏輯值電壓與所述輸出電路相匹配的特性，並與所述輸出電路或者所述母線相連接;一個開關元件，受所述輸出電路或者所述讀出電路的控制，並連接於第一功率源和所述母線之間;一個連接於所述母線所述開關元件的控制輸入端之間的高速反饋電路。
14.根據權利要求13和算術運算器，其特徵在於所述開關元件的第一種導電類型的MOS管，其集電極與所述第一功率源相連，發射極與所述母線相連，而基極被用作所述控制輸入端。
15.根據權利要求13的算術運算器，其特徵在於，所述開關元件為第一種導電類型的雙極電晶體，其集電極與所述第一功率源相連，發射極與所述母線相連，而基極被用作所述控制輸入端。
16.根據權利要求13的算術運算器，其特徵在於所述高速反饋電路為一第一導電類型的MOS電晶體，其漏極與所述開關元件的控制輸入端相連，其源極與第二功率源相連接，而其柵極與所述母線相連。
17.根據權利要求13的算術運算器，其特徵在於所述高速反饋電路包括第一導電類型的第一MOS電晶體，其源極與第二功率源相連接，其漏極與所述開關元件的控制輸入端相連接;以及第二導電類型的第二和第三MOS電晶體，它們串聯連接在第一功率源和所述開關元件的控制輸入端之間，所述第一和第二MOS電晶體的柵極與所述母線相連，而所述第二MOS電晶體的柵極與時鐘輸入相連接。
18.根據權利要求13的算術運算器，其特徵在於所述母線設置有第二導電類型的第四MOS電晶體，其柵極和漏極與所述母線相連;第一導電類型的第五MOS電晶體，其漏極與所述母線相連;第二導電類型的第六MOS電晶體，它連接在所述第四電晶體和所述第一功率源之間;以及第一導電類型的第七MOS電晶體，它連接在所述第五電晶體和所述第二功率源之間。
全文摘要
在一個至少含有一組寄存器和一個算術運算電路的算術運算器中，混合使用雙極電晶體和場效應管。
文檔編號G06F7/50GK1041232SQ8910132
公開日1990年4月11日 申請日期1985年5月30日 優先權日1985年1月11日
發明者前島英雄, 堀田多加志, 增田鬱朗, 巖村將弘, 慄田公三郎, 上野雅弘 申請人:株式會社日立製作所