浮點模數轉換器的製作方法

2023-05-14 00:13:11 5

專利名稱：浮點模數轉換器的製作方法
技術領域：
本發明涉及一種模數(A/D)轉換器，從權利要求書可以對這種轉換器有一個清晰的了解。本發明特別涉及具有很寬動態範圍的A/D轉換器。
背景技術：
A/D轉換器的輸入範圍必須按下面方式設計即峰值輸入信號被可靠覆蓋，這意味著當(1)信號幅度在很大的動態範圍內變動時，(2)必須對最小的信號保持量化準確性時，(3)必須保持信號線性時，那麼必須使用很高解析度的A/D轉換器。在很多情況中，高解析度僅僅為覆蓋信號的動態範圍而設計，而不是為量化準確性而設計。例如，為了獲得60dB的信號動態範圍和最小6比特的量化準確性，解析度必須至少為16比特，在高速情況下，這是一個很高的要求。實際上，在這種轉換器中，用於大信號的解析度不必要那麼高。如果在該範圍內，轉換器對大信號和小信號給予相同的解析度，將會更合理。
此外，低功率和低電壓的趨勢降低了實際的輸入範圍，這使得寬動態範圍A/D轉換器的設計更困難，因為非理想因子如元件誤匹配和放大器偏移並不隨著供給電壓的降低而降低。在這種情況下，很難以高解析度滿足大的動態範圍。
傳統上，對數放大器被用於壓縮信號幅度以便擴展動態範圍。然而，由於在設計對數放大器中的困難，對於大的壓縮比，準確性將會嚴重降低。為了產生線性數字輸出碼，通常會使用查找表，該查找表必須與放大器精確匹配。
通過所發明的浮點A/D轉換器，當解析度僅需要用於覆蓋信號的動態範圍時，可以消除對很高解析度A/D轉換器的需求。不象已知的對數放大器方案，浮點A/D轉換器直接給出線性數字輸出。對於較大和較小的信號，類似於浮點數表示，有效解析度保持為常數(或者需要校正的準常數)，其解析度和動態範圍可以獨立設計，這樣使得本發明很有用、很靈活。
發明目標和解決方案本發明的目標是給出一種新的方法用於寬動態範圍A/D轉換器，其中動態範圍和解析度被分別處理，使得寬動態範圍所施加的高解析度可以被避免。
該目標通過所發明的浮點A/D轉換器來實現。與使用單輸入放大器相反的是，多於一個放大器被用於產生覆蓋寬動態範圍的多個模擬信號。它們的放大以下面方式被加權總有一個放大器以適當的幅度給出線性放大的模擬信號，該信號將被選出並被轉換成數字輸出。未使用的信號或者很小或者很大(非線性或飽和)。如果放大比例已知，例如，二進位，那麼有可能組合結果以形成最終的數字輸出。通常的A/D轉換器被用於僅僅轉化選出的信號，這樣為不同的輸入信號給出一個常數解析度。因為只有最大的線性放大後的信號被採樣並被轉換，可達到的準確性高於通常的A/D轉換器。
附圖簡要描述

圖1給出浮點A/D轉換器[1]的方塊圖；圖2給出以k=1和m=4示例的延遲均衡輸入放大器網絡[2]的裝置1；圖3給出以k=1示例的延遲均衡輸入放大器網絡[3]的裝置2；圖4給出時間均衡的採樣保持網絡[4]；圖5給出比較和交換網絡[5]；圖6給出低偏移常數延遲AC放大器[6]；圖7給出低偏移常數延遲自動歸零放大器[7]；圖8給出利用y+1個自歸零放大器來放大y個模擬信號[8]的裝置。
附圖詳細描述在圖1中，給出了浮點A/D轉換器的方框圖。輸入放大器網絡[1,1]放大輸入模擬信號，並以放大係數2(i-1)k產生m個放大後的信號，其中k=常數，並且i=1,2,…,m，當k=1或2時，信號幅度以二進位或四進位加權。其中，部分信號可能是非線性或飽和的。根據輸入信號的幅度，最大的線性放大後的信號將在其中一個信號輸出處顯示。放大後的信號可以是延遲均衡的或者延遲不對稱的，這取決於輸入放大器網絡的類型。延遲均衡信號可以通過放大器樹或陣列產生。通過從連續放大器端子處獲取信號，通過放大器鏈可以產生延遲不對稱的信號。m個放大後的信號被傳送給採樣保持(S/H)網絡[1,2]以產生m個採樣後的電壓。在延遲均衡信號的情況中，採樣將由m個並聯的S/H電路來執行。在延遲不對稱信號的情況中，將由使用與時間精確匹配的時間失真採樣時鐘的S/H電路執行。為了對齊時間，延遲不對稱電壓可以通過重採樣或者通過對每個信號i分別採用i、S/H電路來去失真，其中i=1,2…,m。定時信號發生器[1,6]為S/H網絡產生時間均衡(對於延遲均衡信號)或時間失真(對於延遲不對稱信號)採樣時鐘。比較和切換網絡[1,3]將m個採樣後的電壓與參考電壓Vr=qVmax/2k比較，其中Vmax是放大器的最大線性電壓輸出，q(＜=1)是安全係數。這意味著，只要q＜=1,Vr不必很精確。然而，q越大，就更能充分利用放大器的線性範圍。當k=1,q=1,Vr=Vmax/2時，線性範圍被完全利用。最大的線性採樣電壓(＜=qVmax)將由邏輯電路選出。同時，比較和切換網絡[1,3]產生一個m比特的邏輯標誌碼，如對於m=8有00001000。邏輯標誌碼中的1表示選出電壓的位置，在該例中，它來自放大器5，放大係數為2(5-1)k。最大的線性採樣後的電壓然後被A/D轉換器[1,4]轉換成n比特的數字數據碼。數字輸出電路[1,5]將n比特數據碼(u)，m比特邏輯標誌碼(v)和常數k組合以產生具有n+(m-1)k比特的最終輸出uvk。如果k是整數，只需要進行移位操作，這樣大大簡化了電路。定時信號發生器[1,6]還為別的塊產生控制信號。偏移和參考電路[1,7]產生偏移電壓和/或電流，這對於放大器來說可能是必須的，該電路還為比較和切換網絡[1,3]以及A/D轉換器[1,4]產生參考電壓。功率分配沒有在圖中給出。
在圖2中，給出了以m=4；k=1示例的延遲均衡輸入放大器網絡[2]的裝置1。它由延遲均衡阻抗網絡[2,1]和相同的放大器[2,2]組成。阻抗網絡[2,1]充當模擬信號源的匹配負載，其輸出阻抗為R，輸出幅度為A，該負載沒有包括在本發明中。阻抗網絡[2,1]將輸入模擬信號以比例2-(m-i)劃分成m(=4)個模擬信號，其中在該例中i=1,2,3和4，其所產生的幅度為A/8,A/4,A/2和A，並且均衡了m(=4)個信號路徑的延遲。在放大器輸入容量相同的條件下，被R歸一化的電阻值在圖2中給出。相同的放大器[2,2]以放大係數2(m-1)即8來放大m(=4)個加權信號。最終的輸出是幅度為A2(i-1)的延遲均衡的模擬信號，其中i=1,2,3和4，在該例中，即A,2A,4A和8A。注意到部分輸出是非線性或飽和的。當然，通過重新設計電阻網絡，裝置1[2]的m可以不等於4。在該裝置中，放大器被保持一致以獲得很好的匹配，放大加權是通過無源元件完成的，以最小化誤差。只要所有的放大器匹配，絕對放大中的偏差就不重要了。
圖3中給出了k=1的示例延遲均衡輸入放大器網絡[3]的裝置2(兩步裝置)。其原理是儘可能地保持元件一致。裝置1[2]用於步驟1，假設它產生幅度為A20,A21…A2p-1的p個模擬信號。在步驟2，p個信號首先被p個相同的延遲均衡分壓器[3.1]劃分成m(=2p)個信號。每個分壓器產生兩個延遲均衡的輸出，一個幅度沒有變化，另一個的幅度以2-p加權。然後m(=2p)個信號被m個相同的放大器[3,2]以放大係數2p分別放大。最終的輸出是m(=2p)個模擬信號，幅度為A2(i-1)，其中i=1,2,…,m(=2p)。對於較大的m，該裝置避免了無源分壓器的較大分壓比例。
圖4給出了時間均衡的採樣保持(S/H)網絡[4]。它包括m個相同的S/H電路，這些電路對來自輸入放大器網絡[1,1]的m個放大後的信號進行周期採樣，並保持這m個採樣電壓用於後續的比較，其採樣受到來自定時信號發生器[1,6]的採樣時鐘的控制。
圖5給出了比較和切換網絡[5]，m個採樣電壓分別連接到m個相同開關[5,3]的輸入端。在同一時間，採樣電壓1到(m-1)分別被m-1個比較器[5,1]與參考電壓Vr=qVmax/2k比較。電壓m(最大)沒有被比較。下面，電壓編號被用來編號對應的比較器[5,1]，異或門[5,2]和開關[5,3]。異或門i的輸入與比較器i-1和i的輸出相連，其中i=2,3,…,(m-1)。對於異或門1，其中一個輸入與邏輯低相連，而另一個與比較器1的輸出相連。對於異或門m，其中一個輸入與邏輯高相連，而另一個輸入與比較器m-1的輸出相連。這裡將僅有一個開關被接通以便將最大的線性採樣電壓切換到信號輸出端，其中異或門的輸出是邏輯高。當所有的採樣電壓小於Vr時，開關m將保持接通。採用這種方法，最大的線性採樣電壓將總是被選出。當輸入模擬信號在動態範圍之外時，即，所有採樣電壓大於Vmax(為非線性或飽和)，開關1將保持接通，m個異或門的輸出形成一個m比特邏輯標誌碼，傳遞給邏輯輸出端。
圖6給出一個低偏移的常數延遲AC放大器[6]，舉例而言，它可以用於放大RF和IF無線電信號。注意到低偏移和常數延遲對於用於浮點A/D轉換器[1]的放大器來說都是很重要的。低偏移是通過放大器端子[6.1]之間的耦合電容[6,2]裝置來實現的，該裝置阻止了DC偏移的傳播。通過限制器[6,3]裝置可以實現常數延遲，該限制裝置防止放大器端子過電壓，因為過電壓對於信號下降沿會造成附加的延遲。此外，放大器端子的輸入通過限制器接地，這種接地具有較小的(無限狀態)或較大的(有限狀態)電導使得其DC電壓保持為地。
圖7給出低偏移常數延遲自歸零放大器[7]。它使得浮點A/D轉換器轉換具有DC分量和AC分量的信號。常數延遲是通過限制器[7,3]裝置實現的，該裝置限制了放大器端子的輸出幅度以防止它們以及後續端子過電壓。每個限制器都放在耦合電容之前[7,2]，因為在放大過程中，放大器端子的輸入必須保持浮動。低偏移是通過自歸零裝置實現的。在自歸零階段的開始，所有放大器端子的輸入被輸入開關[7,4]和自歸零開關[7,5]切換到地，其中輸入開關通過時鐘φ1控制，自歸零開關通過時鐘φ2到φx控制。然後，從端子2到最後一個端子，所有端子的輸入都被切換為浮動。連續的切換很大程度地降低了貫通電荷的影響。當所有這些輸入變為浮動之後，端子1的輸入被切換到模擬輸入。這樣，非常類似於僅產生邏輯輸出的自歸零比較器。問題在於，在調整階段之後，放大器可能放大具有低偏移的DC和AC信號，直到浮動輸入上的電荷因為洩漏而明顯變化為止。
圖8給出了利用y+1個自歸零放大器[7]放大y個模擬信號的裝置。因為自歸零放大器需要一個自歸零階段，在該階段中，它不能放大任何信號，所以用於放大y個信號的最小數量的放大器是y+1個。這一點是通過以自歸零階段的時間加上後續的調整階段的時間使y+1個自歸零放大器的定時失真，從而使得總有y個放大器可以用於放大而實現的。輸入復用器[8,1]和輸出復用器[8,2]通過來自控制信號發生器[8,3]的控制信號來斷開不能用於放大y個輸入和y個輸出的放大器。同時，可用的放大器被連接到y個輸入和y個輸出。y越大，復用器越複雜。當y=1時，利用最簡單的復用器，它導致兩個放大器共享一個輸入和一個輸出。
優點下面的優點是通過所發明的浮點A/D轉換器實現的。
1．獨立的寬動態範圍。
這是由多個具有寬範圍放大係數、分別處理小信號和大信號的放大器實現的。在該方法中，動態範圍獨立於解析度，因此，寬動態範圍施加的高解析度是不必要的。由於在信號變得足夠大之前沒有涉及任何採樣或減法，準確性得以保持，這使得寬動態範圍成為可能。
2．直接線性數字碼輸出不象已知的對數放大器方案，浮點A/D轉換器直接給出線性數字碼輸出而沒有使用任何查找表。
3．對過程方差不敏感由於放大係數被無源網絡加權，並且有源部分保持相同，對於一個好的實現來說，它對於過程方差不太敏感。
4．靈活性由於動態範圍和解析度可以獨立設計，本發明很靈活。例如，非常寬的動態範圍可以與一比特解析度組合，反之亦然。
5．優於自動增益控制系統在使用自動增益控制的情況下，對快速變化的信號，比較困難的是擴展動態範圍和/或全面利用A/D轉換器的輸入範圍，對於較大和較小的信號來說，所產生的解析度是一樣的。因此，可以用具有較高性能的浮點A/D轉換器很好地替換。
6．低電壓供給應用由於其有效輸入範圍可以遠遠大於實際輸入範圍，浮點A/D轉換器適於在低功率供給電壓施加的小輸入範圍下工作。
7．合理的準確性分布在不同的A/D轉換器中，準確性沿信號幅度分布更合理，其優點類似於浮點數表示的優點。
放大器的DC偏移嚴重地限制了可獲得的準確性。對於無線電IF信號，AC耦合可以有效地除去在[7]中出現的DC-偏移。然而，對於普遍的ADC來說，卻是不適用的。過電壓造成另一種問題。因為過電壓輸入而飽和的放大器在其恢復期間將嚴重扭曲和延遲信號，導致較大的採樣誤差。可以在輸入端採用限制器來防止放大器出現過電壓[7]，然而，很難完全消除該問題，下面介紹的方法不同於上面的方法。該方法同時並完全(至少理論上如此)解決兩個問題，對於所建議的放大器和S/H信道，見圖9。
在圖9中，C1名義上等於C2。在採樣階段結束時，電壓為VC1=16Vin+16Voff1-Voff2(1)VC2=Voff2(2)Vout=Voff2(3)其中，Voff1和Voff2是A1和A2的涉及輸入的偏移電壓。S5是可選開關，它在保持階段的開始時期臨時將A1的輸出端與地相連以加速A1從飽和狀態恢復。在保持階段，A2的輸入應該仍然為Voff2。由於C1=C2,Vout=16(Vin+Voff1)-Voff2-16Voff1+Voff2=16Vin(4)我們有作為結果，A1和A2的偏移電壓都被消除。注意到，S4是僅有的對時鐘和通過的電荷敏感的開關。所有其它的開關僅僅與定義好的電壓相連，並且並不影響準確性。因此，這是很可行的。此外，在每個採樣階段之後，由於輸入A1與信號地相連，放大器輸入電壓總是從最小值開始，這將有效地消除過電壓延遲問題。然而，速度將會受A1的調整時間影響。為了提高速度，兩個放大器(A1和A1』)可被用於每個信道。見圖10。
見圖10，A1和A1』將獲得更多的用於信號調整的時間。當切換到保持階段時，S5或S5』將幫助它們很快地返回到信號地(見用於定時的圖9)。A1和A1』的功率應該保持足夠低來限制整個的功率消耗。低電壓放大器已經被設計用於此目的，見圖11，輸入放大器網絡(基於圖2)已經在0.35umCMOS處理中實現了。
權利要求
1．一種模數轉換器，其特徵在於輸入放大器網絡(1,1)，該網絡包括多個放大器用於放大模擬輸入信號並在不同的階段產生多個模擬信號，其中放大器以下面的方式被加權即，只有一個放大器產生最大的線性放大的模擬信號，選擇裝置(1.2,1.3,1.6,1.7)用於選擇所述的最大的線性放大模擬信號，A/D轉換裝置(1.4,1.5)用於將所述最大線性放大的模擬信號轉換成數字輸出信號。
2．根據權利要求1的模數轉換器，其特徵在於a．一個輸入放大器網絡，包括一個輸入節點或者如果是差分放大器的話，則包括一對節點，輸入模擬信號與這些節點相連，該網絡還包括一些輸出節點，用於放大輸入模擬信號並產生一些延遲均衡或延遲不對稱信號的放大器網絡，其中的信號分別以放大係數2(i-1)k放大並分別輸入到輸出節點，其中k=常數(例如，對於二進位k=1，對於四進位，k=2)並且i=1,2,…,m，使得在動態範圍內，對於較大和較小的輸入模擬信號，總會有一個線性放大的信號，該信號具有適當的幅度並可以在一個輸出節點得到，b．採樣保持(S/H)網絡，該網絡包括一些信號輸入節點，放大信號與這些輸入節點相連，在延遲均衡輸入信號的情況下，還包括一個時鐘輸入節點，採樣時鐘與該輸入節點相連；在延遲不對稱輸入信號情況下，該網絡包括一些時鐘輸入節點，一些時間失真採樣時鐘與之相連，該網絡還包括一些輸出節點；在延遲均衡輸入信號的情況下，一些S/H電路用於分別在採樣時鐘控制下對放大信號進行採樣並保持輸出節點的採樣電壓；在延遲不對稱輸入信號的情況下，該網絡還包括一些S/H電路用於在時間失真採樣時鐘控制下在精確匹配的時刻對放大信號採樣，以及用於產生分別輸入到輸出節點的時間對齊採樣電壓的去失真電路，c．比較和切換網絡，該網絡包括一些輸入節點，採樣電壓分別與這些輸入節點相連，該網絡還包括一個或多個參考輸入節點，一個或多個參考電壓與之相連，網絡中還包括一個信號輸出節點，或者，如果是差分類型，則包括一對信號輸出節點，一個邏輯輸出節點(比特串行)或一些邏輯輸出節點(比特並行)，網絡中還包括一些比較器用於比較採樣電壓與參考電壓，一個邏輯電路用於通過檢查比較器輸出來識別最適當的採樣電壓，並產生一個邏輯標誌碼輸入給邏輯輸出節點，這些節點可以內部使用或外部使用，網絡中還有一些受邏輯標誌碼控制用來僅僅將最適當的樣本電壓切換給信號輸出節點的開關，d．A/D轉換器，包括一個信號輸入節點或者在差分類型時，包括一對信號輸入節點，最適當的採樣電壓與該節點相連，該轉換器還包括一個或多個參考輸入節點，用於A/D轉換的參考電壓與之相連，還包括一個或多個時鐘輸入節點，時鐘信號或一些時鐘信號與之相連，轉換器還包括一個數字輸出節點(比特串行)或一些數字輸出節點(比特並行)，一個通常的A/D轉換體(例如，流水線A/D轉換器)以便數位化最適當的採樣電壓並產生一個數字數據碼，在時鐘控制下，傳送給數字輸出節點，e．數字輸出電路，包括一個數字輸入節點(比特串行)或一些數字輸入節點(比特並行)，數字數據碼(u)與之相連，該電路還包括一個邏輯輸入節點(比特串行)或一些邏輯輸入節點(比特並行)，邏輯標誌碼(v)與之相連；可選地，該電路還包括一個常數輸入節點(比特串行)或一些常數輸入節點(比特並行)，常數碼k與之相連，該電路還包括一個或多個時鐘輸入節點，一個時鐘或一些時鐘與之相連，該網絡還包括一個數字輸出節點(比特串行)或一些數字輸出節點(比特並行)，一個組合n比特數據碼(u)，m比特邏輯標誌碼(v)和常數碼k並產生具有n+(m-1)k個比特的最終數字輸出uvk並在時鐘控制下傳送給數字輸出節點的電路，f．定時信號發生器，包括一個或多個時鐘輸入節點，一個或多個輸入時鐘與之相連，該發生器還包括一些輸出節點，用於產生並通過輸出節點將定時信號傳送給浮點A/D轉換器相應部分的定時信號產生電路，g．偏置和參考電路，包括偏置電路用於由附加連接節點偏置必須有的部分，參考電壓產生電路用於產生並將參考電壓傳送給必須有的部分，h．一個電源或一些電源用於激活所述電路。
3．根據權利要求1或2的模數轉換器，其特徵在於所述延遲均衡輸入放大器網絡，使用了單邊或差分信號，並包括a．一個輸入節點，輸入模擬信號與該輸入節點相連；b．m個輸出節點；c．延遲均衡電阻網絡，用作輸入模擬信號源的匹配負載，該網絡將輸入模擬信號劃分成m個模擬信號，其劃分比例為2-(m-i)k，其中i=1,2,…,m,k是一個常數(例如，對於二進位k=1，對於四進位k=2)，並在實際負載條件下，均衡不同信號路徑的延遲；d．m個相同的放大器用於以放大係數2(m-1)k來放大m個模擬信號，並且將放大信號分別傳送給m個輸出節點。
4．根據權利要求2和3的模數轉換器，其特徵在於所述延遲均衡輸入放大器網絡包括a．一個輸入節點，輸入模擬信號與該輸入節點相連；b．m個輸出節點；c．用於放大輸入模擬信號並產生p個放大信號的輸入放大器網絡；d．p個相同的延遲均衡分壓器(例如，分阻器)，每個分壓器有一個輸入和兩個劃分比例分別為1和2-pk的輸出，該分壓器將p個模擬信號劃分成m=2p個模擬信號；並且e．m個相同的放大器，用於以放大係數2pk來放大m個模擬信號，並將m個放大信號傳送給m個輸出節點。
5．根據權利要求2-4中任何一個的模數轉換器，其特徵在於所述比較和切換網絡，使用了單邊或差分信號，包括a．m個輸入節點，來自S/H網絡的m個採樣電壓分別與這些輸入節點相連(電壓m是最大電壓)；b．兩個參考電壓輸入節點中的一個，參考電壓Vr=qVmax/2k或±Vr=±qVmax/2k與之相連，其中Vmax或±Vmax是最大的放大器線性輸出電壓，q(＜1)是一個安全係數；c．信號輸出節點；d．一個(比特串行)或m個(比特並行)邏輯輸出節點；e．用於將採樣電壓1到(m-1)與參考電壓Vr(在單方向的情況下)或±Vr(在雙向的情況下)比較的m-1個比較器，如果採樣電壓大於Vr或在±Vr範圍之外，這些比較器給出邏輯真輸出，f．m個兩輸入異或門，邏輯低和比較器1的輸出與異或門1的輸入相連，比較器i-1和i的輸出與異或門i的輸入相連，其中i=2,3,…(m-1),比較器m-1的輸出和邏輯高連接到異或門m的輸入，m異或門的輸出作為m比特的邏輯標誌碼，該碼被輸入到邏輯輸出節點；g．一個開關網絡，用來將信號輸出節點與其中一個採樣電壓相連，其中異或門的輸出為邏輯高。
6．根據權利要求2-5中任何一個的模數轉換器，其特徵在於所述數字輸出信號包括a．一個(比特串行)或n個(比特並行)數字輸入節點，n比特數字數據碼與之相連，b．一個(比特串行)或m個(比特並行)邏輯輸入節點，m比特邏輯碼與之相連，c．一個常數輸入節點(比特串行)或一些常數輸入節點(比特並行)，整數常數碼k(=1,2…)與這些節點相連；d．一個或多個時鐘輸入節點，一個時鐘或一些時鐘與這些節點相連；e．一個數字輸出節點(比特串行)或一些數字輸出節點(比特並行)；以及f．一個或兩個乘法器，用於通過將v與v相乘k次來計算vk，然後將u乘以vk來產生具有n+(m-1)k個比特的最終數字輸出uvk，並傳送給輸出節點，其中僅涉及到簡單的移位操作。
7．根據權利要求2-6中任何一個的模數轉換器，其特徵在於所述延遲均衡輸入放大器包括一個低偏移常數延遲AC放大器，它包括a．一個輸入節點，輸入模擬信號與之相連；b．一個輸出節點；c．一些放大器端子，第一個端子的輸入連接到輸入節點，並且最後端子的輸出連接到輸出節點；d．一些耦合電容，分別連接在放大器端子之間以便阻止DC偏移量的傳播；e．一些限制器，將放大器端子的輸入端與地相連，這樣限制了輸入幅度以便防止這些端子過電壓，並且為輸入端到地提供DC路徑。
8．根據權利要求2-7中任何一個的模數轉換器，其特徵在於所述延遲均衡輸入放大器包括一個低偏移常數延遲自歸零放大器，它包括a．一個輸入節點，輸入模擬信號與之相連；b．一些時鐘節點，分別與時鐘φ1到φx相連，其中所有的上升沿都被同步了，其中φ2和φx的下降沿相繼延遲，φ1到φx的下降沿被同步，φ1到φx的低相位被用於放大器以便放大輸入模擬信號，c．輸出節點，d．一些放大器端子1到x，端子x的輸出與輸出節點相連，e．一些限制器1到(x-1)，分別連接在端子1到(x-1)的輸出端用於防止端子1到x過電壓，f．一些耦合電容1到(x-1)，分別連接在限制器i的輸出和端子i+1的輸入端之間，其中i=1,2…(x-1)；g．一個輸入開關，當φ1為高時將端子1的輸入端與地相連，當φ1為低時，將端子1的輸入端連接到輸入節點；h．一些自歸零開關，當φ2到φx為高時，將端子2到x的輸入連接到地，或者當φ2到φx為低時保持浮動。
9．根據權利要求2-8中任何一個的模數轉換器，特徵在於所述延遲均衡輸入放大器包括y+1個自歸零放大器，它包括a．y個輸入節點，y個輸入模擬信號與之相連；b．y+1個時鐘節點，具有等周期Tc及高相位Tc/(y+1)的被Tc(y+1)連續失真的時鐘1到y+1與之分別連接，c．y個輸出節點，d．y+1個低偏移常數延遲自歸零放大器，其自歸零時間相位加上調整相位等於或大於Tc/(y+1)；e．一個控制信號產生器用於根據時鐘1到(y+1)來產生控制信號；f．一個輸入復用器，其y個輸入與y個輸入節點相連，y+1個輸出與y+1個放大器輸入分別相連，y個輸入模擬信號總是在控制信號的控制之下切換到y+1個放大器中y個放大器的輸入端。g．一個輸出復用器，其y+1個輸入連接到y+1個放大器的輸出，y個輸出連接到y個輸出節點，這樣y+1個放大器中的y個放大器的輸出總是在控制信號的控制下連接到y輸出節點。
全文摘要
當解析度僅僅用於覆蓋信號動態範圍而不是量化準確性時,通過使用所發明的浮點A/D轉換器,對於很高解析度的A/D轉換器的要求可以消除。這可以通過以放大係數文檔編號H03M1/12GK1324516SQ99812398
公開日2001年11月28日 申請日期1999年8月19日 優先權日1998年8月20日
發明者J·袁 申請人:艾利森電話股份有限公司