用於亞微米超大規模集成電路的金屬間介質平面化的製作方法
2023-04-22 22:42:41 4
專利名稱：用於亞微米超大規模集成電路的金屬間介質平面化的製作方法
技術領域：
本發明涉及一種形成用於亞微米孔的平面金屬間介質層的方法。
隨著半導體電路幾何形狀的縮小至0.5微米，對用於半導體電路的互連圖形的層間介質膜(ILD)的要求越來越嚴格。要求未來的ILD膜能夠填充高寬比的間距，並具有比目前所用的ILD膜所需的介電常數低的介電常數。希望降低膜的介電常數，從而減小層間和層內的導致目前用於電隔離的氧化物處理過的電路的工作速度降低的電容。眾所周知，該減速效應會隨電路複雜性的增加而日益嚴重。
另外，由於集成電路器件的電路變得越來越複雜和越來越密集，金屬化層數也必須增加。隨著金屬化層數的增加，由於有關的中間層仿照底層金屬化條和支撐層的輪廓，所以每個連續層的表面變得越來越不平。有較大量的金屬化層使每個連續層的表面不平整。結果，兩層以上的結構顯示出嚴重的不平形貌，由於極差的金屬臺階覆蓋和極差的微細圖形光刻到劃工藝導致面臨嚴重的可靠性問題。克服這些問題可能的方法是介質中間層的平面化工藝。
用旋塗玻璃(「SOG″)的技術所澱積的無機和有機層皆已被廣泛地用於超小型化的多層互連電路。通常，對所澱積的介質層進行深腐蝕工藝，以進一步使表面平滑。然而，該層深腐蝕工藝使澱積的每一層的工藝增加了額外的步驟，同樣會導致成本的增加和可能降低生產成品率。通過加熱能夠使無機SOG平面化的話，那麼可以避免上述的深腐蝕步驟，但會發生其它相關的問題，包括兼顧ILD平面化問題，例如，當用O2等離子體照射ILD層從而去除所用於形成通孔的光致抗蝕劑時，會有水吸入該層，這對有關的金屬是有害的。另外，當在形成通孔時對有機SOG曝光時，它含有釋放的水分或其它物質，在將導電金屬濺射進通孔時會產生高阻。這個問題正是眾所周知的「通孔沾汙」，當用旋塗的甲基矽氧烷基玻璃填充縫隙和平面化有多層金屬互連的集成電路時會發生這樣問題。在通孔的側壁上有這種暴露的有機SOG，在通孔中的化學氣相澱積(CVD)的鎢的質量會遭受嚴重地損害，經常會引起通孔的不完全填充，產生高阻通孔，及引起金屬從通孔的頂部生長(小丘)導致和其它金屬線短路。人們確信有機SOG的有機部分會以有害的方式與鎢原材料反應。在下面的說明書中將對澱積絕緣半導體的中間層所遇到的困難作進一步的計論，並引證公布於1995年5月9日的美國專利5413963號。
一種解決通孔沾汙問題的方法是對SOG進行局部等離子深腐蝕，只在金屬引線的側邊之間或沿金屬引線留下SOG。該方法需要在整個晶片的表面上澱積半有機破璃，並在等離子腐蝕裝置中進行深腐蝕。該過程非常慢、非常髒、會在晶片上留下顆粒，並且不均勻。用SOG薄塗層的其它方法，例如用把通孔移到SOG層較薄的地方，或連帶進行細緻的固化、腐蝕、通孔烘烤和金屬澱積工藝，這可以改變成功率。
ILD結構一般是由缺陷的程度、工藝複雜性、電性能和平面化能力決定的。上述各類是可流動氧化物允許的所有各類。吸引人們注意的是可流動氧化物材料的可流動性，這是因為它可以簡化ILD的處理，並能提供特殊的縫隙填充和平面化性能。與等離子增強四乙氧基矽烷(「PETEOS」)氧化物澱積和/或腐蝕工藝相比，可證明以0.7μm技術集成的可流動氧化物基的ILD工藝有極好的平面化性能。然而，HSQ的高溼法腐蝕速率使通孔的腐蝕複雜化，並且無法由溼法腐蝕工藝完全形成所要求的通孔側壁的「香濱酒杯」狀坡度。而且需要其它工藝步驟，這樣使器件的製造成本高、工藝複雜、且製造時間長。
本發明提供一種完全金屬間介質(「ILD」)的平面化的方法，該方法利用氫矽一倍半氧化物烷(hydrogen silsesquioxysilane)(「HSQ」)旋塗玻璃和保形等離子增強四乙氧矽烷(「PETEOS」)用於，例如，通孔和濺射金屬互連的亞微米縫隙。本發明特別適於用在亞微米CMOS和Bi CMOS工藝，例如有關製造數位訊號處理器、存儲器、邏輯電路、實用型專用電路的工藝，和其它使用最小雙層金屬化的工藝。
圖1A至1G描述了一種在一個DRAM的互連圖形上提供平面化的介質層的已有技術方法的工藝流程；
圖2A至2I描述了一種在一個邏輯電路的互連圖形上提供平面化的介質層的已有技術方法的工藝流程；圖3A至3N描述了一種按照本發明的既可用於DRAM製造又可用於邏輯電路製造的三層金屬工藝流程；及圖4A至4C描述了一種按照本發明的既可用於DRAM製造又可用於邏輯電路製造的雙層金屬工藝流程。
應該理解和清楚，以下所說明的工藝步驟和結構並不構成製造集成電路的全部流程。可以結合目前用於現有技術的集成電路的製造技術來實施本發明，本發明包括一些通用工藝步驟是為了便於理解本發明。本說明書的附圖表示了製造期間的集成電路的部分剖面，但並不是按比例畫出，它只是示意性地表示本發明的特徵。
參見圖1A至1G，這些圖中示出了一種在一個DRAM電路的互連圖形上提供平面化的介質層的已有技術方法的工藝流程。首先，如圖1A所示，通過如鎢等互連金屬的澱積、及接下來的構圖和腐蝕，在襯底1上形成互連圖形3。然後，如圖1B所示，在暴露的表面上澱積7000埃的等離子TEOS氧化物層5，在互連圖形的某些部分間開出凹孔或凹槽7。然後，如圖1C所示，在圖1B的結構上澱積6200至6400埃的有機SOG層8，並使之固化，或深腐蝕再固化。如果，沒有預先深腐蝕，則隨後深腐蝕圖1C所示的結構，直到暴露出TEOS氧化物層5，如圖1D所示，並隨後如圖1E所示，通過氧等離子處理除去結構上沉積的任何聚合物9。然後，如圖1F所示，用水清洗表面除去任何留下來聚合物和塵埃。此後，如圖1G所示，在410℃烘烤所得結構約2.5分鐘，然後在表面上澱積5000埃的TEOS氧化物層11，以製備平面化的表面。
參見圖2A至2I，其中示出了一種在一個邏輯電路的互連圖形上提供平面化的介質層的已有技術方法的工藝流程。首先，如圖2A所示，通過如鋁等互連金屬的澱積、及接下來的構圖和腐蝕，在襯底21上形成互連圖形23。由於鋁能形成可導致與低層的互連層的短路，所以需要提供比DRAM實施例中所需介質層厚的介質層。因此，如圖2B所示，在暴露的表面上澱積3000埃的等離子TEOS氧化物層25，在互連圖形的某些部分間開出孔或凹槽27。然後，進行氮等離子處理，再後如圖2C所示，形成3000埃的臭氧TEOS氧化物層29，然後，如圖2D所示，形成4000埃的等離子TEOS氧化物層31。再後的步驟與參照圖1C至1G的DRAM的上述步驟相同，圖1C至1G分別對應於圖2E至2I。
本發明關於三層金屬工藝的具體情況見圖3A至3N。特別參見圖3A，其中示出了正在構成中的半導體器件的一部分50。在該構成階段，部分50包括在介質層54下面的矽襯底52。介質層54包含三層夾層，在7500埃的等離子增強四乙氧基矽烷(「PETEOS」)下的底層是6200埃的熱氧化物層。夾在熱氧化物和PETEOS之間的是300埃的用來減小注入溝道效應的矽烷氧化物層，這樣介質層的總厚度約為14100埃。澱積硼磷矽玻璃(「BPSG」)形式的另一介質層56，並用常規方法緻密，同時用N2在Watkins-Johnson反應器中進行處理。儘管可以將其它組分比的BPSG用於本發明，但BPSG的構成可以是如下那樣硼，2.4-3.2wt％；磷，5.9-6.25wt％；平衡矽。最好是在矽晶片以約500RPM速度旋轉時，施加上厚5700埃的HSQ層66。也可以在如2500RPM的高速旋轉下塗敷層66。
在BPSG層上澱積稱為「金屬-1」的金屬疊層58。在本發明的優選方案中，金屬-1疊層包括垂直設置的三層濺射金屬與BPSG層56相鄰澱積的500埃厚的鈦底層；3000埃厚的Ti(10％)-W上層；及～4600埃的Al-Si(1％)-Cu(0.5％)最上層。這樣，金屬-1疊層的總厚度約8100埃。澱積疊層後，用常規的光刻技術對疊層進行構圖和腐蝕。腐蝕除去了約2000埃有BPSG層56，附帶有金屬「過腐蝕」發生，這由圖中的凹槽60示出。過腐蝕會產生超過～10000埃的有效金屬疊層高度，這將在後續工藝步驟中被介質平面化，如下面將要詳細說明的那樣，接觸孔62穿過由58a指示的一個金屬疊層，並穿過BPSG和介質層5654。接觸孔62的內表面和三層金屬疊層58金屬的金屬的形狀保持一致，如圖所示。接觸孔的上部表面66沿漸闊的面製成要求的「香濱酒杯」或「馬提尼酒杯」形，這正是優選的易於以下所述方式填充的接觸孔的形狀。也可由任何不同的合適的工藝形成接觸孔62，包括首先溼法腐蝕。然後幹法腐蝕，然後進行降低功率的軟腐蝕。
如圖3B所述，在結構50上澱積1000埃的保形等離子增強TEOS氧化物層64。然後，在其上旋塗約～5700埃的氫矽一倍半氧化物烷(hydrogen silsesquioxysilane)(「HSQ」)並烘烤。應該理解到，標準的HSQ厚度相當於在標準工藝條件下在裸矽晶片上旋塗材料時所獲得的HSQ的厚度，在已構圖的晶片上的HSQ的厚度起局部晶片構形作用。例如，在較近間隔的金屬線之間，該厚度會大於上述的標準值5700埃，相應地在開口區會較薄。整體效果是拓撲圖形高度光滑和小範圍內高度平面化，在很窄的地方即絕緣的引線處只有很少HSQ，同時，寬引線或較近間隔，窄引線上的厚度可以是上述標準厚度的較大的部分。
在大氣壓的爐中，在約400℃下用氮氣氛固化HSQ膜66。熱處理後，將承載器件50的晶片放入PETEOS CVD室(未示出)內，在澱積後續各層之前，在氮氣氛下，在～8Torr、約380℃下烘烤晶片約60分鐘。在氮熱處理後，澱積～6500埃的PETEOS層68。澱積PETEOS的好處是由於它是保形的，且能在較低的溫度(＜400℃)下進行澱積，所以可以使有關的金屬層中的顆粒形成最小。
參見圖3C和3D，用常規的光刻技術對晶片50構圖，以確定通孔的位置和/或金屬-1疊層58與後來施加的金屬-2疊層歐姆接觸的所需的位置。該構圖如圖3C中的遮蔽區70所示。為了簡單和清楚起見，圖3C和以下的附圖中省略了圖3A和3B中表示的接觸孔62。
在光致抗蝕劑構圖後，烘烤晶片50，以硬化光致抗蝕劑。此後，在含6.5％的HF和35％NH4F和Olin Hunt表面活性劑及帶DHS的COE的緩衝氧化物腐蝕水溶液中腐蝕光致抗蝕劑70。腐蝕的結果是各向異性腐蝕的外形，除去了約～3000-5000埃的上部PETEOS層68。控制處理的條件，保證腐蝕不會除去所有的PETEOS層68和浸入底層的HSQ層66，因為在HF溶液中HSQ會被快速從晶片上去除。應該理解到，通過PETEOS層68和到HSQ層66的腐蝕會保證後來的金屬濺射形成適當的通孔金屬臺階覆蓋。用上述方法對PETEOS層68進行腐蝕，顯出阱72，使它在已構圖的光致抗蝕劑70下面部分地擴展。
在形成阱72後，在等離子反應器中用CF4/CHF3化學腐蝕晶片50，除去通孔72中其餘的氧化物。等離子反應器腐蝕使所形成的通孔有基本徒直的側壁74和在通孔的開口端形成所要求的「馬提尼」或「香濱」杯形。腐蝕通孔後的通孔底部的開口約為1.1μm。上述的等離子反應器腐蝕也腐蝕例如圖3E中的引線58b等有關金屬引線的上表面78上部的介質層(PETEOS68和HSQ66)約～8500埃。以上述方法進行的通孔腐蝕具有約0.77的通孔高寬比。
在以上述方法形成通孔72後，用例如溶劑清洗/衝洗、等離子去膠、溶解/清洗衝洗和等離子去膠等常規方法除去光致抗蝕劑70，以得到如圖3F所示的基本上沒有光致抗蝕劑的結構。發現最後的去膠步驟對於去除可能被HSQ吸附到通孔側壁上的任何溶劑尤其有效。每步溶劑都按AshlandACT-CMI DMAC清洗方法洗清，此後用IPA衝洗/蒸發乾燥。在桶形去膠機中，在氧等離子體氣氛中進行每步去膠。
參見圖3G，圖中示出了施加稱為「金屬-2」的第二金屬疊層80。在施加金屬-2疊層80前，先對晶片進行氬濺射腐蝕，除去任何殘留物和來自通孔2的下表面的鋁。進行氬濺射腐蝕。除去～180埃±20埃的矽烷氧化物。另外，對晶片進行低壓烘烤。金屬-2層80由濺射到晶片上的～2000埃的Ti(10wt％)-W和4600埃的Al-Si(wt％)-Cu(0.5WT％)的組合物構成。如附圖所示，濺射工藝用金屬部分地填充了通孔，形成了一個金屬-1層58和金屬-2層80間的導電通道。然而，在由如下所述的氧化物填充的通孔72中仍然存在空隙或小坑。金屬-2層80的整個金屬疊層的高度在其厚度方向上約為6600埃。
一旦施加了金屬-2疊層80，就要通過光刻處理晶片以確定金屬-2疊層80的圖形。該構圖如圖3H中的遮蔽區82所示。如圖3I所示，對金屬-2疊層80的腐蝕可除去約2000埃的PETEOS氧化物，同時使有效臺階高度約為8000埃這個需要平面化的高度。然後用常規方法除去光致抗蝕劑82，在金屬-2疊層80和PETEOS介質層68的暴露部分上施加1000埃的PETEOS層84。在1000埃的介質層84上施加約5700埃的HSQ層86。另外，以與圖3B有關的上述方法，在HSQ層86上澱積另外的約6500埃的PETEOS層88。1000埃厚的PETEOS層84澱積到通孔72中，HSQ86填充其餘的空隙。
在施加了介質層84至88後，藉助光致抗蝕劑使電路50構圖，從而形成第二通孔層，如下所述。參見圖3K，烘烤已構圖的光致抗蝕劑90，然後，以上述圖3D的上述方法進行腐蝕。以這種方法腐蝕的結果是形成有如參考標記94所指示的所要求的「馬提尼」或「香濱」杯形開口的第二通孔92。然後，在等離子反應器中腐蝕晶片，從而完成通孔的腐蝕工藝(圖3L)，由此完全顯出通孔92，使之完全通過PETEOS層88、HSQ86和底層PETEOS層84延伸至金屬-2疊層80的上表面。
參見圖3M，其中示出了金屬-3疊層100的結構。以上述金屬-2疊層80的方法澱積金屬-3疊層100。金屬-3疊層100由～2000埃厚的Ti(10wt％)-W和～6000埃厚的Al-Si(1wt％)-Cu(0.5wt％)組成，並用光致抗蝕劑構圖，如遮蔽區102所示。在構圖和腐蝕了金屬-3疊層100後，除去光致抗蝕劑102，並澱積一層鈍化層，且構圖和腐蝕該層，從而得到圖3N所示的結構。
雙層金屬工藝的細節見圖4A至4C。參見圖4A，其中示出了一個以圖3A至3F所示的已討論過的上述三層處理階段的方法構成雙層金屬的器件。在濺射第二金屬疊層80』前，對晶片進行氬濺射腐蝕，並在低壓下烘烤，以除去來自通孔72的底部的鋁和殘留物。金屬-2疊層80』由～2000埃厚的Ti(10wt％)-W和～6000埃厚的Al-Si(1wt％)-Cu(0.5wt％)組成。如圖所示，金屬-2疊層80』的濺射工藝用金屬填充通孔72，形成了一個金屬-1疊層58和金屬-2疊層80』間的導電通道。以上述方法，用光致抗蝕劑82對金屬-2層80』構圖，並進行腐蝕，金屬的過腐蝕除去了大約2000埃的ETEOS(4B)。在除去了光致抗蝕劑82後，澱積一層氧化物鈍化層104，對它構圖並進行腐蝕，如圖4C所示，得到金屬-2疊層水平的平面化的表面。
上述平面化工藝的優點包括極好的空隙填充特性和局部平面化。另外，由於HSQ表現出相當低(＜3.0)的介電常數，所以在各種工藝中利用HSQ是有益的。由上述工藝改進的平面化，減小了由金屬布線造成的缺陷，並能增加現在用於整個工業中的常規抗蝕劑深腐蝕工藝(「REB」)的成品率。由於HSQ是非碳基的SOG化合物，所以它不需要深腐蝕。因此，就象用常規ILD工藝一樣，通過HSQ所腐蝕的通孔不存在由於碳溢出而引起的「通孔沾汙」問題。
儘管本發明對具體實施例作了說明，但顯然本領域的技術人員可以對本發明作出各種變化和改型。因此，應注意的是進行了儘可能寬地解釋的所附權利要求書包括所有這樣的變化和改型。
權利要求
1一種在互連圖形上形成平面化介質層的方法，包括下列步驟(a)提供其上具有電互連圖形的襯底；(b)在所說互連圖形上形成第一介質層；(c)由含矽無機組合物在所說第一介質層上形成不同於所說第一層的第二含矽介質層；及(d)在所說第二介質層上形成不同於所說第二層的第三介質層。
2如權利要求1所述的方法，其特徵在於所說第一層是等離子產生的TEOS氧化物。
3如權利要求1所述的方法，其特徵在於所說含矽組合物是HSQ。
4如權利要求2所述的方法，其特徵在於所說含矽組合物是HSQ。
5如權利要求1所述的方法，其特徵在於所說第三層是等離子產生的TEOS氧化物。
6如權利要求2所述的方法，其特徵在於所說第三層是等離子產生的TEOS氧化物。
7如權利要求3所述的方法，其特徵在於所說第三層是等離子產生的TEOS氧化物。
8如權利要求4所述的方法，其特徵在於所說第三層是等離子產生的TEOS氧化物。
9如權利要求1所述的方法，其特徵在於形成所說第二層的步驟包含以下步驟在由步驟(b)所得結構上澱積能高溫分解轉化成氧化矽的含矽有機組合物；將所得結構放入基本上為純氮和基本上無溼氣的大氣壓或在大氣壓以下的環境中；然後，將所說含矽組合物加熱到約375-約425℃的溫度，並加熱約30分鐘至約90分鐘，以使所說含矽組合物轉化成氧化矽。
10如權利要求9所述的方法，其特徵在於所說含矽組合物是HSQ。
11如權利要求9所述的方法，其特徵在於所說溫度為約400℃，大約進行45分鐘的加熱。
12如權利要求9所述的方法，其特徵在於所說溫度為約400℃，大約進行45分鐘的加熱。
13如權利要求1所述的方法，其特徵在於形成所說第三層的步驟包含將步驟(c)所得結構置於真空室中；在氮氣氛氛中，在約3Torr-5Torr壓力下在約350℃至約430℃的溫度下加熱約30秒至90秒；然後，在所說結構上澱積一層厚度約為2000埃至約4000埃的等離子產生的TEOS氧化物。
14如權利要求13所述的方法，其特徵在於所說溫度為約390℃，大約進行60秒的加熱。
15如權利要求13所述的方法，其特徵在於所說壓力為約9Torr。
16如權利要求13所述的方法，其特徵在於所說厚度為約3000埃。
17一種多層互連圖形，包括a)其上具有電互連圖形的襯底；(b)在所說互連圖形上的第一介質層；(c)由能形成氧化矽的含矽無機組合物在所說第一介質層上形成的不同於所說第一層的第二含矽介質層；(d)在所說第二介質層上的不同於所說第二層的第三介質層；及(e)在所說第三層上的電互連圖形。
18如權利要求17所述的方法，其特徵在於所說含矽組合物是HSQ。
19如權利要求17所述的方法，其特徵在於所說第二層的介電常數低於約4.0。
20如權利要求18所述的方法，其特徵在於所說第二層的介電常數低於約4.0。
全文摘要
本發明提供一種完成金屬間介質(「ILD」)的平面化的方法，該方法利用了氫矽一倍半氧化物烷(hydrogensilsesquioxysilane)(「HSQ」)旋塗玻璃和保形等離子增強四乙氧基矽烷(「PETEOS」)用於例如通孔和具有濺射金屬的互連的亞微米縫隙。本發明特別適於用在亞微米CMOS和BiCMOS工藝，例如有關製造數位訊號處理器、存儲器、邏輯電路、實用型專用電路的工藝，和其它用最小雙層金屬化的工藝。
文檔編號H01L21/768GK1158002SQ96121019
公開日1997年8月27日 申請日期1996年10月3日 優先權日1995年10月3日
發明者M·H·馬斯登, B·T·阿爾伯恩, K·G·埃爾斯 申請人:德克薩斯儀器股份有限公司