一種應變Si垂直回型溝道納米CMOS集成器件及製備方法

2023-05-07 18:17:41 4

專利名稱：一種應變Si垂直回型溝道納米CMOS集成器件及製備方法
技術領域：
本發明屬於半導體集成電路技術領域，尤其涉及一種應變Si垂直回型溝道納米CMOS集成器件及製備方法。
背景技術：
目前以集成電路為核心的電子信息產業超過了以汽車、石油、鋼鐵為代表的傳統工業成為第一大產業，成為改造和拉動傳統產業邁向數字時代的強大引擎和雄厚基石。發達國家國民經濟總產值增長部分的65%與集成電路相關；美國國防預算中的集成電路已佔據了半壁江山。預計未來10年內，世界集成電路銷售額將以年平均15%的速度增長，2011年將達到10000億美元。作為當今世界經競爭的焦點，擁有自主智慧財產權的集成電路已日益成為經濟發展的命脈、社會進步的基礎、國際競爭的籌碼和國家安全的保障。
全球90%的半導體市場中，都是Si基集成電路。全世界數以萬億美元的設備和技術投人，已使Si基工藝形成了非常強大的產業能力。同時，長期的科研投入也使人們對Si及其工藝的了解，達到十分深入、透徹的地步，因此在集成電路產業中，Si技術是主流技術，Si集成電路產品是主流產品，佔集成電路產業的90%以上。儘管微電子學在化合物半導體和其它新材料方面的研究以及在某些領域的應用取得了很大進展，但遠不具備替代Si基工藝的條件。在今後的10 20年，微電子技術仍將以尺寸不斷縮小的Si基CMOS集成電路工藝作為主流技術，並廣泛應用於與生產、生活息息相關的國民經濟的各個領域。自從JackKilby於1958年發明了第一塊集成電路以來,集成電路一直遵循著摩爾定律(Moore』 s Law)所預言的速度快速發展,即集成電路的集成度每18個月增加一倍，性能提高一倍，而價格降低一半。電晶體特徵尺寸的等比例縮小一直是集成電路集成度增力口、性能提高的主要方法。然而隨著器件特徵尺寸越來越小，電路的速度越來越快，Si器件內部pn結之間以及器件與器件之間通過襯底的相互作用(如形成寄生MOS管等)越來越嚴重，出現了一系列涉及材料、器件物理、器件結構和工藝技術等方面的新問題，使得0. I y m以下矽集成電路的集成度、可靠性以及性價比受到影響。尤其是當IC晶片特徵尺寸的加工邁入納米尺度，單個MOS管尺寸趨於物理與工藝極限後，難以再按照以往的速度發展下去，而必須採用新的技術來提高MOS電晶體的性能。另一方面，通信和超高速電路對器件頻率特性要求愈來愈高，傳統Si基器件和集成電路逐漸顯示出其缺陷和不足。儘管GaAs基化合物器件頻率特性優越，但其成本高、機械強度低、散熱性能不好、大直徑單晶製備困難等因素限制了它的廣泛應用和發展。近年來，Poly-Si柵已經取代金屬柵成為了主流的柵材料，但無論採取N型Poly-Si還是P型Poly-Si，其對器件閾值電壓的調整幅度都不大。為了能夠更大範圍地調整器件的閾值電壓，國內外大部分廠商通過在有源區形成之後，再次對有源區進行離子注入，改變阱區摻雜濃度的方法，調節器件的閾值電壓。但是這方法對器件閾值電壓調整幅度有限，並且還增加了工藝製造的難度，使之變成了一個工藝瓶頸問題。

發明內容
本發明的目的在於針對以上現有技術中存在的問題，提供一種應變Si垂直回型溝道CMOS集成器件及電路製備方法，製備出導電溝道為22 45nm的應變Si回型垂直溝道CMOS集成器件及電路。本發明的目的在於提供一種應變Si回型垂直溝道CMOS集成器件，NMOS和PMOS器件的導電溝道均為應變Si材料。進一步、所述NMOS的導電溝道為張應變Si材料，所述PMOS的導電溝道為壓應變Si材料。進一步、NMOS的導電所述溝道為平面溝道，所述PMOS的導電溝道為垂直溝道。
本發明的另一目的在於提供一種權利要求1-3任一項所述應變Si回型垂直溝道 CMOS器件及電路的製備方法，包括如下步驟第一步、選取摻雜濃度為I 5X IO15CnT3左右的N型Si襯底片；第二步、利用幹法刻蝕工藝，在隔離區刻蝕出深度為2. 5 3. 5 iim的深槽，利用化學汽相澱積(CVD)方法，在600 800°C，在襯底表面澱積厚度為20 40nm的第一 SiO2層，將深槽內表面全部覆蓋，再澱積一層厚度為50 IOOnm的SiN，最後澱積SiO2將深槽內填滿，形成深槽隔離；第三步、光刻在PMOS有源區，用幹法刻蝕工藝，在PMOS有源區，刻蝕出深度為
2.I 3. 2 iim的深槽，利用化學汽相澱積(CVD)方法，在600 750°C，在PMOS有源區(SP深槽)選擇性外延生長七層材料第一層是厚度為200 400nm的P型Si緩衝層，摻雜濃度為I 5 X IO15CnT3 ;第二層是厚度為I. 5 2 ii m的P型SiGe漸變層，底部Ge組分是0%，頂部Ge組分是15 25%，摻雜濃度為I 5 X IO18CnT3 ;第三層是Ge組分為15 25%，厚度為200 400nm的P型SiGe層，摻雜濃度為5 X IO19 I X 1020cm_3，作為PMOS的漏區，第四層是厚度為3 5nm的P型應變Si層，摻雜濃度為I 5 X IO1W3,作為第一 P型輕摻雜源漏結構(P-LDD)層，第五層是厚度為22 45nm的N型應變Si層，摻雜濃度為5 X IO16 5X1017cm_3，作為PMOS的溝道，第六層是厚度為3 5nm的P型應變Si層，摻雜濃度為I 5 X 1018cm_3，作為第二 P型輕摻雜源漏結構(P-LDD)層，第七層是Ge組分為15 25%，厚度為200 400nm的P型SiGe，摻雜濃度為5 X IO19 I X 102°cnT3，作為PMOS的源區；第四步、光刻在NMOS有源區，用幹法刻蝕工藝，在NMOS有源區，刻蝕出深度為1.9 2.8iim的深槽；利用化學汽相澱積(CVD)方法，在600 750°C，在NMOS有源區選擇性外延生長四層材料第一層是厚度為200 400nm的P型Si緩衝層，摻雜濃度為I 5 X 1015cm_3，第二層是厚度為I. 5 2 ii m的P型SiGe漸變層，底部Ge組分是0%，頂部Ge組分是15 25%，摻雜濃度為I 5 X 1015cnT3，第三層是Ge組分為15 25%，厚度為200 400nm的P型SiGe層，摻雜濃度為I 5X 1016cnT3，第四層是厚度為15 20nm的P型應變Si層，摻雜濃度為5 X IO16 5 X IO17CnT3作為NMOS的溝道；第五步、利用幹法刻蝕工藝，在PMOS源漏隔離區刻蝕出深度為0. 3 0. 5 ii m的淺槽；再利用化學汽相澱積(CVD)方法，在600 800°C，在淺槽內填充SiO2 ;最後，用化學機械拋光(CMP)方法，除去多餘的氧化層，形成淺槽隔離；第六步、利用化學汽相澱積(CVD)方法，在600 800°C，在PMOS有源區，澱積一層SiO2緩衝層和SiN層，刻蝕出漏溝槽窗口，利用幹法刻蝕工藝，在PMOS漏區域刻蝕出深度為0. 4 0. 7 i! m漏溝槽；利用化學汽相澱積(CVD)方法，在600 800°C，在襯底表面澱積厚度為8 15nm第二 SiO2層，形成PMOS漏溝槽側壁隔離；用幹法刻蝕去除漏區溝槽底部和PMOS源區表面以及NMOS有源區的第二 SiO2層；利用化學汽相澱積(CVD)方法，在600 800°C，在襯底表面澱積摻雜濃度為I 5X 102°cm_3的P型Poly-SiJf PMOS漏溝槽填滿，再去除掉PMOS漏溝槽表面以外的Poly-Si，形成漏連接區；第七步、刻蝕出柵溝槽窗口，利用幹法刻蝕工藝，在PMOS漏柵區域刻蝕出深度為0. 4 0. 7iim柵溝槽；利用原子層化學汽相澱積(ALCVD)方法，在300 400°C，在襯底表面澱積厚度為6 IOnm的HfO2層，形成PMOS柵溝槽內的柵介質層；刻蝕掉PMOS柵溝槽以外的HfO2層；利用化學汽相澱積(CVD)方法，在600 800°C，在襯底表面澱積摻雜濃度為
I 5 X IO2ciCnT3的P型Poly-SiGe，Ge組分為10 30%，將PMOS柵溝槽填滿，再去除掉PMOS柵溝槽表面以外的Poly-SiGe，形成源區和柵，最終形成PMOS器件；
·
第八步、利用(ALCVD)方法，在300 400°C，在NMOS有源區上澱積一層HfO2層，厚度為6 10nm，作為NMOS的柵介質，利用化學汽相澱積(CVD)方法，在600 800°C，在NMOS有源區上澱積一層Poly-SiGe，厚度為100 300nm，Ge組分為10 30%，刻蝕出NMOS柵極；第九步、光刻NMOS有源區，對NMOS進行N型離子注入，形成摻雜濃度為I 5 X IO18CnT3的N型輕摻雜源漏結構(N-LDD)；第十步、在襯底表面，利用化學汽相澱積(CVD)方法澱積第三層SiO2，厚度為3 5nm，隨後利用幹法刻蝕工藝刻掉多餘的SiO2，保留柵極側壁SiO2，形成側牆；第^^一步、在NMOS有源區進行N型磷離子注入，自對準生成NMOS的源區和漏區，使源區和漏區摻雜濃度達到I 5X 102°cm_3 ；第十二步、利用化學汽相澱積(CVD)方法，在600 800°C，在襯底表面生長一 SiO2層，光刻引線窗口，在整個襯底上濺射一層金屬鈦(Ti)，合金，自對準形成金屬矽化物，清洗表面多餘的金屬，形成CMOS金屬接觸，光刻引線，形成漏極、源極和柵極金屬引線，構成導電溝道為22 45nm的應變Si CMOS集成器件及電路。進一步、所述PMOS溝道長度根據第二步澱積的N型應變Si層厚度確定，取22 45nm, NMOS的溝道長度由工藝決定，取22 45nm。進一步、最高溫度根據第三、四、五、六、七、八、十和十二步中的化學汽相澱積(CVD)工藝溫度決定，最高溫度彡800°C。本發明具有如下優點:I.本發明製造的CMOS器件中，充分利用了應變Si材料應力的各向異性，在水平方向引入張應變，提高了 NMOS電子遷移率；在垂直方向引入壓應變，提高了 PMOS空穴遷移率；因此，該器件頻率與電流驅動能力等性能高於同尺寸的弛豫Si CMOS器件；2.本發明的製備過程中，應變Si層是用化學汽相澱積(CVD)方法澱積的，可以精確控制生長厚度，因此CMOS中PMOS的溝道長度即為Si層的厚度，從而避開了小尺寸光刻，減少了工藝複雜度，降低了成本；3.本發明製備的應變Si CMOS中NMOS的溝道為回型，即一個柵在溝槽中能夠控制四面的溝道，因此，該器件在有限的區域內增加了溝道的寬度，從而提高了器件的電流驅動能力，增加了集成電路的集成度，降低了集成電路單位面積的製造成本；
4.由於本發明所提出的工藝方法採用Poly-SiGe材料作為柵，其功函數隨Ge組分的變化而變化，通過調節NMOS的Poly-SiGe柵中Ge組分，實現CMOS閾值電壓可連續調整，減少了工藝步驟，降低了工藝難度；5.本發明利用金屬鈦(Ti)自對準工藝，形成NMOS柵源漏接觸，減少了光刻次數，提高了套刻精度，降低了工藝複雜度，增加了器件集成度；6.本發明在製備應變Si垂直回型溝道納米CMOS集成器件過程中，採用選擇性外延技術，分別在NMOS和PMOS有源區選擇性生長應變SiGe材料，提高了器件設計的靈活性，增強了 CMOS器件與集成電路電學性能；7.本發明製備的應變Si垂直回型溝道納米CMOS集成器件中，為了有效抑制短溝道效應，限制器件性能變差，引入輕摻雜源漏(LDD)工藝，提高了器件性能；8.本發明製備的應變Si垂直回型溝道納米CMOS集成器件結構中，採用了高K值 的HfO2作為柵介質，提高了器件的柵控能力，增強了器件的電學性能；9.本發明製備應變Si垂直溝道CMOS器件過程中涉及的最高溫度為800°C，低於引起應變Si溝道應力弛豫的工藝溫度，因此該製備方法能有效地保持應變Si溝道應力，提高集成電路的性能。


圖I是本發明應變Si回型溝道納米CMOS集成器件及電路製備的工藝流程圖；圖2是本發明NMOS和PMOS有源區的隔離製備剖面圖；圖3是本發明NMOS和PMOS有源區的隔離製備俯視圖；圖4是PMOS有源區外延材料製備剖面圖；圖5是PMOS有源區外延材料製備俯視圖；圖6是隔離和漏溝槽製備剖面圖；圖7是隔離和漏溝槽製備俯視圖；圖8是PMOS柵製備和PMOS形成剖面圖；圖9是PMOS柵製備和PMOS形成俯視圖；圖10是NMOS形成剖面圖；圖11是NMOS形成俯視圖；圖12是構成CMOS集成電路剖面圖；圖13是構成CMOS集成電路俯視圖。
具體實施例方式為了使本發明的目的、技術方案及優點更加清楚明白，以下結合附圖及實施例，對本發明進行進一步詳細說明。應當理解，此處所描述的具體實施例僅僅用以解釋本發明，並不用於限定本發明。本發明實施例提供了一種應變Si回型垂直溝道CMOS集成器件，NMOS和PMOS器件的導電溝道均為應變Si材料。作為本發明實施例的一優化方案，所述NMOS的導電溝道為張應變Si材料，所述PMOS的導電溝道為壓應變Si材料。
作為本發明實施例的一優化方案，NMOS的導電所述溝道為平面溝道，所述PMOS的導電溝道為垂直溝道。以下參照圖1-13，對本發明應變Si回型溝道CMOS集成器件及電路製備的工藝流程作進一步詳細描述。實施例I :製備導電溝道為45nm的應變Si回型溝道CMOS集成器件及電路，具體步驟如下步驟1，MOS有源區的隔離製備，如圖2、圖3所示。(Ia)選取摻雜濃度為5 X 1015cm_3的N型Si襯底片I ;(Ib)利用幹法刻蝕工藝，在隔離區刻蝕出深度為3. 5iim的深槽；(Ic)利用化學汽相澱積(CVD)方法，在600°C，在襯底表面澱積厚度為20nm的第一 SiO2層2，將深槽內表面全部覆蓋；(Id)利用化學汽相澱積(CVD)方法，在600°C，在深槽內澱積一層厚度為50nm的SiN 層 3 ;(Ie)利用化學汽相澱積(CVD)方法，在600°C，在深槽內澱積Si024，形成深槽隔離5。步驟2，PMOS有源區外延材料製備，如圖4、圖5所示。(2a)光刻在PMOS有源區，用幹法刻蝕方法，在PMOS有源區，刻蝕出深度為3. 2 ii m的深槽；(2b)利用化學汽相澱積(CVD)的方法，在600°C，在襯底上澱積一層厚度為400nm的P型Si緩衝層6，摻雜濃度5 X IO15CnT3 ；(2c)利用化學汽相澱積(CVD)的方法，在600°C，在Si緩衝層上澱積一層厚度為
2ii m的P型SiGe層7，Ge組分底部為0%，上層為25%的梯度分布，摻雜濃度為5 X 1018cm_3 ；(2d)用化學汽相澱積(CVD)的方法，在600°C，在SiGe層上澱積一層Ge組分為25%，厚度為400nm的P型SiGe層8，摻雜濃度為I X 1020Cm_3，作為PMOS的漏區；(2e)用化學汽相澱積(CVD)的方法，在600°C，在SiGe層上澱積一層厚度為3nm的P型Si層9a，摻雜濃度為5X 1018cm_3，作為PMOS的P型輕摻雜源漏結構(P-LDD)；(2f)利用化學汽相澱積(CVD)的方法，在600°C，在SiGe層上澱積一層厚度為45nm的N型應變Si層9，作為PMOS溝道區，摻雜濃度為5 X IO17CnT3 ；(2g)用化學汽相澱積(CVD)的方法，在600°C，在SiGe層上澱積一層厚度為3nm的P型Si層％，摻雜濃度為5X 1018cm_3，作為PMOS的P型輕摻雜源漏結構(P-LDD)；(2h)利用化學汽相澱積(CVD)的方法，在600°C，在應變Si層上澱積一層厚度為400nm的Ge組分固定為25%的P型應變SiGe層10，作為PMOS源區，摻雜濃度為I X 102°cm_3 ；形成PMOS有源區11。步驟3，NMOS有源區材料製備，如圖4、圖5所示。(3a)光刻在NMOS有源區，用幹法刻蝕工藝，在NMOS有源區，刻蝕出深度為2. 8 ii m的深槽；(3b)利用化學汽相澱積(CVD)的方法，在600°C，在襯底上澱積一層厚度為400nm的P型Si緩衝層12，摻雜濃度5 X IO15CnT3 ；(3c)利用化學汽相澱積(CVD)的方法，在600°C，在Si緩衝層上澱積一層厚度為2ii m的P型SiGe層13，Ge組分底部為0%，頂部為25%的梯度分布，摻雜濃度為5 X 1015cm_3 ；(3d)利用化學汽相澱積(CVD)的方法，在600°C，在SiGe層上澱積一層Ge組分為25%，厚度為400nm的P型SiGe層14，摻雜濃度為5 X IO16CnT3 ；(3e)利用化學汽相澱積(CVD)的方法，在600°C，在SiGe層上澱積一層厚度為20nm的P型應變Si層15，NMOS溝道區，摻雜濃度為5X 1017cm_3，形成NMOS有源區16。步驟4，隔離和漏溝槽製備，如圖6、圖7所示。(4a)利用幹法刻蝕工藝，在PMOS源漏隔離區刻蝕出深度為0. 5 y m的淺槽；(4b)利用化學汽相澱積(CVD)方法，在600°C，在淺槽內填充SiO2 ；

(4c)用化學機械拋光(CMP)方法，除去多餘的氧化層，形成淺槽隔離17 ；(4d)利用化學汽相澱積(CVD)方法，在600°C，在PMOS有源區澱積一層緩衝的SiO2和SiN層；(4e)刻蝕出漏溝槽窗口，利用幹法刻蝕工藝，在PMOS漏區域刻蝕出深度為0. 7 y m漏溝槽18 ；(4f)利用化學汽相澱積(CVD)方法，在600°C，在襯底表面澱積厚度為15nm第二SiO2層，形成PMOS漏溝槽側壁隔離20 ;用幹法刻蝕去除漏區溝槽底部和PMOS源區表面以及NMOS有源區的第二 SiO2層；(4g)利用化學汽相澱積(CVD)方法，在600°C，在襯底表面澱積摻雜濃度為5 X IO2tlCnT3的P型Poly-Si，將PMOS漏溝槽填滿，再去除掉PMOS漏溝槽表面以外的Poly-Si，形成漏連接區22。步驟5，PMOS柵製備和PMOS形成，如圖8、圖9所示。(5a)在SiN表面上刻蝕出柵溝槽窗口，利用幹法刻蝕工藝，在PMOS柵區域刻蝕出深度為0. 7 ii m柵溝槽19 ；(5b)利用原子層化學汽相澱積(ALCVD)方法，在300°C，在襯底表面澱積一層HfO2,形成PMOS柵溝槽內的柵介質層21，厚度為IOnm;(5c)利用化學汽相澱積(CVD)方法，在600°C，在襯底表面澱積摻雜濃度為5 X IO20CnT3的P型Poly-SiGe，Ge組分為30%，將PMOS柵溝槽填滿；(5d)刻蝕掉PMOS柵溝槽以外的HfO2和Poly-SiGe，形成PMOS柵及引線23和源區24，最終形成PMOS器件25。步驟6，NMOS形成，如圖10、圖11所示。(6a)利用原子層化學汽相澱積(ALCVD)方法，在300°C，在NMOS有源區表面澱積一層厚度為IOnm的一層HfO2,作為NMOS的柵介質26 ；(6b)利用化學汽相澱積(CVD)方法，在600°C，在柵介質層上澱積一層Poly-SiGe層27，Ge組分為30%,厚度為200nm ；(6c)刻蝕 HfO2 和 Poly-SiGe 層，形成柵極；(6d)光刻NMOS有源區，對匪OS進行N型離子注入，形成摻雜濃度為I X IO18CnT3的N型輕摻雜源漏結構(N-LDD) 27a ；(6e)利用化學汽相澱積(CVD)方法，在600°C，在NMOS有源區表面澱積一層5nm的第三SiO2層，刻蝕襯底表面上的第三SiO2層，在Ploy-SiGe側壁保留下SiO2形成柵側牆28，形成NMOS柵電極；
(6f )在NMOS有源區注入濃度為I X 102°cm_3的磷離子，自對準生成NMOS的源區29和漏區30，最終形成NMOS器件31。步驟7，構成CMOS集成電路，如圖12、圖13所示。(7a)利用化學汽相澱積(CVD)方法，在600°C，在襯底表面生長一 SiO2層，光刻引線孔；(7b)在襯底表面派射一層金屬鈦(Ti),合金,形成金屬娃化物；(7c )光刻引線，形成NMOS漏極金屬弓丨線32、源極金屬 引線33和柵極金屬引線34，PMOS漏極金屬引線35、源極金屬引線36和柵極金屬引線37，構成導電溝道為45nm的應變Si CMOS集成器件及電路。實施例2 :製備導電溝道為30nm的應變Si回型結構CMOS集成器件及電路，具體步驟如下步驟1，MOS有源區的隔離製備，如圖2、圖3所示。(Ia)選取摻雜濃度為3X IO15CnT3的N型Si襯底片I ；(Ib)利用幹法刻蝕工藝，在隔離區刻蝕出深度為3 iim的深槽；(Ic)利用化學汽相澱積(CVD)方法，在700°C，在襯底表面澱積厚度為30nm的第一 SiO2層2，將深槽內表面全部覆蓋；(Id)利用化學汽相澱積(CVD)方法，在700°C，在深槽內澱積一層厚度為80nm的SiN 層 3 ;(Ie)利用化學汽相澱積(CVD)方法，在700°C，在深槽內澱積Si024，形成深槽隔離
iJ O步驟2，PMOS有源區外延材料製備，如圖4、圖5所示。(2a)光刻在PMOS有源區，用幹法刻蝕方法，在PMOS有源區，刻蝕出深度為2. 6 ii m的深槽；(2b)利用化學汽相澱積(CVD)的方法，在700°C，在襯底上澱積一層厚度為300nm的P型Si緩衝層6，摻雜濃度3 X IO15CnT3 ；(2c)利用化學汽相澱積(CVD)的方法，在700°C，在Si緩衝層上澱積一層厚度為I. 7 ii m的P型SiGe層7，Ge組分底部為0%，上層為20%的梯度分布，摻雜濃度為3 X IO18Cm 3 ；(2d)利用化學汽相澱積(CVD)的方法，在700°C，在SiGe層上澱積一層Ge組分為20%，厚度為300nm的P型SiGe層8，摻雜濃度為8 X IO19CnT3，作為PMOS的漏區；(2e)用化學汽相澱積(CVD)的方法，在700°C，在SiGe層上澱積一層厚度為4nm的P型Si層9a，摻雜濃度為3X 1018cm_3，作為PMOS的P型輕摻雜源漏結構(P-LDD)；(2f)利用化學汽相澱積(CVD)的方法，在700°C，在SiGe層上澱積一層厚度為30nm的N型應變Si層9，作為PMOS溝道區，摻雜濃度為I X IO17CnT3 ；(2g)用化學汽相澱積(CVD)的方法，在700°C，在SiGe層上澱積一層厚度為4nm的P型Si層％，摻雜濃度為3X 1018cm_3，作為PMOS的P型輕摻雜源漏結構(P-LDD)；(2h)利用化學汽相澱積(CVD)的方法，在700°C，在應變Si層上澱積一層厚度為300nm的Ge組分固定為20%的P型應變SiGe層10，作為PMOS源區，摻雜濃度為8 X IO19CnT3 ；形成PMOS有源區11。
步驟3，NMOS有源區材料製備，如圖2、圖3所示。(3a)光刻在NMOS有源區，用幹法刻蝕工藝，在NMOS有源區，刻蝕出深度為2. 4 y m的深槽；(3b)利用化學汽相澱積(CVD)的方法，在700°C，在襯底上澱積一層厚度為300nm的P型Si緩衝層12，摻雜濃度3 X IO15CnT3 ；(3c)利用化學汽相澱積(CVD)的方法，在700°C，在Si緩衝層上澱積一層厚度為I. 8 iim的P型SiGe層13，Ge組分底部為0%，頂部為20%的梯度分布，摻雜濃度為3 X IO15Cm 3 ；(3d)利用化學汽相澱積(CVD)的方法，在700°C，在SiGe層上澱積一層Ge組分為20%，厚度為300nm的P型SiGe層14，摻雜濃度為3 X IO16CnT3 ；
(3e)利用化學汽相澱積(CVD)的方法，在700°C，在SiGe層上澱積一層厚度為17nm的P型應變Si層15，NMOS溝道區，摻雜濃度為I X 1017cm_3，形成NMOS有源區16。步驟4，隔離和漏溝槽製備，如圖6、圖7所示。(4a)利用幹法刻蝕工藝，在PMOS源漏隔離區刻蝕出深度為0. 4 y m的淺槽；(4b)利用化學汽相澱積(CVD)方法，在700°C，在淺槽內填充SiO2 ;(4c)用化學機械拋光(CMP)方法，除去多餘的氧化層，形成淺槽隔離17 ；(4d)利用化學汽相澱積(CVD)方法，在700°C，在PMOS有源區澱積一層緩衝的SiO2和SiN層；(4e )刻蝕出漏溝槽窗口，利用幹法刻蝕工藝，在PMOS漏區域刻蝕出深度為0. 55um漏溝槽18 ；(4f)利用化學汽相澱積(CVD)方法，在700°C，在襯底表面澱積厚度為12nm第二SiO2層，形成PMOS漏溝槽側壁隔離20 ;用幹法刻蝕去除漏區溝槽底部和PMOS源區表面以及NMOS有源區的第二 SiO2層；(4g)利用化學汽相澱積(CVD)方法，在700°C，在襯底表面澱積摻雜濃度為3 X IO2tlCnT3的P型Poly-Si，將PMOS漏溝槽填滿，再去除掉PMOS漏溝槽表面以外的Poly-Si，形成漏連接區22。步驟5，PMOS柵製備和PMOS形成，如圖8、圖9所示。(5a)在SiN表面上刻蝕出柵溝槽窗口，利用幹法刻蝕工藝，在PMOS柵區域刻蝕出深度為0. 55 ii m柵溝槽19 ；(5b)利用原子層化學汽相澱積(ALCVD)方法，在350°C，在襯底表面澱積一層HfO2,形成PMOS柵溝槽內的柵介質層21，厚度為8nm ；(5c)利用化學汽相澱積(CVD)方法，在700°C，在襯底表面澱積摻雜濃度為3 X IO20CnT3的P型Poly-SiGe，Ge組分為20%，將PMOS柵溝槽填滿；(5d)刻蝕掉PMOS柵溝槽以外的HfO2和Poly-SiGe，形成PMOS柵及引線23和源區24，最終形成PMOS器件25。步驟6，NMOS形成，如圖10、圖11所示。(6a)利用原子層化學汽相澱積(ALCVD)方法，在350°C，在NMOS有源區表面澱積一層厚度為8nm的一層HfO2,作為NMOS的柵介質26 ；(6b)利用化學汽相澱積(CVD)方法，在700°C，在柵介質層上澱積一層Poly-SiGe層27，Ge組分為20%,厚度為300nm ；(6c)刻蝕 HfO2 和 Poly-SiGe 層，形成柵極；(6d)光刻NMOS有源區，對匪OS進行N型離子注入，形成摻雜濃度為3 X IO18CnT3的N型輕摻雜源漏結構(N-LDD) 27a ；(6e)利用化學汽相澱積(CVD)方法，在700°C，在NMOS有源區表面澱積一層4nm的第三SiO2層，刻蝕襯底表面上的第 三SiO2層，在Ploy-SiGe側壁保留下SiO2形成柵側牆28，形成NMOS柵電極；(6f )在NMOS有源區注入濃度為3X 102°cm_3的磷離子，自對準生成NMOS的源區29和漏區30，最終形成NMOS器件31。步驟7，構成CMOS集成電路，如圖12、圖13所示。(7a)利用化學汽相澱積(CVD)方法，在700°C，在襯底表面生長一 SiO2層，光刻引線孔；(7b)在襯底表面派射一層金屬鈦(Ti),合金,形成金屬娃化物；(7c)光刻引線，形成NMOS漏極金屬弓I線32、源極金屬引線33和柵極金屬引線34，PMOS漏極金屬引線35、源極金屬引線36和柵極金屬引線37，構成導電溝道為30nm的應變Si CMOS集成器件及電路。實施例3 :製備導電溝道為22nm的應變Si回型結構CMOS集成器件及電路，具體步驟如下步驟1，MOS有源區的隔離製備，如圖2、圖3所示。(Ia)選取摻雜濃度為I X IO15CnT3的N型Si襯底片I ;(Ib)利用幹法刻蝕工藝，在隔離區刻蝕出深度為2. 5iim的深槽；(Ic)利用化學汽相澱積(CVD)方法，在800°C，在襯底表面澱積厚度為40nm的第一 SiO2層2，將深槽內表面全部覆蓋；(Id)利用化學汽相澱積(CVD)方法，在800°C，在深槽內澱積一層厚度為IOOnm的SiN 層 3 ;(Ie)利用化學汽相澱積(CVD)方法，在800°C，在深槽內澱積Si024，形成深槽隔離
iJ O步驟2，PMOS有源區外延材料製備，如圖4、圖5所示。(2a)光刻在PMOS有源區，用幹法刻蝕方法，在PMOS有源區，刻蝕出深度為2. I ii m的深槽；(2b)利用化學汽相澱積(CVD)方法，在750°C，在襯底上澱積一層厚度為200nm的P型Si緩衝層6，摻雜濃度I X IO15CnT3 ；(2c)利用化學汽相澱積(CVD)方法，在750°C，在Si緩衝層上澱積一層厚度為I. 5 iim的P型SiGe層7，Ge組分底部為0 %，上層為15%的梯度分布，摻雜濃度為I X IO18CnT3 ；(2d)利用化學汽相澱積(CVD)方法，在750°C，在SiGe層上澱積一層Ge組分為15%，厚度為200nm的P型SiGe層8，摻雜濃度為5 X 1019cm_3，作為PMOS的漏區；(2e)用化學汽相澱積(CVD)的方法，在750°C，在SiGe層上澱積一層厚度為5nm的P型Si層9a，摻雜濃度為I X 1018cm_3，作為PMOS的P型輕摻雜源漏結構(P-LDD)；
(2f)利用化學汽相澱積(CVD)方法，在750°C，在SiGe層上澱積一層厚度為22nm的N型應變Si層9，作為PMOS溝道區，摻雜濃度為5 X IO16CnT3 ；(2g)用化學汽相澱積(CVD)的方法，在750°C，在SiGe層上澱積一層厚度為5nm的P型Si層％，摻雜濃度為I X 1018cm_3，作為PMOS的P型輕摻雜源漏結構(P-LDD)；(2h)利用化學汽相澱積(CVD)方法，在750°C，在應變Si層上澱積一層厚度為200nm的Ge組分固定為15%的P型應變SiGe層10，作為PMOS源區，摻雜濃度為5 X IO1W3,形成PMOS有源區11。步驟3，NMOS有源區材料製備，如圖4、圖5所示。(3a)光刻在NMOS有源區，用幹法刻蝕工藝，在NMOS有源區，刻蝕出深度為1.9iim的深槽；(3b)利用化學汽相澱積(CVD)的方法，在750°C，在襯底上澱積一層厚度為200nm 的P型Si緩衝層12，摻雜濃度I X IO15CnT3 ；(3c)利用化學汽相澱積(CVD)的方法，在750°C，在Si緩衝層上澱積一層厚度為1.5 iim的P型SiGe層13，Ge組分底部為0%，頂部為15%的梯度分布，摻雜濃度為I X IO15Cm 3 ；(3d)利用化學汽相澱積(CVD)的方法，在750°C，在SiGe層上澱積一層Ge組分為15%，厚度為200nm的P型SiGe層14，摻雜濃度為I X 1016cm_3;(3e)利用化學汽相澱積(CVD)的方法，在750°C，在SiGe層上澱積一層厚度為15nm的P型應變Si層15，NMOS溝道區，摻雜濃度為5X 1016cm_3，形成NMOS有源區16。步驟4，隔離和漏溝槽製備，如圖6、圖7所示。(4a)利用幹法刻蝕工藝，在PMOS源漏隔離區刻蝕出深度為0. 3 y m的淺槽；(4b)利用化學汽相澱積(CVD)方法，在800°C，在淺槽內填充SiO2 ;(4c)用化學機械拋光(CMP)方法，除去多餘的氧化層，形成淺槽隔離17 ；(4d)利用化學汽相澱積(CVD)方法，在800°C，在PMOS有源區澱積一層緩衝的SiO2和SiN層；(4e)刻蝕出漏溝槽窗口，利用幹法刻蝕工藝，在PMOS漏區域刻蝕出深度為0. 4 y m漏溝槽18 ；(4f)利用化學汽相澱積(CVD)方法，在800°C，在襯底表面澱積厚度為8nm第二SiO2層，形成PMOS漏溝槽側壁隔離20 ;用幹法刻蝕去除漏區溝槽底部和PMOS源區表面以及NMOS有源區的第二 SiO2層；(4g)利用化學汽相澱積(CVD)方法，在800°C，在襯底表面澱積摻雜濃度為I X IO2tlCnT3的P型Poly-Si，將PMOS漏溝槽填滿，再去除掉PMOS漏溝槽表面以外的Poly-Si，形成漏連接區22。步驟5，PMOS柵製備和PMOS形成，如圖8、圖9所示。(5a)在SiN表面上刻蝕出柵溝槽窗口，利用幹法刻蝕工藝，在PMOS柵區域刻蝕出深度為0. 4 ii m柵溝槽19 ；(5b)利用原子層汽相化學澱積(ALCVD)方法，在400°C，在襯底表面澱積一層HfO2,形成PMOS柵溝槽內的柵介質層21,厚度為6nm ；(5c)利用化學汽相澱積(CVD)方法，在800°C，在襯底表面澱積摻雜濃度為I X IO20CnT3的P型Poly-SiGe, Ge組分為10%,將PMOS柵溝槽填滿；(5d)刻蝕掉PMOS柵溝槽以外的HfO2和Poly-SiGe，形成PMOS柵及引線23和源區24，最終形成PMOS器件25。步驟6，NMOS形成，如圖10、圖11所示。(6a)利用原子層汽相化學澱積(ALCVD)方法，在400°C，在NMOS有源區表面澱積一層厚度為6nm的一層HfO2,作為NMOS的柵介質26 ；(6b)利用化學汽相澱積(CVD)方法，在800°C，在柵介質層上澱積一層Poly-SiGe層27，Ge組分為10%,厚度為IOOnm ；(6c)光刻出柵極窗口，刻蝕掉多餘的HfO2層和Poly-SiGe層；
(6d)光刻NMOS有源區，對匪OS進行N型離子注入，形成摻雜濃度為5 X IO18CnT3的N型輕摻雜源漏結構(N-LDD) 27a ；(6e)利用化學汽相澱積(CVD)方法，在800°C，在NMOS有源區表面澱積一層3nm的第五SiO2層，刻蝕襯底表面上的第五Si02層，在Ploy-SiGe側壁保留下SiO2形成柵側牆28，形成NMOS柵電極；(6f )在NMOS有源區注入濃度為5X 102°cm_3的磷離子，自對準生成NMOS的源區29和漏區30，最終形成NMOS器件31。步驟7，構成CMOS集成電路，如圖12、圖13所示。(7a)利用化學汽相澱積(CVD)方法，在800°C，在襯底表面生長一 SiO2層，光刻引線孔；(7b)在襯底表面派射一層金屬鈦(Ti),合金,形成金屬娃化物；(7c)光刻引線，形成NMOS漏極金屬弓I線32、源極金屬引線33和柵極金屬引線34，PMOS漏極金屬引線35、源極金屬引線36和柵極金屬引線37，構成導電溝道為22nm的應變Si CMOS集成器件及電路。以上實驗過程中的數據統計表I所示。
權利要求
1.一種應變Si回型垂直溝道CMOS集成器件，其特徵在於，NMOS和PMOS器件的導電溝道均為應變Si材料。
2.根據權利要求I所述的應變Si回型垂直溝道CMOS集成器件，其特徵在於，所述NMOS的導電溝道為張應變Si材料，所述PMOS的導電溝道為壓應變Si材料。
3.根據權利要求I所述的應變Si回型垂直溝道CMOS集成器件，其特徵在於，NMOS的導電所述溝道為平面溝道，所述PMOS的導電溝道為垂直溝道。
4.一種權利要求1-3任一項所述應變Si回型垂直溝道CMOS器件及電路製備方法，其特徵在於，包括如下步驟 第一步、選取摻雜濃度為I 5X IO15CnT3左右的N型Si襯底片； 第二步、利用幹法刻蝕工藝，在隔離區刻蝕出深度為2. 5 3. 5 y m的深槽，利用化學汽相澱積(CVD)方法，在600 800°C，在襯底表面澱積厚度為20 40nm的第一 SiO2層，將深槽內表面全部覆蓋，再澱積一層厚度為50 IOOnm的SiN，最後澱積SiO2將深槽內填滿，形成深槽隔離； 第三步、光刻在PMOS有源區，用幹法刻蝕工藝，在PMOS有源區，刻蝕出深度為2. I 3.2 iim的深槽，利用化學汽相澱積(CVD)方法，在600 750°C，在PMOS有源區(即深槽)選擇性外延生長七層材料第一層是厚度為200 400nm的P型Si緩衝層，摻雜濃度為I 5 X IO15CnT3 ;第二層是厚度為I. 5 2 ii m的P型SiGe漸變層，底部Ge組分是0 %，頂部Ge組分是15 25%，摻雜濃度為I 5 X IO18CnT3 ;第三層是Ge組分為15 25%，厚度為200 400nm的P型SiGe層，摻雜濃度為5 X IO19 I X 102°cnT3，作為PMOS的漏區，第四層是厚度為3飛nm的P型應變Si層，摻雜濃度為I 5 X IO1W3,作為第一 P型輕摻雜源漏結構(P-LDD)層，第五層是厚度為22 45nm的N型應變Si層，摻雜濃度為5 X IO16 5 X IO17CnT3，作為PMOS的溝道，第六層是厚度為3 5nm的P型應變Si層，摻雜濃度為I 5 X 1018cm_3，作為第二P型輕摻雜源漏結構(P-LDD)層，第七層是Ge組分為15 25%，厚度為200 400nm的P型SiGe，摻雜濃度為5 XlO19- lX102°cnT3，作為PMOS的源區； 第四步、光刻在NMOS有源區，用幹法刻蝕工藝，在NMOS有源區，刻蝕出深度為1.9 2.8um的深槽；利用化學汽相澱積(CVD)方法，在600 750°C，在NMOS有源區選擇性外延生長四層材料第一層是厚度為200 400nm的P型Si緩衝層，摻雜濃度為I 5 X IO1W,第二層是厚度為I. 5 2 ii m的P型SiGe漸變層，底部Ge組分是0%，頂部Ge組分是15 25%,摻雜濃度為I 5 X 1015cnT3，第三層是Ge組分為15 25%，厚度為200 400nm的P型SiGe層，摻雜濃度為I 5X1016cm_3，第四層是厚度為15 20nm的P型應變Si層，摻雜濃度為5 X IO16 5 X IO17CnT3作為NMOS的溝道； 第五步、利用幹法刻蝕工藝，在PMOS源漏隔離區刻蝕出深度為0. 3 0. 5iim的淺槽；再利用化學汽相澱積(CVD)方法，在600 800°C，在淺槽內填充SiO2 ;最後，用化學機械拋光(CMP)方法，除去多餘的氧化層，形成淺槽隔離； 第六步、利用化學汽相澱積(CVD)方法，在600 800°C，在PMOS有源區，澱積一層SiO2緩衝層和SiN層，刻蝕出漏溝槽窗口，利用幹法刻蝕工藝，在PMOS漏區域刻蝕出深度為0. 4 0. 7 ii m漏溝槽；利用化學汽相澱積(CVD)方法，600 800°C，在襯底表面澱積厚度為8 15nm第二 SiO2層，形成PMOS漏溝槽側壁隔離；用幹法刻蝕去除漏區溝槽底部和PMOS源區表面以及NMOS有源區的第二 SiO2層；利用化學汽相澱積(CVD)方法，在600 800°C，在襯底表面澱積摻雜濃度為I 5X 102°cm_3的P型Poly-SiJf PMOS漏溝槽填滿，再去除掉PMOS漏溝槽表面以外的Poly-Si，形成漏連接區； 第七步、刻蝕出柵溝槽窗口，利用幹法刻蝕工藝，在PMOS漏柵區域刻蝕出深度為0. 4 .0. 7um柵溝槽；利用原子層化學汽相澱積(ALCVD)方法，在300 400°C，在襯底表面澱積厚度為6 IOnm的HfO2層，形成PMOS柵溝槽內的柵介質層；刻蝕掉PMOS柵溝槽以外的HfO2層；利用化學汽相澱積(CVD)方法，在600 800°C，在襯底表面澱積摻雜濃度為I 5 X IO2ciCnT3的P型Poly-SiGe，Ge組分為10 30 %，將PMOS柵溝槽填滿，再去除掉PMOS柵溝槽表面以外的Poly-SiGe，形成源區和柵，最終形成PMOS器件； 第八步、利用(ALCVD)方法，在300 400°C，在NMOS有源區上澱積一層HfO2層，厚度為6 10nm，作為NMOS的柵介質，利用化學汽相澱積(CVD)方法，在600 800°C，在NMOS有源區上澱積一層Poly-SiGe，厚度為100 300nm，Ge組分為10 30%，刻蝕出NMOS柵極； 第九步、光刻NMOS有源區，對NMOS進行N型離子注入，形成摻雜濃度為I 5 X IO18CnT3的N型輕摻雜源漏結構(N-LDD)； 第十步、在襯底表面，利用化學汽相澱積(CVD)方法澱積第三層SiO2，厚度為3 5nm，隨後利用幹法刻蝕工藝刻掉多餘的SiO2，保留柵極側壁SiO2，形成側牆； 第十一步、在NMOS有源區進行N型磷離子注入，自對準生成NMOS的源區和漏區，使源區和漏區摻雜濃度達到I 5X 102°cm_3 ； 第十二步、利用化學汽相澱積(CVD)方法，在600 800°C，在襯底表面生長一 SiO2層，光刻引線窗口，在整個襯底上濺射一層金屬鈦(Ti)，合金，自對準形成金屬矽化物，清洗表面多餘的金屬，形成CMOS金屬接觸，光刻引線，形成漏極、源極和柵極金屬引線，構成導電溝道為22 45nm的應變Si CMOS集成器件及電路。
5.根據權利要求4所述的方法，其特徵在於，所述PMOS溝道長度根據第二步澱積的N型應變Si層厚度確定，取22 45nm，NMOS的溝道長度由工藝決定，取22 45nm。
6.根據權利要求4所述的方法，其特徵在於，最高溫度根據第三、四、五、六、七、八、十和十二步中的化學汽相澱積(CVD)工藝溫度決定，最高溫度< 800°C。
全文摘要
本發明公開了一種應變Si垂直回型溝道納米CMOS集成器件及製備方法，首先在600～800℃，在襯底製備有源區隔離，在NMOS和PMOS有源區上分別連續生長Si緩衝層、漸變SiGe層、固定組分SiGe層、應變Si層、Si緩衝層、漸變SiGe層、應變Si、固定組分SiGe層、輕摻雜源漏層、應變Si層、輕摻雜源漏(LDD)層、固定組分SiGe層。在PMOS有源區分別幹法刻蝕漏和柵溝槽，在溝槽中製備漏區和柵極，形成PMOS器件；在NMOS有源區生長柵介質層，澱積多晶SiGe，形成柵極，形成NMOS器件，光刻引線，形成漏極、源極和柵極金屬引線，製成CMOS集成器件及電路；本發明利用張應變Si材料遷移率各向異性的特點，在垂直和水平結構相結合的技術下，在低溫下製造出性能增強的應變Si回型垂直溝道CMOS集成器件及電路。
文檔編號H01L27/092GK102723332SQ201210244170
公開日2012年10月10日 申請日期2012年7月16日 優先權日2012年7月16日
發明者宋建軍, 宣榮喜, 張鶴鳴, 李妤晨, 王斌, 王海棟, 胡輝勇, 郝躍 申請人:西安電子科技大學