用於串行通信的高速驅動器的製作方法

2023-05-07 20:19:31

專利名稱：用於串行通信的高速驅動器的製作方法
技術領域：
本發明涉及輸出信號驅動器，具體地說，涉及具有波形整形即加重能力的差分信號驅動器，且更具體地說，涉及適用於電流型邏輯CML應用的差分輸出驅動器。
背景技術：
參閱圖1，傳輸到接收器緩衝器11的一系列二進位邏輯信號可由一系列高低脈衝組成，分別代表邏輯高和邏輯低信號。這種典型類型的信號傳輸使用單一信號線利用電壓高電平(例如VCC)和電壓低電平(例如GND)來傳輸邏輯1和邏輯0(即邏輯高和邏輯低信號)。雖然實施簡單，但隨著傳輸頻率和/或通信線路的增加，這種類型的信號傳輸會惡化。
為了改善傳輸完整性和信號恢復，可以使用差分信號傳輸，如圖2所示。在這種情況下，使用兩條線路來傳輸邏輯信號。第一條線路傳輸邏輯信號的真實邏輯形式13，而第二條線路傳輸信號的互補邏輯形式15。兩條線路都加到該傳輸接收器端的差分放大器17的輸入端。由於差分放大器17可通過比較兩條信號線的相對電壓並確定兩條線中哪一條處於較高電位來識別所接收的邏輯信號，所以任一條線都不需要在沿到接收器17的傳輸線上一直保持完全邏輯高電壓電平(VCC)或完全邏輯低電壓電平(GND)。因此，差分通信系統比單端通信系統能實現更高的頻率和更長的通信線路。但隨著頻率進一步增加，這種典型的差分傳輸系統的實現也開始經受信號惡化和信號恢復問題。
高頻設計，即在千兆赫範圍內，由於在物理傳輸介質即傳輸線本身的二次效應而很具挑戰性。這些二次效應在較低頻率時可忽略不計，但在較高頻率時卻是顯著的。傳輸線趨膚效應、介電損耗以及因信號線中幾何形狀的改變而引起的不連續性，都會使信號惡化，即改變行波的形狀。減輕物理介質這些惡化影響的一種方法是對驅動信號脈衝(來自輸出驅動器的)整形，以使其在接收端產生較好的信噪比。
已經發現，通過實現稱為加重或前置加重的技術(即在驅動器-接收器通信對的輸出驅動器側實施的一種波形整形技術，以便在接收器側有更好的信號恢復)，信號恢復的成功率可以增加。雖然加重技術可應用於單端傳輸系統，但它最常與差分信號傳輸系統相關聯。
已知有多種加重應用技術，但通常的加重技術通過在邏輯轉變時增加所傳輸邏輯信號的電壓(和/或電流)電平來改善信號恢復。例如在圖3中，所傳輸的真實邏輯信號21及其互補邏輯信號23在邏輯轉變時(即從邏輯「1」轉變到邏輯「0」時，反之亦然，如圖1從右到左邏輯轉變之後示範地所示)都增加了電壓幅度。這些邏輯轉變在圖3中用標記「Tr」標識。如果在連續信號傳輸中沒有發生邏輯轉變，則去除加重整形(即電壓擺幅電平回到未加重電平)，直到下一次邏輯轉變為止。
在圖3中，脈衝串的右側代表向差分放大器19運行的較早傳輸的脈衝，而脈衝串的左側代表信號發射器(未示出)放在傳輸線上最近傳輸的信號。於是，從右到左(即從較早的傳輸到最近的傳輸)來看此脈衝串，就可標識發生邏輯轉變的脈衝，如標記Tr所標識的。例如，在脈衝串左側(即發射器側)所示的最後四個邏輯信號脈衝是「1011」，所以在最早兩個連續1之間沒有邏輯轉變，但在最近兩個脈衝「10」處確實有邏輯轉變。邏輯轉變的電壓高和電壓低電平的幅度因此都有增加，即，加重或前置加重。但在連續信號脈衝中沒有發生邏輯轉變時，例如未標識有標記「Tr」的那些脈衝，電壓高和電壓低電平的幅度都降到較低幅度的電平。
為了進一步闡明在高頻時對信號進行加重的好處，圖4示出一種設置，用於分析在真實的、即物理傳輸線上高頻差分信號傳輸的不良效果。傳輸線14和16象徵性地用框來表示，賦予和物理傳輸線一致的電特性，例如必要的話賦予它50Ω的電阻值以及任何適合的電抗值。同理，地平面12用一對框來表示，賦予其適合的電特性。信號驅動器(未示出)分別通過傳輸線14和16左側的傳輸導線14a和16a施加差分信號。施加的差分信號傳播傳輸線14和16的長度，直到到達接收導線14b和16b，並被加到傳輸線14和16右側的接收器(未示出)上。習慣做法是，50Ω的終接電阻器18和20將接收導線14b和16b接地，以減少信號反射和最大化信噪比。在本討論中，加到傳輸導線14a/16a上並在接收導線14b/16b上觀察的理想差分脈衝波形將與也是加到傳輸導線14a/16a上並同樣在接收導線14b/16b上觀察的加重整形的波形進行比較。
在圖5中，為清晰起見，對加到傳輸導線14a/16a上的理想差分脈衝信號和加重整形的差分信號給予不同的DC電壓偏置，以便避免使理想的和加重整形的信號重疊。此DC偏置對本說明並不至關重要。下面一組波形，即波形20a和22a，代表從理想源(未示出)被驅動到傳輸線14和16上的真實和互補差分信號。上面一組波形，即波形24a和26a，代表來自驅動器電路的真實和互補差分信號，該驅動器電路以受控方式對脈衝進行整形，即，使用加重整形。
理想傳輸線延遲信號的時間將僅是信號穿過傳輸線長度所用的時間，且不會改變穿過信號的形狀。但是，在真實(即物理)傳輸線中並非這種情況，特別是在非常高頻率傳輸信號時。在物理傳輸線中，傳輸的信號在穿過傳輸線時會有退化，且其形狀會有改變。
參閱圖6，下面一組波形20b和22b，表示由理想源發出的真實和互補差分信號(圖5中的20a/22a)在它們已穿過傳輸線14/16併到達接收導線14b和16b(圖4)時的形狀。上面一組波形24b和26b，表示由脈衝整形驅動器(即用加重)發出的真實和互補信號24a和26a在它們已穿過傳輸線14/16併到達接收導線14b/16b後的形狀。如上所述，每組所接收的互補信號20b/22b和24b/26b將加到各自的接收器(例如差分放大器)上，其會試圖恢復所傳輸的數據。但是，由於兩組信號20b/22b和24b/26b都有失真(即，在通過傳輸線14和16時它們的形狀已被改變)，因此接收器能更好地讀出哪組波形並正確地恢復所傳輸的數據就不是很明顯。換句話說，不清楚哪組接收的波形信號具有更好的質量。
識別所接收差分信號的質量的一種方法是，繪製每組波形中真實和互補信號之間差異的眼圖。圖7示出了分別從傳輸線接收器端的兩組互補信號20b/22b和24b/26b構建的兩個眼圖。通過解釋在該領域中眼圖通常是如何構建的，就能很好地理解眼圖的構造。基帶波形通常連接到示波器，該示波器的時基由接收採樣器定時觸發，每P秒一次。於是，一長序列的隨機數據被饋送到發射器。結果是假設波形中可能有P秒轉變，形成類似眼睛的圖案。只要眼睛是「睜開」的，就可恢復傳輸的數據，但如果眼睛是「閉合」的，就不可能恢復傳輸的數據。由此，所接收信號的質量可通過確定其所得眼圖的睜開情況來進行估量。
在圖7中，左圖來自從理想源(圖5中的理想脈衝波形20a/22a)接收的信號(圖6中的波形20b/22b)，而右圖來自從波形整形驅動器(圖5中的加重波形24a/26a)接收的信號(圖6中的波形24b/26b)。圖中覆蓋了3個數據位周期，每個周期400ps，總共1.2ns。可以看出，在左圖中看不見眼睛，即，眼睛是「閉合」的，意思是理想的矩形脈衝已退化到在傳輸線的接收端已沒有可識別的數據信號可被恢復的程度。右圖示出加重整形的信號(即整形脈衝)在圖中產生睜開的眼睛38，意思是接收器肯定能恢復傳輸的數據。所接收信號中的改善程度是傳輸線和整形信號加重的量/類型的函數。
在過去，用於實現波形整形(即加重或前置加重)技術的電路通常需要具有寄存器和邏輯比較器的控制邏輯電路，以對信號驅動器上的當前邏輯輸出和以前的邏輯輸出進行比較，以便識別邏輯轉變，並確定是否應進行加重。而且在現有技術中，輸出驅動器本身通常由兩個單獨和獨立的輸出驅動器電路組成，一個提供加重輸出電壓電平，而另一個提供未加重(即降低的)輸出電壓電平。控制邏輯電路將根據是否應進行加重來選擇輸出驅動器中的一個或另一個(或二個)。
例如在圖8中，在現有技術的前置加重發射器中(為簡明起見僅示出一對真實或互補線中的一條線)，待傳輸的數據直接加到非加重信號驅動器30上，該驅動器提供降低的電壓擺幅。非加重驅動器30的上拉PMOS電晶體和下拉NMOS電晶體都作成比較弱，且不能將輸出線32完全上拉到VCC，或將輸出線32完全下拉到GND。於是，該實例提供了第二信號驅動器34，其在需要前置加重時被激勵。通過使第一30和第二34信號驅動器一前一後工作，輸出線32接收到增大的電流提供/消耗(sourcing/draining)能力，由此可一直被驅動到邏輯高電軌(power rail)和一直被驅動到邏輯低電軌。
如所示，此電路要求將待傳輸的信號加到移位寄存器36上，以保持以前傳輸的邏輯信號的記錄。將移位寄存器36的內容加到數字比較器38上，以識別以前和當前輸出數據信號之間的邏輯轉變，並將數字比較器38的輸出加到前置加重控制器40上，該控制器還接收待傳輸的當前數據，並在需要時選擇性地激勵第二信號驅動器34。
使用移位寄存器和數字比較器使輸出驅動器的整體結構更為複雜，並且增大了。而且，圖8所示的前置加重電路是基於CMOS的電路，但CMOS電路常常不適合非常高頻率的應用。在非常高頻率時，通常需要基於電流的電路，例如電流型邏輯(CML)電路。

發明內容
本發明的一個目的是，提供簡化結構的波形整形加重電路。
本發明的另一目的是，提供適於電流型邏輯電路的加重電路。
本發明是適於高頻(即千兆赫範圍)應用中差分信號傳輸的信號驅動器。本發明的信號驅動器還提供了實現加重技術(即在驅動器側的波形整形)的簡化電路結構，以便在接收器側有更好的信號恢復。
加重技術通過在預定點，例如在邏輯轉變時，增加邏輯信號的電壓(或電流)電平來改善信號恢復。例如，如果未加重的邏輯高(即邏輯1)通常用3.3V電壓電平來表示，則加重的邏輯高可以有4V的電壓電平。繼續用這個實例，如果未加重的邏輯低(即邏輯0)通常用1V電壓電平來表示，則加重的邏輯低可以有0V的電壓電平。
已經發現即使僅在輸出信號邏輯轉變時進行加重，也可實現足夠的信號恢復改善。例如，如果輸出信號驅動器正在輸出一串未加重的邏輯1，則輸出信號驅動器會輸出3.3V的未加重電壓高電平。在其輸出轉變到邏輯低時，輸出信號驅動器會進行加重，並提供0V的加重邏輯低電平。在這次邏輯轉變後，如果輸出信號驅動器繼續輸出一串邏輯0，則加重會被去除，且輸出信號驅動器會提供例如1V的未加重邏輯低電平。如果輸出信號驅動器然後又轉變為邏輯高，則信號驅動器會施加4V的加重邏輯高電平。隨後，如果輸出信號驅動器不再有另一次邏輯信號轉變，並繼續輸出一串邏輯1，則加重會被去除，且輸出電壓會降到3.3V的未加重高電平。
為此，按照本發明輸出驅動器的功能被分為第一和第二部分輸出驅動器，每個部分都將其各自的輸出端連接到公共輸出線。第一部分輸出驅動器優化為在非加重操作期間提供電壓低輸出，而第二部分輸出驅動器優化為在非加重期間提供電壓高輸出。這樣，在非加重操作期間，兩個部分輸出驅動器中的一個或另一個分別驅動輸出線，以提供較小電壓擺幅的邏輯高或邏輯低。
每個部分輸出驅動器實現為反相電壓跟隨器放大器，其結構模型可以是上拉電阻與控制電晶體串聯，而控制電晶體與預定強度的電流吸收器串聯。第一和第二電壓跟隨器放大器的電流吸收能力由此分別由強度不平衡的第一和第二電流吸收器控制。也就是說，第一電流吸收器的強度可比第二電流吸收器的強度例如大三倍。
在非加重操作時，第一電壓跟隨器放大器用於在輸出線上施加未加重邏輯低，因為其較強的第一電流吸收器能夠拉低輸出線，不管上拉電阻如何。同樣，在非加重操作時，第二電壓跟隨器放大器用於施加未加重的邏輯高，因為其較弱的電流吸收器不能完全克服上拉電阻，由此輸出線保持在邏輯高電平，但電壓低於VCC，即在未加重邏輯高電平。換句話說，只有第一電壓跟隨器放大器操作時，其較強的電流吸收器可在輸出線上施加例如1V的未加重邏輯低電壓，但不能完全將輸出線拉到地。同樣，只有第二電壓跟隨器放大器操作時，其較弱的電流吸收器可以部分拉低輸出線，但輸出線保持在高邏輯電平電位(雖然低於VCC)，例如3.3V。
為了獲得用於加重操作的較大電壓擺幅，使第一和第二部分輸出驅動器一起工作。它們的組合操作可使輸出線從電軌完全擺動到另一電軌。也就是說，當兩個電流吸收器同時接通時，它們的組合下拉動作可迫使輸出線一直降到例如0V的加重電平。同樣，當兩個電流吸收器都斷開時，反相放大器的上拉電阻可將輸出一直拉到例如VCC的加重電平，因為它不受任何電流吸收器的阻礙。這樣，在加重期間，輸出線就獲得較大的電壓擺幅，例如0V到4V。
通過結合附圖參閱以下說明和權利要求書，本發明的其它目的和成就以及對本發明更充分的理解，將變得顯而易見。


圖中相同的參考標號表示相同的部件。
圖1是加到接收器上的位流。
圖2是加到差分接收器上的圖1位流的差分表示。
圖3是加到差分接收器上的加有加重的圖1位流的差分表示。
圖4示出用於分析物理傳輸線中脈衝失真的電路結構。
圖5示出作比較的一對差分傳輸，即一對矩形脈衝和一對加重整形脈衝。
圖6示出高頻時圖5中兩對脈衝穿過傳輸線時得到的脈衝形狀。
圖7示出圖6中波形的眼圖。
圖8示出向輸出驅動器提供加重波形整形的現有技術電路。
圖9為按照本發明的輸出驅動器的簡化圖。
圖10示出圖9驅動器輸出的有加重和無加重的波形。
圖11為圖9輸出驅動器的簡化電路結構。
圖12為圖9驅動器的更完整的差分電路圖。
圖13為圖12電路的符號圖。
圖14為圖13符號圖的內部結構的方框結構。
圖15示出圖13結構的示範性操作。
圖16a示出圖14中框63a的內部視圖。
圖16b示出圖14中框63b的內部視圖。
具體實施例方式
本輸出驅動器適用於差分輸出驅動器，還適用於基於電流的電路，例如電流型邏輯CML。眾所周知，差分輸出驅動器在兩條輸出導線上分別輸出真實和互補波形信號，它們一起構成單個數據邏輯信號。為清晰起見，開始僅解釋差分驅動器的一半，即，輸出差分信號中真實分量的差分輸出驅動器部分。這類似於單端輸出驅動器。應理解到，完整的差分驅動器還包括附加的互補電路，類似於產生真實信號分量的電路，並設計成產生真實信號分量的邏輯補。完整的差分輸出驅動器在以下討論中說明。
參閱圖9，按照本發明的輸出驅動器包括至少一個上拉組件71、兩個下拉組件73和75、兩個電晶體器件47和49以及一個輸出節點77。上拉組件71耦合在第一電軌即VCC和輸出節點77之間，並可包括電阻器件，例如上拉電阻(未示出)，用於基於電流的電路，或者包括上拉電晶體(未示出)。第一電晶體器件47優選是NMOS電晶體，對第一信號D作出響應，選擇性地將第一下拉組件73耦合到輸出節點77。同樣，第二電晶體器件49優選是NMOS電晶體，對第二信號T作出響應，選擇性地將第二下拉組件75耦合到輸出節點77。優選的是，第一和第二下拉組件73和75都連接到第二電軌GND，並實現為強度不等的可變電流源，用作電流吸收器或消耗器，以下將作更詳細的解釋。應理解到，上拉組件71、第一電晶體器件47和第一下拉組件73構成電壓跟隨器配置中的第一反相放大器，而上拉組件71、第二電晶體器件49和第二下拉組件75構成電壓跟隨器配置中的第二反相放大器。
下拉器件75優選為比較弱，當電晶體49被激勵時不能將節點77下拉到GND。就是說，上拉組件71優選為足夠強以克服下拉組件75，並將輸出節點77保持在一個代表沒有加重的邏輯高電壓電平的電壓電位。例如，如果VCC是4V，且電晶體49被激勵，而電晶體47斷開，則只有下拉組件75會有效地將節點77下拉，但由於上拉組件71較強，因此輸出節點77僅從VCC略微降低到代表沒有加重的邏輯高的值，例如3.3V。所以，通過激勵電晶體49而保持電晶體47截止，就將未加重邏輯高電壓加到節點77上。
下拉組件73比下拉組合75強，但仍比上拉組件71弱。就是說，下拉組件73優選為足夠強，以將輸出節點77向GND下拉，但上拉組件71阻止節點77達到GND。所以，當電晶體47被激勵而電晶體49斷開時，輸出節點77優選被下拉到一個代表沒有加重的邏輯低電平即高於GND的電平的低電壓值，例如0.7V。
在不需要加重時的操作，通過激勵電晶體49而保持電晶體47斷開，未加重邏輯高電位就加到輸出節點77上。同樣，在不需要加重時，通過激勵電晶體47而保持電晶體49斷開，未加重邏輯低電位就加到輸出節點77上。實際上，在輸出節點77上加未加重邏輯高或邏輯低取決於信號D和信號T。在目前情況下，在輸出節點77上加未加重邏輯高就要求信號D和T分別具有值「10」。相反，在輸出節點77上加未加重邏輯低就要求信號D和T分別具有值「01」。實際上，通過將真實邏輯信號加在線D上而將互補邏輯信號加在線T上，就獲得未加重邏輯電平。
為了將加重電壓電平加到輸出節點77上，就要使下拉組件73和下拉組件75一致工作。要將加重邏輯高電平信號加在輸出節點77上，就將電晶體47和49都斷開，以使下拉組件73和75都從輸出節點77斷開。這就允許上拉組件71自由地將輸出節點77一直拉到VCC，不受阻礙。要將加重電平邏輯低加在輸出節點77上，就將電晶體47和49都接通，即，都被激勵，以使下拉組件77和79都耦合到輸出節點77。如上所述，下拉組件77或79都不能單獨將輸出節點77一直下拉，即到GND，但下拉組件73和75一起工作就能克服上拉組件71，並將輸出節點77下拉到加重邏輯低電壓電平，即GND。這樣，將加重邏輯高加在輸出節點77上就要求信號D和T分別具有匹配值「00」，而將加重邏輯低加在輸出節點77上就要求信號D和T分別具有匹配值「11」。實際上，通過將相同的真實邏輯信號加到信號D和T上，就獲得加重邏輯電平。
換句話說，當需要加重時，例如檢測到邏輯轉變時，信號T接收和信號D相同的邏輯信號，而當不需要加重時，信號T接收和信號D相反的邏輯。
參閱圖10，圖9中輸出驅動器的操作視圖示出兩個邏輯高電壓值(Vhigh_1和Vhigh_2)以及兩個邏輯低電壓值(Vlow_1和Vlow_2)。Vhigh_1表示加重電壓高電平，而Vhigh_2表示未加重電壓高電平。Vlow_1表示加重電壓低電平，而Vlow_2表示未加重電壓低電平。圖中示出四種操作方式。首先，通過對信號D和T都賦值「0」，導致下拉組件73和75都從輸出節點77斷開，得到邏輯高加重電平。其次，通過對信號D賦值「0」而對信號T賦值邏輯補「1」，導致第二下拉組件75耦合到輸出節點77，而第一下拉組件73從輸出節點77斷開，得到邏輯高未加重電平。如上所述，第二下拉組件75有效用於降低輸出節點77的電位，但它不夠強，不能單獨將輸出節點77降到邏輯低電平。在第三種操作方式，通過對信號D和T都賦值「1」，導致第一和第二下拉組件73和75都耦合到輸出節點77，且二者有效地將輸出節點77下拉，得到邏輯低加重電平。最後，通過對信號D賦值「1」而對信號T賦值相反的「0」，導致第一下拉組件73耦合到輸出節點77，而第二下拉組件75從輸出節點77斷開，得到邏輯低未加重電平。如上所述，第一下拉組件73有效用於將輸出節點77的電位降低到未加重邏輯低電平，但它不夠強，不能單獨將輸出節點77降到加重邏輯低電平。
參閱圖11，所有類似於圖9元件的元件具有類似的參考特徵，以上已作說明。在當前情況下，上拉組件71由上拉電阻31實施。第一下拉組件73由可變電流源33實施，其電流提供幅度受第一偏置信號BiasD控制。第二下拉組件75由第二可變電流源35實施，其電流提供幅度受第二偏置信號BiasT控制。和以前一樣，電晶體47對信號D作出響應，而電晶體49對信號T作出響應。
圖11中還示出了前置驅動器41和43，它們分別輸出信號D和T。前置驅動器41包括上拉電阻45、電晶體37和電流源48。前置驅動器43包括上拉電阻55、電晶體57和電流源59。前置驅動器41和前置驅動器43都受控制電路61控制，控制電路61輸出以下信號數據信號Dt，它耦合到電晶體37的控制柵；轉變數據信號Tt，它耦合到電晶體57的控制柵；以及信號Idle，它耦合成選擇性地接通和斷開電流源48和59。這樣，當信號Idle已將電流源48和59接通時，前置驅動器41和43響應於信號Dt和Tt選擇性地激勵和去激勵輸出驅動器，但當控制電路61斷開電流源48和59時，上拉電阻45和55分別將信號D和T向VCC上拉，不管信號Dt和Tt的值如何。
本討論至此已說明了輸出驅動器和一組前置驅動器，但如上所述，本發明的輸出驅動器優選用於差分傳輸環境。所以，需要兩組互補輸出驅動器和前置驅動器來實現按照本發明的差分輸出驅動器。
參閱圖12，所有類似於圖11元件的元件具有類似的參考特徵，不同的是，當需要兩組邏輯反相的電路來實現真實和互補任務時，加上後綴指示符來區別這些元件，即「t」表示真，而「c」表示補。例如，電阻31t、電晶體47t和電流源33對應於圖11中的電阻31、電晶體47和電流源33，且它們實現輸出驅動器的真實功能，以輸出真實數據信號D+。同樣，電阻31c、電晶體47c和電流源33對應於圖11中的上拉電阻31、電晶體47和電流源33，且它們一起實現互補功能，以輸出互補信號D-。應指出，為簡單起見，真實和互補輸出驅動器電路組件31t/c和47c/t共用同一電流源33。應理解到，必要時也可採用單獨的電流源。同樣，電晶體49t和49c實現圖11中電晶體49的真實和互補等效行為。電晶體49t和49c共用電流源35。
前置驅動器41t輸出信號D，此信號耦合到電晶體47t，且前置驅動器43t輸出信號T，此信號耦合到電晶體49t。前置驅動器41t包括上拉電阻45t、電晶體37t和電流源48t，且前置驅動器41t對來自控制電路61的信號Dt作出響應。前置驅動器43t包括上拉電阻55t、電晶體57t和電流源59t，且前置驅動器43t對來自控制電路61的信號Tt作出響應。
同樣，前置驅動器41c輸出反相信號D_inv，此信號耦合到電晶體47c，而前置驅動器43c輸出反相信號T_inv，此信號耦合到電晶體49c。前置驅動器41c包括上拉電阻45c、電晶體37c和電流源48c，且前置驅動器41c對來自控制電路61的信號Dc作出響應。前置驅動器43c包括上拉電阻55c、電晶體57c和電流源59c，且前置驅動器43c對來自控制電路61的信號Tc作出響應。
在本實例中，前置驅動器電流源48t/48c和59t/59c是分別示出的，但適當時，它們也可組合在一起。例如，電流源48t和48c顯示為提供電流值Id，而電流源59t和59c顯示為提供電流值It。所以，電流源48t和48c最好可組合起來，且電流源59t和59c最好可組合起來。電流源48c/48t和59c/59t顯示為由來自控制電路61的信號Idle選擇性地接通和斷開，以便在空閒狀態期間選擇性地迫使信號D、T、D_inv和T_inv到邏輯高。
如所示，控制電路61發出所有適合的控制信號，根據需要，輸出有加重或無加重的邏輯高或邏輯低信號。具體地說，控制電路61輸出信號Dt、Dc、Tt、Tc、It和Ic。雖然這些信號的路徑沒有示出，但應理解，它們都路由到由信號標記指示的其適當輸入端。
如上所述，電流源33和35的電流提供強度由它們各自的偏置信號BiasD和BiasT確定，以建立加重和未加重信號擺幅和幅度電平。在目前優選的實施例中，需要本電路還能夠輸出一個在邏輯高和邏輯低電平之間的恆流值。這是通過如下方式來實現的適當地調節偏置信號，以便確保它們平衡上拉電阻31t和31c的上拉強度，並確保電晶體47t和47c和/或電晶體49t和49c保持被激勵，不管信號D、T、D_inv和T_inv的邏輯值如何。控制電路61確定在空閒狀態期間本輸出驅動器是否輸出恆值，以下更詳細描述。
參閱圖13，按照本發明的差分信號驅動器63的電子符號具有差分輸入端，用於時鐘、數據、空閒以及信標信號。偏置輸入是用於邏輯電路的電流基準，且biasT和biasD是設置輸出擺幅和去加重電平的電流基準，如上所述。驅動器63輸出互補信號D+和D-。互補空閒輸入Idle和IdleZ會迫使互補輸出D+和D-到同一電壓電平，其優選是邏輯高和邏輯低電平的中點。不論有無邏輯轉變，互補信標信號Beacon和BeaconZ使輸出僅在未加重電平上擺動，實際上就是禁止加重功能。
參閱圖14，輸出驅動器63最好由兩個子塊63a和63b組成。第一子塊63a含有控制輸出驅動器部分63b及其電壓電平的邏輯電路。實際上，第一子塊63a實現許多控制電路功能，如以上參閱塊61所述。第二子塊63b將電壓驅動到傳輸線上。基本上，第二子塊63b實現許多信號驅動器功能，如以上參閱信號驅動器和前置驅動器所述。但應指出，在圖12中分別由電流源48c/48t和59c/59t提供的電流幅度Id和It，最好由第一功能塊63a提供。
在圖15中，示出了空閒和信標控制信號的操作以及它們和輸出驅動器操作的交互作用。雖然示出了真實和互補輸出數據信號D+和D-，但為清晰起見，僅示出每對互補控制信號Beacon和Idle的真實分量。應理解到，信號Beacon和Idle都有相關聯的互補信號BeaconZ和IdleZ，其值是所示值的相反邏輯。當信號Beacon在時間10nsec時升到邏輯高時，輸出驅動器的加重操作被禁止，且輸出信號D+和D-在未加重電平之間轉換。當信號Idle處於高電平時，輸出D+和D-正常轉換，具有加重或沒有加重，根據信號Beacon確定。但當信號Idle處於低電平時(在時間0nsec和20nsec)，輸出D+和D-被驅動到信號的平均DC電平，即，邏輯高和邏輯低電平之間的中點。
圖16a和16b分別提供功能塊63a和63b的內部視圖。如圖16a所示，圖12中的前置驅動器電流源48t/48c和59t/59c分別組合成單一的電流源83和85。電流源83和85可以利用開關81選擇性地接通和斷開。這樣，圖16b所示的前置驅動器的操作就可直接由圖16a的控制電路來控制。
參閱16b，按照本發明的圖12結構的更緊湊視圖示出了用電晶體結構實現的電流源33和35。圖16a和16b中與圖9到圖12中類似的所有元件均具有類似的參考特徵，並如上所述。電流源33實現為第一電晶體33a，其默認電流提供能力由二極體連接的電晶體33b來控制。電晶體33a的電流提供能力還可由信號BiasD來調製，以確保適當的電壓擺幅和電壓電平性能，如上所述。
同樣，電流源35實現為第一電晶體35a，其默認電流提供能力由二極體連接的電晶體35b來控制。電晶體35a的電流提供能力還可由信號BiasT來調製，以確保適當的電壓擺幅和電壓電平性能，如上述。
前置驅動器的電流源值由來自子塊63a的線Id和It來提供。在正常模式下操作時，線Id和It優選為提供允許前置驅動器正常操作的電流提供值，如上所述。就是說，電晶體37c和37t將響應於信號Dc和Dt，來將適當的前置驅動器信號加到輸出驅動器電晶體47c和47t上。最好當不需要加重時，信號Tc和Tt接收信號Dc和Dt的邏輯補，以便在非加重操作期間，電晶體47c會被激勵而電晶體49c被去激勵，且電晶體47t會被激勵而電晶體49t被去激勵，反之亦然。也就是說，當在線D-上需要邏輯低時，電晶體47c被激勵，以使線D-達到未加重邏輯低電平，而電晶體49c被去激勵，以便不致增強線D-上的上拉動作。在此操作期間，線D+上會需要互補未加重邏輯高。所以，電晶體47t會被去激勵，以將線D+與下拉電流源33隔離，但電晶體49t會被激勵，將線D+耦合到第二(且較小的)電流源35。如上所述，電流源35的電流提供能力比電流源33的低得多(優選為小3倍)，且最好其值只足以將線D+略微下拉到未加重邏輯高值，低於VCC。
相反，當在線D-上需要加重邏輯低時，使信號Tc/Tt和信號Dc/Tc相匹配，以便升高線D+和D-上的電壓電平。例如，當在線D-上需要加重邏輯低時，兩個電晶體47c和49c將同時被激勵，且線D-將由此被兩個電晶體47c和49c耦合到兩個電流源33和35。如上述，電流源33和35一起操作的雙下拉動作足以將線D-拉到加重邏輯低電平，例如GND。在此期間，在線D+上將需要互補加重邏輯高。由於電晶體47t和49t將一致操作，二者都會斷開，且上拉電阻31t會自由地將線D+拉至較高的加重電平例如VCC，而不會受到電流源33或35的任何抵制動作。
但在空閒操作期間，需要真實和互補線D+和D-都具有邏輯高和邏輯低值之間中間的公值，不論信號Dc、Dt、Tc和Tt的數據值如何。所以，在空閒操作期間，下拉線Id和It最好與地斷開，並使其具有高阻抗，即三態情況。結果，沒有下拉動作將用於電晶體37c、37t、57c或57t。所以，信號D、D_inv、T和T_inv將都被上拉電阻45t、45c、55t和55c上拉，不論信號Dc、Dt、Tc或Tt的數據值如何。這將使電晶體47c、47t、49c和49t全部被同時激勵。在正常操作期間，這會使線D+和D-都被下拉到加重邏輯低電平，但在空閒狀態期間，優選的是，調節信號BiasT和BiasD，以便使電流源35和33的下拉能力平衡上拉電阻31t和31c的上拉動作，以使線D+和D-都到達邏輯高和邏輯低值之間中間的值。這可通過如下方式實現當信號BiasT和BiasD為三態時，確定二極體連接的電晶體33b和35b以及下拉電晶體33a和35a的大小，來提供這種電流提供能力。這樣，只要通過將加到線BiasT和BiasC上的偏置電壓值去耦，就可很快獲得正確的電流提供能力。另一方面，可以只將加到線BiasT和BiasC上的電壓值轉換到適當的值，就可獲得電流源35和33的所需電流提供能力，以在線D+和D-上提供適合的輸出值。或者，如果將電阻31t和31c的大小定為儘管有電流源33和35的組合下拉動作，但它們到VCC的組合電流通路足以將線D+和D-拉到VCC和GND之間中間的值，則信號BiasT和BiasD的值可保持不變。
在圖16a中，兩個鎖存器87和89以及由四個互補邏輯「與」門91-94、反相器95和互補三態緩衝器97組成的控制邏輯按照所需操作，為信號Dc、Dt、Ic和It提供適合的邏輯電平，並為線Id和It提供適當的操作。
雖然已結合幾個具體實施例對本發明作了說明，但顯然對於業界技術人員來說，根據上述說明，許多備選方案、修改和改變都是顯而易見的。所以本文所述的發明應包括落入所附權利要求書精神和範圍內的所有這些修改、應用和改變。
權利要求
1.一種信號驅動器，包括第一電壓電軌；第二電壓電軌，其電壓電平低於所述第一電壓電軌；輸出驅動器，具有第一上拉器件，耦合在所述第一電壓電軌和輸出節點間；第一下拉器件，耦合到所述第二電壓電軌；第二下拉器件，耦合到所述第二電壓電軌；數據轉換器件，它響應於數據信號，選擇性地將所述輸出節點耦合到所述第一下拉器件；以及加重轉換器件，它響應於加重信號，選擇性地將所述輸出節點耦合到所述第二下拉器件；其中所述數據轉換器件和加重轉換器件單獨和同時操作，以在所述輸出節點產生第一和第二邏輯高電壓電平，並產生第一和第二邏輯低電壓電平。
2.如權利要求1所述的信號驅動器，其中所述第一邏輯高電壓電平高於所述第二邏輯高電壓電平；所述第一邏輯高電平由所述數據轉換器件和加重轉換器件產生，同時將所述第一和第二下拉器件從所述輸出節點去耦；所述第二邏輯高電平由所述加重轉換器件產生，將所述第二下拉器件耦合到所述輸出節點，而所述數據轉換器件保持所述第一下拉器件從所述輸出節點去耦。
3.如權利要求1所述的信號驅動器，其中所述第一邏輯低電壓電平低於所述第二邏輯低電壓電平；所述第一邏輯低電平由所述數據轉換器件和加重轉換器件產生，同時將所述第一和第二下拉器件耦合到所述輸出節點；所述第二邏輯低電平由所述數據轉換器件產生，將所述第一下拉器件耦合到所述輸出節點，而所述加重轉換器件保持所述第二下拉器件從所述輸出節點去耦。
4.如權利要求1所述的信號驅動器，還包括數據前置驅動器，它具有活動狀態和不活動狀態，所述活動狀態有效用於響應於數據控制信號選擇性地在所述數據轉換器件激勵和去激勵所述數據信號，所述不活動狀態有效用於保持所述數據信號在所述數據轉換器件被激勵，而不管所述數據控制信號如何；加重前置驅動器，它具有活動狀態和不活動狀態，所述活動狀態有效用於響應於加重控制信號選擇性地在所述加重轉換器件激勵和去激勵所述加重信號，所述不活動狀態有效用於保持所述加重信號在所述加重轉換器件被激勵，而不管所述加重控制信號如何。
5.如權利要求4所述的信號驅動器，其中所述數據前置驅動器包括前置數據上拉器件，它耦合在所述第一電壓電軌和中間數據輸出節點之間，用於產生所述數據信號；第一前置數據轉換器件，用於選擇性地將所述中間數據輸出節點耦合到前置數據下拉節點；以及可控前置數據下拉器件，用於響應於空閒信號選擇性地保持所述前置數據下拉節點電浮動，或耦合到所述第二電壓電軌；所述加重前置驅動器包括前置加重上拉器件，它耦合在所述第一電壓電軌和中間加重輸出節點之間，用於產生所述加重信號；第一前置加重轉換器件，用於選擇性地將所述中間加重輸出節點耦合到前置加重下拉節點；以及可控前置加重下拉器件，用於響應於所述空閒信號選擇性地保持所述前置加重下拉節點電浮動，或耦合到所述第二電壓電軌；其中當所述空閒信號被激勵，導致所述前置加重下拉節點和前置數據下拉節點浮動時，所述中間數據輸出節點和所述中間加重輸出節點由所述前置數據上拉器件和所述前置加重上拉器件分別向所述第一電壓電軌拉升，而不管所述數據控制信號和加重控制信號如何。
6.如權利要求5所述的信號驅動器，其中所述前置數據下拉器件和前置加重下拉器件都是電流源，每個都有各自的通/斷輸入端。
7.如權利要求5所述的信號驅動器，還具有用於產生所述數據控制信號、加重控制信號以及空閒信號的控制電路，所述控制電路有效用於當所述輸出節點上要輸出的新數據需要邏輯電平轉變時，使所述輸出節點輸出所述第一和第二邏輯高電壓電平或第一和第二邏輯低電壓電平；當所述輸出節點上要輸出的新數據不需要邏輯電平轉變時，使所述輸出節點僅輸出所述第二邏輯高電壓電平，或僅輸出所述第二邏輯低電壓電平；響應於信標信號，根據所述輸出節點上要輸出的新數據需要邏輯電平轉變，使所述輸出節點僅輸出所述第二邏輯高電壓電平，或僅輸出所述第二邏輯低電壓電平；以及當沒有數據要輸出時，發出所述空閒信號，並從而使所述輸出節點移到所述第一和第二電壓電軌之間中間位置的電壓。
8.如權利要求1所述的信號驅動器，其中所述第一和第二下拉器件分別是第一和第二電流源，且所述上拉器件是上拉電阻。
9.如權利要求1所述的信號驅動器，其中所述輸出驅動器是第一輸出驅動器，且所述信號驅動器還包括第二個所述輸出驅動器，第二個所述輸出驅動器用於產生與所述第一輸出驅動器互補的數據。
10.一種信號驅動器，包括第一電壓電軌；第二電壓電軌，其電壓電平低於所述第一電壓電軌；第一輸出驅動器，具有第一上拉器件，耦合在所述第一電壓電軌和第一輸出節點之間；第一數據下拉器件，耦合到所述第二電壓電軌；第一加重下拉器件，耦合到所述第二電壓電軌；第一數據轉換器件，它響應於第一數據信號，選擇性地將所述第一輸出節點耦合到所述第一下拉器件；以及第一加重轉換器件，它響應於第一加重信號，選擇性地將所述第一輸出節點耦合到所述第二下拉器件；其中所述第一數據轉換器件和第一加重轉換器件單獨和同時操作，以在所述輸出節點產生第一和第二邏輯高電壓電平，並產生第一和第二邏輯低電壓電平；以及第二輸出驅動器，具有第二上拉器件，耦合在所述第一電壓電軌和第二輸出節點之間；第二數據下拉器件，耦合到所述第二電壓電軌；第二加重下拉器件，耦合到所述第二電壓電軌；第二數據轉換器件，它響應於第二數據信號，選擇性地將所述第二輸出節點耦合到所述第一下拉器件，所述第二數據信號是所述第一數據信號的邏輯補；以及第二加重轉換器件，它響應於第二加重信號，選擇性地將所述第二輸出節點耦合到所述第二下拉器件，所述第二加重信號是所述第一加重信號的邏輯補；其中所述第二數據轉換器件和第二加重轉換器件單獨和同時操作，以在所述第二輸出節點產生所述第一和第二邏輯高電壓電平，並產生所述第一和第二邏輯低電壓電平。
11.如權利要求10所述的信號驅動器，其中所述第一邏輯高電壓電平高於所述第二邏輯高電壓電平；所述第一邏輯高電平通過以下方式產生所述第一數據轉換器件和第一加重轉換器件同時將所述第一數據下拉器件和第一加重下拉器件從所述第一輸出節點去耦；或所述第二數據轉換器件和第二加重轉換器件同時將所述第二數據下拉器件和第二加重下拉器件從所述第二輸出節點去耦；所述第二邏輯高電平通過以下方式產生所述第一加重轉換器件將所述第一加重下拉器件耦合到所述輸出節點，而所述第一數據轉換器件保持所述第一數據下拉器件從所述第一輸出節點去耦；或所述第二加重轉換器件將所述第二加重下拉器件耦合到所述輸出節點，而所述第二數據轉換器件保持所述第二數據下拉器件從所述第二輸出節點去耦。
12.如權利要求10所述的信號驅動器，其中所述第一邏輯低電壓電平低於所述第二邏輯低電壓電平；所述第一邏輯低電平由所述第一數據轉換器件和第一加重轉換器件產生，同時將所述第一數據下拉器件和第一加重下拉器件耦合到所述第一輸出節點，或者由所述第二數據轉換器件和第二加重轉換器件產生，同時將所述第二數據下拉器件和第二加重下拉器件耦合到所述第二輸出節點；所述第二邏輯低電平由所述第一數據轉換器件產生，將所述第一數據下拉器件耦合到所述第一輸出節點，而所述第一加重轉換器件保持所述第一加重下拉器件從所述第一輸出節點去耦。
13.如權利要求10所述的信號驅動器，還包括第一數據前置驅動器，它具有活動狀態和不活動狀態，所述活動狀態有效用於響應於第一數據控制信號而在所述第一數據轉換器件選擇性地激勵和去激勵所述第一數據信號，所述不活動狀態有效用於保持所述第一數據信號在所述第一數據轉換器件被激勵，而不管所述第一數據控制信號如何；第一加重前置驅動器，它具有活動狀態和不活動狀態，所述活動狀態有效用於響應於第一加重控制信號而在所述第一加重轉換器件選擇性地激勵和去激勵所述第一加重信號，所述不活動狀態有效用於保持所述第一加重信號在所述第一加重轉換器件被激勵，而不管所述第一加重控制信號如何；第二數據前置驅動器，它具有活動狀態和不活動狀態，所述活動狀態有效用於響應於第二數據控制信號而在所述第二數據轉換器件選擇性地激勵和去激勵所述第二數據信號，所述不活動狀態有效用於保持所述第二數據信號在所述第二數據轉換器件被激勵，而不管所述第二數據控制信號如何，所述第二數據控制信號是所述第一數據控制信號的邏輯補；第二加重前置驅動器，它具有活動狀態和不活動狀態，所述活動狀態有效用於響應於第二加重控制信號而在所述第二加重轉換器件選擇性地激勵和去激勵所述第二加重信號，所述不活動狀態有效用於保持所述第二加重信號在所述第二加重轉換器件被激勵，而不管所述第二加重控制信號如何，所述第二加重控制信號是所述第一加重控制信號的邏輯補。
14.如權利要求13所述的信號驅動器，其中所述第一數據前置驅動器包括第一前置數據上拉器件，它耦合在所述第一電壓電軌和第一中間數據輸出節點之間，用於產生所述第一數據信號；第一前置數據轉換器件，用於選擇性地將所述第一中間數據輸出節點耦合到第一前置數據下拉節點；以及可控第一前置數據下拉器件，用於響應於空閒信號選擇性地保持所述第一前置數據下拉節點電浮動，或耦合到所述第二電壓電軌；所述第一加重前置驅動器包括第一前置加重上拉器件，它耦合在所述第一電壓電軌和第一中間加重輸出節點之間，用於產生所述第一加重信號；第一前置加重轉換器件，用於選擇性地將所述第一中間加重輸出節點耦合到第一前置加重下拉節點；以及第一可控前置加重下拉器件，用於響應於所述空閒信號選擇性地保持所述第一前置加重下拉節點電浮動，或耦合到所述第二電壓電軌；當所述空閒信號被激勵，導致所述第一前置加重下拉節點和第一前置數據下拉節點浮動時，所述第一中間數據輸出節點和所述第一中間加重輸出節點由所述第一前置數據上拉器件和所述第一前置加重上拉器件分別向所述第一電壓電軌拉升，而不管所述第一數據控制信號和加重控制信號如何；所述第二數據前置驅動器包括第二前置數據上拉器件，它耦合在所述第一電壓電軌和第二中間數據輸出節點之間，用於產生所述第二數據信號；第二前置數據轉換器件，用於選擇性地將所述第二中間數據輸出節點耦合到第二前置數據下拉節點；以及可控第二前置數據下拉器件，用於響應於空閒信號選擇性地保持所述第二前置數據下拉節點電浮動，或耦合到所述第二電壓電軌；所述第二加重前置驅動器包括第二前置加重上拉器件，它耦合在所述第一電壓電軌和第二中間加重輸出節點之間，用於產生所述第二加重信號；第二前置加重轉換器件，用於選擇性地將所述第二中間加重輸出節點耦合到第二前置加重下拉節點；以及第二可控前置加重下拉器件，用於響應於所述空閒信號選擇性地保持所述第二前置加重下拉節點電浮動，或耦合到所述第二電壓電軌；當所述空閒信號被激勵，導致所述第二前置加重下拉節點和第二前置數據下拉節點浮動時，所述第二中間數據輸出節點和所述第二中間加重輸出節點由所述第二前置數據上拉器件和所述第二前置加重上拉器件分別向所述第一電壓電軌拉升，而不管所述第二數據控制信號和加重控制信號如何。
15.如權利要求14所述的信號驅動器，其中所述第一和第二前置數據下拉器件以及第一和第二前置加重下拉器件是電流源，每個都有各自的通/斷輸入端。
16.如權利要求14所述的信號驅動器，還具有用於產生所述第一和第二數據控制信號、第一和第二加重控制信號以及空閒信號的控制電路，所述控制電路有效用於當所述第一和第二輸出節點上要輸出的新數據需要邏輯電平轉變時，使所述第一和第二輸出節點輸出所述第一和第二邏輯高電壓電平或第一和第二邏輯低電壓電平；當所述輸出節點上要輸出的新數據不需要邏輯電平轉變時，使所述第一和第二輸出節點僅輸出所述第二邏輯高電壓電平，或僅輸出所述第二邏輯低電壓電平；響應於信標信號，根據所述輸出節點上要輸出的新數據需要邏輯電平轉變，使所述第一和第二輸出節點僅輸出所述第二邏輯高電壓電平，或僅輸出所述第二邏輯低電壓電平；以及當沒有數據要輸出時，發出所述空閒信號，並從而使所述第一和第二輸出節點移到所述第一和第二電壓電軌之間中間位置的電壓。
17.如權利要求10所述的信號驅動器，其中所述第一和第二數據下拉器件和所述第一和第二加重下拉器件是電流源，且所述第一和第二上拉器件是上拉電阻。
全文摘要
能選擇性地從加重模式、未加重模式和空閒狀態轉換的差分輸出驅動器每條輸出線用一個上拉和兩個下拉器件。下拉器件都不夠強，不能單獨克服上拉器件將輸出線完全下拉到加重邏輯低電平。下拉器件之一的強度足以單獨將輸出線拉到未加重邏輯低電平。另一下拉器件的強度足以單獨將輸出線從加重邏輯高電平拉到未加重邏輯高電平。但二者一起工作可將輸出線拉到加重邏輯低電平。這樣當需要未加重邏輯高輸出時，弱下拉器件被激勵。為輸出未加重邏輯低電平，強下拉器件被激勵。為輸出加重邏輯低電平，兩個下拉器件都被激勵，為輸出加重邏輯高電平，兩個下拉器件都被去激勵。為提供空閒輸出電壓電平，兩個下拉器件都被進一步減弱，且二者同時被激勵。
文檔編號H03K19/01GK1841934SQ200610073359
公開日2006年10月4日 申請日期2006年3月31日 優先權日2005年3月31日
發明者G·喬迪 申請人:精工愛普生株式會社