磨平柵極材料以改善半導體裝置中的柵極特徵尺寸的方法

2023-05-20 21:14:16 2

專利名稱：磨平柵極材料以改善半導體裝置中的柵極特徵尺寸的方法
技術領域：
本發明涉及一種半導體裝置以及製造半導體裝置的方法，特別是涉及適用於雙柵極裝置者。
背景技術：
由於對有關超大規模集成電路的高密度及性能的需求逐漸增加，半導體裝置需要要求其設計尺寸(諸如柵極長度在100納米以下)，高可靠性以及增加的製造產量。將設計尺寸縮減至100納米以下是對現有方法技術的極限的挑戰。
例如，當公知的平面金屬氧化物半導體場效應電晶體(MOSFETs)的柵極長度範圍在100納米以下時，與短溝道效應有關的問題(諸如在源極與漏極間的過量洩漏)變得越來越難以克服。此外，遷移率減低退化以及一些製程問題也使得公知的金屬氧化物半導體場效應電晶體的尺寸範圍難以包括越來越小的裝置尺寸。因此必須探究新的裝置結構，以改進場效應電晶體(FET)性能並允許更小的裝置。
雙柵極金屬氧化物半導體場效應電晶體代表已經被視為接替現有平面金屬氧化物半導體場效應電晶體的新結構。在若干方面中，該雙柵極金屬氧化物半導體場效應電晶體提供優於公知矽塊狀雙柵極金屬氧化物半導體場效應電晶體的特徵。由於該雙柵極金屬氧化物半導體場效應電晶體在溝道的兩側均具有柵極電極，而不像公知金屬氧化物半導體場效應電晶體僅在一側上具有柵極電極，因此提升了這些改進處。當具有兩個柵極時，由漏極所產生的電場將從溝道的源極端較好地屏蔽。此外，兩個柵極大體上可控制等同單一柵極兩倍的電流，而產生較強的開關信號。
鰭式場效應電晶體(FinFET)為最近以來可展現良好短溝道行為的雙柵極結構。鰭式場效應電晶體包括形成於垂直鰭式結構中的溝道。該鰭式場效應電晶體結構可使用近似於用以形成公知平面金屬氧化物半導體場效應電晶體的布局及製程技術而製造。

發明內容
本發明的目的在於提供一種形成鰭式場效應電晶體裝置的方法，該方法改進柵極的特徵尺寸(CD)。在柵極圖案化之前，可磨平柵極材料。此外，可在該已磨平的柵極材料上形成抗反射塗層。
本發明的其它優點以及其它特徵將由下列說明在某種程度上使本領域技術人員在下列審視中更為清楚或可由本發明的實施方式中學習。本發明的優點及特徵可由所附的權利要求範圍中所特別指出的來了解並獲得。
根據本發明的一個方面，通過用於製造半導體裝置的方法可在某種程度上獲得前述或其它優點，該方法包括在絕緣層上形成鰭式結構。該鰭式結構可包括側表面以及上表面。該方法亦可包括在該鰭式結構之上沉積柵極材料並且磨平該已沉積的柵極材料。抗反射塗層可沉積在該已磨平的柵極材料上，並且使用該抗反射塗層而從該已磨平的柵極材料形成柵極結構。
根據本發明的另一方面，用於製造半導體裝置的方法可包括在絕緣層上形成鰭式結構以及在該鰭式結構之上沉積多晶矽。該方法也可包括研磨該多晶矽以獲得平坦上表面以及在該多晶矽的平坦上表面上沉積抗反射塗層。並通過該抗反射塗層而從該多晶矽形成柵極結構。
根據本發明的又一方面，用於製造半導體裝置的方法可包括在絕緣層上形成鰭式結構以及在該鰭式結構之上沉積多晶矽。該方法也可包括研磨該多晶矽以獲得平坦的上表面以及在該多晶矽的平坦上表面上沉積抗反射塗層。該方法進一步可包括在該抗反射塗層之上沉積光阻層以及圖案化該光阻層以定義柵極結構。可由該已定義的柵極結構周圍蝕刻該多晶矽。
本發明的其它優點以及特徵將由下列詳細敘述使本領域技術人員更為清楚。所顯示及說明的實施例提供完成本發明所思考的最佳模式。本發明可在不同而顯而易見的方面進行修改，而這些修改均未背離本發明。因此，這些附圖本質上視為說明之用，而不是用來限制本發明。


圖1為根據本發明的具體實施例顯示可用於形成鰭式結構的示範層的橫截面圖。
圖2A為概略顯示根據本發明的具體實施例的鰭式結構的頂視圖。
圖2B為顯示根據本發明的具體實施例形成圖2A的鰭式結構的橫截面圖。
圖3為顯示根據本發明的具體實施例在圖2B的裝置上形成的柵極介電層以及柵極材料的橫截面圖。
圖4為根據本發明的具體實施例磨平圖3的柵極材料的橫截面圖。
圖5A為概略顯示根據本發明的具體實施例的鰭式結構的頂視圖。
圖5B為顯示根據本發明的具體實施例形成圖5A的鰭式結構的橫截面圖。
圖6A及圖6B為顯示根據本發明的具體實施例改進鰭式結構蝕刻輪廓的橫截面圖。
圖7A至圖7C為本發明另一實施方式垂直地均勻摻雜的源極-漏極接合面以及柵極的橫截面圖以及頂視圖。
具體實施例方式
參考附圖詳細說明本發明的具體實施方式
。在不同附圖中相同的組件符號代表相同或類似的組件。此外，下列詳細說明並非用以限制本發明。相反地，本發明的範圍由所附的權利要求範圍及其等效所定義。
本發明的目的在於提供一種形成鰭式場效應電晶體(FinFET)裝置的方法，該方法改進在柵極中的最小特徵尺寸。為改進該最小特徵尺寸，在柵極圖案化之前，可磨平柵極材料。此外，可在該已磨平的柵極材料上形成抗反射塗層。
圖1為根據本發明的實施例所形成的半導體裝置100的橫截面圖。參考圖1，半導體裝置100可包括絕緣體上矽(Silicon on insulator，SOI)結構，該絕緣體上矽結構包括矽基板110、埋設氧化物層120以及形成於該埋設氧化物層120上的矽層130。埋設氧化物層120以及矽層130可根據公知方式形成於基板110上。
在一個具體實施例中，埋設氧化物層120可包括矽氧化物並且可具有範圍在約1000埃至約3000埃間的厚度。矽層130可包括厚度範圍在約300埃至約1500埃間的單晶或多晶矽。如下詳述，矽層130用於形成作為雙柵極電晶體裝置的鰭式結構。
在本發明另一實施例中，基板110以及矽層130可包括其它諸如鍺的半導體材料、或者是諸如矽-鍺的半導體材料的結合。埋設氧化物層120亦可包括其它的介電材料。
諸如氮化矽層或氧化矽層(即，SiO2)的介電層140可形成於矽層130之上，以作為後續蝕刻製程期間的保護蓋。在一具體實施例中，介電層140可沉積為範圍在約150埃至約700埃間的厚度。接下來，可沉積光阻材料並將該光阻材料圖案化，以形成後續製程用的光阻掩膜150。該光阻可根據任何公知方式予以沉積並圖案化。
接著可蝕刻半導體裝置100並可移除該光阻掩膜150。在一具體實施例中，矽層130可根據公知方式予以蝕刻，並蝕刻至埋設氧化物層120上為止，以形成鰭式結構。在形成鰭式結構之後，可在鄰接該鰭式結構的各個端部上形成源極及漏極區域。例如，在一具體實施例中，可根據公知方式沉積、圖案化以及蝕刻矽層、鍺層、或結合矽及鍺的膜層，以形成源極及漏極區域。
圖2A為概略顯示以這種方式所形成於半導體裝置100上的鰭式結構的頂視圖，根據本發明的一具體實施例，可在埋設氧化物層120上形成鄰接該鰭式結構210的各個端部且在該鰭式結構210的端部上的源極區域220以及漏極區域230。
圖2B為根據本發明的具體實施例形成的鰭式結構210沿圖2A中A-A』線段的橫截面圖。如上所述，可蝕刻介電層140以及矽層130以形成鰭式結構210。鰭式結構210可包括矽層130以及介電層140。
圖3為根據本發明的具體實施例在鰭式結構210上形成柵極介電層以及柵極材料的橫截面圖。可在鰭式結構210上形成介電層。例如，如圖3所示，可在鰭式結構210上加熱生長出薄氧化物薄膜310。該氧化物薄膜310可生長至厚度為約10埃至約50埃，並且可在鰭式結構210中的矽層130暴露側表面上形成該氧化物薄膜310，以將該氧化物薄膜310當作介電層而作為後續形成的柵極電極。與該氧化物薄膜310相同的是，該介電層140可為鰭式結構210的上表面提供電氣絕緣。
在形成該氧化物薄膜310後，可在半導體裝置100之上沉積柵極材料層320。該柵極材料層320可包括後續形成柵極電極的材料。在一具體實施例中，該柵極材料層320可包括使用公知化學氣相沉積(CVD)或其它眾所周知的技術所沉積的多晶矽。此外，其它諸如鍺或結合矽及鍺的半導體材料、或各種不同的金屬均可用以作為該柵極材料。
圖4為根據本發明的具體實施例磨平該柵極材料層320的橫截面圖。磨平該柵極材料層320可移除在該材料中任何不平坦的突出物，諸如在圖3中的鰭式結構210上所顯示的。回到圖4，可進行化學機械拋光(CMP)或其它公知技術，使得柵極材料層320的上表面實質上呈現平坦。在一個具體實施例中，如圖4所示，該平坦的柵極材料層320可在該介電層140之上延伸。在磨平後的柵極材料層320厚度可在約700埃至約2000埃間的範圍。
根據本發明的原則的另一具體實施例(未示出)，該柵極材料層320可磨平至該介電層140的上表面為止。結果，該柵極材料層320的上表面可在該鰭式結構210上由該介電層140的上表面所隔開。在此實施例中，可將柵極材料層320圖案化成兩個物理上及電氣上分開的柵極。
圖5A概略顯示根據本發明的具體實施例的半導體裝置100的頂視圖。如圖所示，可圖案化柵極結構510以延伸越過該鰭式結構210的溝道區域。柵極結構510可包括接近該鰭式結構210側邊的柵極部以及由該鰭式結構210間隔開的較大的電極部。柵極結構510的電極部可提供可訪問的電氣觸點，以偏壓該柵極部或者用其它方式控制該柵極部。
圖5B顯示根據本發明的具體實施例形成圖5A的半導體裝置100的橫截面圖。柵極結構510可通過微影術(例如，光刻法)而定義於柵極材料層320中。底部抗反射塗層(BARC)520可沉積在該平坦的柵極材料層320上。如本領域技術人員應了解的是，光阻可沉積在該底部抗反射塗層520上並且圖案化於該柵極結構510的形狀中。
接著可選擇性蝕刻柵極材料層320，以在半導體裝置100上的柵極材料層320以外形成該柵極結構510。該平坦的柵極材料層320可提供至少一平坦的底部表面作為底部抗反射塗層520，並且傾向於令底部抗反射塗層520的上表面平坦。底部抗反射塗層520的厚度範圍可在約100埃至約500埃。由於該平坦的柵極材料層320之故，在該底部抗反射塗層520上的光阻可更精確地圖案化，而且該柵極結構510的特徵尺寸(CD)(即，其最小結構尺寸)可予以改進。例如，因為通過化學機械拋光而磨平柵極材料層320之故，可獲得的柵極特徵尺寸在約20納米至約50納米。因此，在典型的鰭式場效應電晶體柵極定義期間，相對於高度不平坦的表面，柵極材料層320平坦的上表面可改進柵極結構510的特徵尺寸。
接著可摻雜該源極/漏極區域220及230。例如，可在該源極/漏極區域220及區域230中植入n型或p型雜質。特定的雜質劑量以及能量可基於特定端裝置需求而選定，本領域技術人員可基於電路要求優化該源極/漏極植入製程，而且，為使本發明重點更為清晰易懂，在此對於這些動作未予揭露。此外，在進行該源極/漏極離子植入之前，可選擇性形成側壁間隔件(未示出)，以基於特定電路要求來控制該源極/漏極接合面的位置。接下來可進行活化退火，以將該源極/漏極區域220及230活化。
因此，根據本發明，在雙柵極鰭式場效應電晶體裝置中的柵極特徵尺寸通過在沉積底部抗反射塗層520以及定義該柵極之前即先磨平柵極材料層320而進行改進。有利的是，最後所得的結構展現出良好的短溝道行為。此外，本發明提供增加的靈活性並且可輕易地集成到公知製程中。
其它實施方式在其它實施方式中，希望改進鰭式場效應電晶體的鰭式結構中的蝕刻輪廓。圖6A顯示鰭式結構600的典型蝕刻輪廓的橫截面圖。使用一般的多蝕刻製程(poly etch process)，鰭式結構600可形成於如圖6A中所示的絕緣體上矽結構的埋設氧化物層605上。鰭式結構600可包括矽部分610、二氧化矽層620、氮化矽層630、以及光阻掩膜層640。使用典型的蝕刻製程以形成鰭式結構600可造成圖6A中所示的「大底座(footing)」，此處矽部分610的基底增加了其基底的寬度。此底座可令所得的FinFET中產生不同的溝道尺寸。
圖6B顯示鰭式結構600的改進的垂直蝕刻輪廓的橫截面圖。使用T式柵極或缺口柵極蝕刻法(Notch gate etch approach)，則鰭式結構600可根據圖6B中所示的改善輪廓而形成於絕緣體上矽結構的埋設氧化物層605上。首先，可將該光阻掩膜層640修整至適當形狀。二氧化矽層620及該氮化矽層630的開口可通過移除該光阻掩膜層640而製造出來。
殘留的矽層610可在下列三個階段中蝕刻主要蝕刻、軟著陸(Softlanding)以及過蝕刻。主要蝕刻階段可使用CF4/HBr/Cl2/He-O2氣體組合物，該軟著陸階段可使用HBr/He-O2氣體組合物，該過蝕刻階段則亦可使用HBr/He-O2氣體組合物。如本領域技術人員可了解者，也可使用其它氣體組合物。通過改變該軟著陸以及該過蝕刻的氣體比例、壓力以及動力，鰭式結構600的整體蝕刻輪廓可予以補償，以形成垂直輪廓。為了更加等向的蝕刻，當需要時可添加Cl2至該軟著陸以及該過蝕刻階段。以此方式，顯示於圖6A中的鰭式結構600的底座蝕刻輪廓可改進為圖6B中所示的垂直輪廓。
在其它實施例中，想要的是具有垂直而均勻摻雜的接合面以及柵極的鰭式場效應電晶體。圖7A至圖7C顯示根據本發明另一實施方式的等離子摻雜的源極-漏極接合面以及柵極的橫截面圖以及頂視圖。可在矽層710上形成柵極720以及間隔件730，而矽層710可形成至鰭式結構中。圖7B顯示落在源極區域740以及漏極區域750間的鰭式結構700的頂視圖。
如圖7A及圖7B所示，在圖案化該柵極720之後，該源極區域740以及漏極區域750可摻雜有等離子。在一個實施例中，該等離子可包括砷(As)。圖7C顯示垂直摻雜的源極以及漏極740以及750。在此方式中，該源極/漏極接合面可在垂直方向中均勻摻雜。
在前述說明中，為使本發明完全被了解，諸如特定材料、結構、化學製品、製程等均以多個特定細節提出。然而，本發明可在不藉助在此所提出的特定細節而加以實施。在其它的例子中，為避免模糊本發明的重點，對公知處理結構的細節不再作說明。
根據本發明，用於製造半導體裝置的介電及導電層可通過公知沉積技術而沉積。例如，可應用諸如不同類型的化學氣相沉積製程的金屬化技術，該化學氣相沉積製程的不同類型包括，低壓化學氣相沉積(LPCVD)以及增強化學氣相沉積(ECVD)。
本發明可用於形成不同類型的半導體裝置，並且為避免模糊本發明的重點，細節部分不再提出。在實現本發明時，可應用公知的光刻法以及蝕刻技術，這些技術的細節在此不再詳細地提出。
在本揭露中僅顯示及說明本發明的優選實施及其多個功能的一些例子。應了解的是，本發明可使用於其它不同的組合以及環境中，並且可在此所表達的發明概念的範疇之內進行修改。
在本發明的敘述中所使用的組件、動作或操作指示除了明確敘述者以外，均不應解釋為對本發明而言是不可或缺或是必要的。此外，在此所使用的冠詞「一(a)」意指包括一個或更多個事項。只有在意指一個事項之處，才使用「一個(one)」或類似語言文字。本發明的範疇由所附的權利要求範圍及其等效所定義。
權利要求
1.一種製造半導體裝置(100)的方法，包括在絕緣層(120)上形成鰭式結構結構(210)，該鰭式結構(210)包括側表面以及上表面；在該鰭式結構(210)上沉積柵極材料層(320)；平坦化該已沉積的柵極材料層(320)；在該已平坦化的柵極材料層(320)上沉積抗反射塗層(520)；以及通過該抗反射塗層(520)從該已平坦化的柵極材料層(320)形成柵極結構(510)。
2.如權利要求1所述的方法，其中，該平坦化步驟包含由化學機械製程拋光該已沉積的柵極材料層(320)的上表面。
3.如權利要求1所述的方法，其中，形成柵極結構(510)的步驟包含在該抗反射塗層(520)之上沉積光阻層；圖案化該光阻層以定義該柵極結構(510)；以及選擇性蝕刻該光阻層以及該柵極材料層(320)以形成該柵極結構(510)。
4.如權利要求1所述的方法，其中，該柵極結構(510)的最小尺寸小於或等於約50納米。
5.一種製造半導體裝置(100)的方法，包括在絕緣層(120)上形成鰭式結構(210)；在該鰭式結構(210)上沉積多晶矽(320)；拋光該多晶矽(320)以獲得平坦的上表面；在該多晶矽(320)平坦的上表面上沉積抗反射塗層(520)；以及通過該抗反射塗層(520)從該多晶矽(320)形成柵極結構(510)。
6.如權利要求5所述的方法，其中，該拋光包括對多晶矽(320)的化學機械拋光。
7.如權利要求5所述的方法，其中，形成柵極結構(510)包含在該抗反射塗層(520)之上沉積光阻層；圖案化該光阻層以定義該柵極結構(510)；以及由該已定義的柵極結構(510)周圍移除該多晶矽(320)。
8.如權利要求5所述的方法，其中，該柵極結構(510)的最小尺寸介於約20納米至約50納米之間。
9.一種製造半導體裝置(100)的方法，包括在絕緣層(120)上形成鰭式結構(210)；在該鰭式結構(210)之上沉積多晶矽(320)；在該多晶矽(320)上沉積抗反射塗層(520)；在該抗反射塗層(520)之上沉積光阻層；圖案化該光阻層以定義柵極結構(510)；以及由該已定義的柵極結構(510)周圍蝕刻該多晶矽(320)，該方法的特徵在於在沉積該抗反射塗層(520)之前研磨該多晶矽(320)以獲得平坦的上表面。
10.如權利要求9所述的方法，其中，該已定義的柵極結構(510)的最小尺寸介於約20納米至約50納米之間。
全文摘要
一種製造半導體裝置(100)的方法，包括在絕緣層(120)上形成鰭式結構(210)。該鰭式結構(210)可包括側表面以及上表面。該方法還可包括在該鰭式結構(210)上沉積柵極材料層(320)以及平坦化該已沉積的柵極材料層(320)。可在該已平坦化的柵極材料層(320)上沉積抗反射塗層(520)，並且通過該抗反射塗層(520)從該已平坦化的柵極材料層(320)形成柵極結構(510)。
文檔編號H01L21/336GK1711630SQ200380102760
公開日2005年12月21日 申請日期2003年10月14日 優先權日2002年11月8日
發明者S·S·艾哈邁德, C·E·塔貝裡, H·王, B·俞 申請人:先進微裝置公司